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【発明の名称】 再生装置、再生方法、クロック発生装置及びコンピュータ読み取り可能な記憶媒体
【発明者】 【氏名】田中 康之

【氏名】山下 伸逸
【要約】 【課題】入力データに同期したクロックを迅速に得る。

【解決手段】再生装置は、デジタル信号を再生する再生手段と、前記デジタル信号とクロックとの位相差を検出する位相差検出手段と、前記位相差検出手段の出力を微分する微分手段と、前記微分手段の出力をリミットするリミット手段と、前記リミット手段の出力を積分する積分手段と、前記積分手段の出力に応じて前記クロックを発生する発振手段とを備えて構成されている。
【特許請求の範囲】
【請求項１】 デジタル信号を再生する再生手段と、前記デジタル信号とクロックとの位相差を検出する位相差検出手段と、前記位相差検出手段の出力を微分する微分手段と、前記微分手段の出力をリミットするリミット手段と、前記リミット手段の出力を積分する積分手段と、前記積分手段の出力に応じて前記クロックを発生する発振手段とを備える再生装置。
【請求項２】 前記再生手段は、記録媒体より再生されたアナログ信号を前記クロックに従ってデジタル信号に変換する変換手段を有することを特徴とする請求項１記載の再生装置。
【請求項３】 前記位相差検出手段は、前記再生信号中の特定パターンを検出するパターン検出手段と、前記パターン検出手段の出力に応じて前記再生デジタル信号をラッチするラッチ手段とを有することを特徴とする請求項１記載の再生装置。
【請求項４】 前記再生デジタル信号は１サンプルにつき複数ビットのデジタル信号であり、前記パターン検出手段は連続するＮサンプルの前記デジタル信号を２値判定して得られるＮビットのデジタルデータを用いて前記特定パターンを検出することを特徴とする請求項３記載の再生装置。
【請求項５】 前記制御信号生成手段は、前記再生デジタル信号中の一部を抽出して演算処理を施す演算手段を有し、前記ラッチ手段は前記演算手段の演算結果をラッチすることを特徴とする請求項３記載の再生装置。
【請求項６】 前記再生デジタル信号は１サンプル複数ビットのデジタル信号であり、前記再生デジタル信号から１サンプル１ビットのデジタルデータを検出するデータ検出手段を備えたことを特徴とする請求項１記載の再生装置。
【請求項７】 前記位相差検出手段の出力をフィルタ処理するループフィルタと、前記ループフィルタの出力と前記積分手段の出力とを加算する加算手段とを備え、前記発振手段は前記加算手段の出力に応じた周波数のクロックを発生することを特徴とする請求項１記載の再生装置。
【請求項８】 前記リミット手段は０レベルを中心に前記微分手段の出力を正負方向に所定レベルで制限することを特徴とする請求項１記載の再生装置。
【請求項９】 再生信号とクロックとの位相差を検出する位相検出器と、前記位相検出器の出力をフィルタ処理するループフィルタと、入力される制御信号に応じた周波数のクロックを発生する発振器とから構成される装置であって、前記位相検出器の出力を微分回路により微分すると共に前記微分回路の微分結果をリミッタにより所定レベルでリミット処理し、前記リミッタの出力を積分回路により積分した積分結果を前記ループフィルタの出力に加算して前記制御信号として前記発振器に入力することを特徴とするクロック発生装置。
【請求項１０】 前記位相検出器、前記ループフィルタ、前記微分回路、前記リミッタ及び前記積分回路は同一の集積回路上に構成されていることを特徴とするクロック発生装置。
【請求項１１】 再生されたデジタル信号に位相同期したクロックを発生する方法であって、前記再生デジタル信号と前記クロックとの位相差を検出する処理と、前記位相差の検出出力を微分する処理と、前記微分出力をリミットする処理と、前記リミット処理の出力を積分する処理と、前記積分処理の結果に応じて前記クロックを発生する処理とを有する再生方法。
【請求項１２】 請求項１１記載の方法を実現可能なプログラムを記憶したコンピュータ読み取り可能な記憶媒体。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は再生装置、再生方法、クロック発生装置及びコンピュータ読み取り可能な記憶媒体に関し、特には、再生データ及び入力データに同期したクロックの発生動作に関する。
【０００２】
【従来の技術】この種の装置として、外部より供給されるビデオ信号をデジタル化して磁気テープに対して記録再生するデジタルＶＴＲや、デジタルビデオ信号やデジタルオーディオ信号が記録された光磁気ディスクからこのデジタル信号を再生するディスクプレーヤが知られている。
【０００３】この種の装置においては、再生信号から元のデジタルデータを検出するため、再生データに位相同期したクロックを得る必要がある。再生データ列からクロックを抽出する手段として、ＰＬＬ回路が用いられている。
【０００４】
【発明が解決しようとする課題】デジタルＶＴＲでは、記録時の装置の状態などにより、テープに記録されている信号の周波数が安定しない場合がある。クロックを発生するために用いられるＰＬＬ回路では、キャプチャレンジが広い方がこのような大きな周波数変動に対応することができる。しかし、テープから再生される信号はＳ／Ｎが悪く、ＰＬＬ回路のキャプチャレンジを広げると、回路の安定性が悪くなり、むやみにキャプチャレンジを広げることができない。
【０００５】従って、従来のＰＬＬ回路では、回路の安定性を保ちつつ広い周波数変動に追従することは困難であった。
【０００６】本発明は前述の如き問題点を解決することを目的とする。
【０００７】本発明の他の目的は、入力データに同期したクロックを迅速に得る処にある。
【０００８】
【課題を解決するための手段】前記課題を解決し、目的を達成するため、本発明は、デジタル信号を再生する再生手段と、前記デジタル信号とクロックとの位相差を検出する位相差検出手段と、前記位相差検出手段の出力を微分する微分手段と、前記微分手段の出力をリミットするリミット手段と、前記リミット手段の出力を積分する積分手段と、前記積分手段の出力に応じて前記クロックを発生する発振手段とを備えて構成されている。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態について、図面を用いて詳細に説明する。
【００１０】図１は本発明が適用されるデジタルＶＴＲの再生系の構成を示すブロック図である。
【００１１】図１において、磁気ヘッド、再生アンプ等を含む再生回路１０３により磁気テープ１０１から記録信号を再生し、イコライザ１０５に出力する。イコライザ１０５は再生信号に対して積分等化処理を施し、Ａ／Ｄ変換器１０７に出力する。
【００１２】Ａ／Ｄ変換器１０７はＶＣＯ１２９より出力されるクロックに従ってイコライザ１０５より出力される再生信号をサンプリングし、１サンプル複数ビット（本形態では５ビット）のデジタル信号に変換する。デジタル信号に変換された再生データはＰＲ処理回路１１１及び位相差検出回路１１９に出力される。
【００１３】なお、以下に説明する、ＰＲ処理回路１１１、データ検出回路１１３、エラー訂正回路１１５、復号回路１１７、位相差検出回路１１９、積分回路１２１、微分処理回路１２３、加算機１２７、Ｄ／Ａ変換器１２９は全てデジタル回路で構成されており、また、同一の集積回路１０９として構成される。そして、これらの集積回路１０９の各回路はＶＣＯ１２９からのクロックに従って動作する。
【００１４】ＰＲ処理回路１１１はＡ／Ｄ変換器１０７からの再生データに対して周知のパーシャルレスポンスクラス４の特性を与える回路であり、２サンプル分データを遅延させる遅延回路と減算器とから構成される。即ち、入力データを２サンプル分遅延したデータと入力データとの差分を求めることにより、イコライザ１０５により積分等化された再生データに対してＰＲ（１、０、−１）特性を与える。このＰＲ（１、０、−１）特性をもった再生データのアイパターンは図３に示すように３値となる。次にこのＰＲ（１、０、−１）信号はデータ検出回路１１３に出力される。データ検出回路１１３は周知のビタビアルゴリズムを用いて１サンプル複数ビットの入力データから１サンプル１ビットのデジタル信号を検出する。
【００１５】ＰＲ（１、０、−１）方式とビタビ復号との組み合わせは、高密度磁気記録を用いるデジタルＶＴＲ等でよく用いられ、磁気記録系の低域特性の悪さ（Ｓ／Ｎ、波形歪等）を回避し、伝送誤りを最小限に保つことができる。データ検出回路１１３により検出された再生データは誤り訂正回路１１５に出力される。誤り訂正回路１１５は記録時に付加したパリティデータを用いて伝送路で生じた再生データ中のエラーを訂正し、復号回路１１７に出力する。復号回路１１７は誤り訂正回路１１５からの再生データに対して記録時に施された圧縮・符号化処理に対応した伸長・復号処理を施して出力する。
【００１６】次に、位相差検出回路１１９について説明する。図２は位相差検出回路１１９の構成を示す図である。
【００１７】図２において、Ａ／Ｄ変換器１０７から出力された１サンプル複数ビットのデジタル信号はレジスタ２０５に出力されるとともに、最上位ビットが信号aとしてデコーダ２０３に出力される。レジスタ２０７の複数ビットの出力はレジスタ２０７に、レジスタ２０７の出力はレジスタ２０９に、レジスタ２０９の出力はレジスタ２１１に順次出力され、各レジスタ２０５、２０７、２０９及び２１１の出力の最上位ビットがそれぞれ信号ｂ、ｃ、ｄ、ｅとしてデコーダ２０３に出力される。デコーダ２０３はこれらの信号ａ、ｂ、ｃ、ｄ、ｅに対して所定の論理演算を施し、後述の如く各制御信号を生成する。
【００１８】また、レジスタ２０５とレジスタ２０９の出力は減算器２１３に出力され、レジスタ２０５の値からレジスタ２０７の値が減算される。この減算結果はＰＲ（１、０、−１）特性を持っていることになる。この減算結果がスイッチ２１７の端子０と符号反転回路２１５に出力される。符号反転回路２１５は入力された値の正負の符号を反転して、結果をスイッチ２１７のもう一方の端子１に出力する。スイッチ２１７はデコーダ２０３からの制御信号ｓで切り換わり、ｓ＝０の時は減算器２１３の出力が選択され、ｓ＝１の時は減算器２１３の出力値が符号反転回路２１５で符号反転された結果が選択される。
【００１９】スイッチ２１７の出力はスイッチ２１９の一方の端子０を介してレジスタ２２１出力される。スイッチ２１９のもう一方の端子１にはレジスタ２２１の出力が供給されている。スイッチ２１９はデコーダ２０３からの信号hによって切り換わり、ｈ＝０の時はスイッチ２１７の出力を選択し、ｈ＝１の時はレジスタ２２１の値を選択してその値を保持する。このレジスタ２２１の値が位相検出信号として出力端子２２３を介してループフィルタ１２１、微分処理回路１２３に出力される。
【００２０】デコーダ２０３の動作ロジックの真理値表を図４に示す。
【００２１】ｅ、ｄ、ｃ、ｂ、ａがそれぞれレジスタ２１１、２０９、２０７、２０５及び入力端子２０１の出力の最上位ビットであり、ｓとｈはそれぞれスイッチ２１７、２１９の制御信号である。
【００２２】次に、信号ｓ及びｈの選び方に関して説明する。図３はＰＲ（１、０、−１）信号のアイパターンである。このアイパターンはデータ検出点で３値の値をとる。このアイパターンのゼロクロス点を見ると、ゼロクロス点を通過する信号は、データと検出点との位相差に比例した傾きを持っていることがわかる。但し、この傾きは正負両方の値を持っている。信号ｓがこの傾きの正負を判別し、信号ｈがゼロクロス点であることを判別するように所定の論理演算を行うことによって、端子２２３からの位相差検出出力がデータと検出点との位相差に比例した値となる。
【００２３】次に、図２の回路の動作原理を図５を用いて説明する。図５（ａ）において、ａ、ｂ、ｃ、ｄ、ｅの付いた縦線はＡ／Ｄ変換器１０７のサンプリング点を示し、黒丸はＡ／Ｄ変換器１０７の出力の値を示す。実線は入力端子２０１に入力されるアナログの波形を示しており、ここでは２値データで１０００１に対応するアナログ波形が入力されてきた場合を示している。図５（ａ）では再生データの位相がＡ／Ｄ変換器１０７のサンプリングクロックの位相より早い場合を示している。図においては、サンプリング点ｂのサンプリング結果がサンプリング点ｄのサンプリング結果より大きいので、減算器２１３の出力結果は正の数となる。
【００２４】デコーダ２０３は、図４の真理値表に従い、入力データのパターンが１０００１のときｓ＝０、ｈ＝０を出力する。これによりレジスタ２２１の値を更新し、出力端子２２３には位相のずれに応じた正の数が出力されることになる。ここで正の符号は再生データの位相がサンプリングクロックより進んでいることを示している。
【００２５】再生データの位相がＡ／Ｄ変換器１０７のサンプリングクロックの位相より遅れている場合について図５（ｂ）を用いて説明する。図５（ｂ）においてはサンプリング点ｄのサンプリング結果がサンプリング点ｂのサンプリング結果より大きいので減算器２１３の出力は負の数となる。
【００２６】デコーダ２０３は、図４の真理値表に従い、図５（ａ）の場合と同様にｓ＝０、ｈ＝０を出力する。これによりレジスタ２２１の値を更新し、出力端子２２３には位相のずれに応じた負の数が出力されることになる。負の符号は位相がＡ／Ｄ変換手段５０３のサンプリング位相より遅れていることを示している。
【００２７】このように、再生された信号のアナログ波形をサンプリングしたデータａ、ｂ、ｃ、ｄ、ｅの５点のＭＳＢデータと、ｂ、ｄ点の間の差分値を用いて、デコーダ２０３により図４に示す各パターンを検出し、この真理値表に従って各スイッチ２１７、２１９を制御することにより、極めて簡単且つ、高精度にサンプリング点における再生データとクロックとの位相差を検出することができる。
【００２８】位相差検出回路１１９より出力される位相差信号はループフィルタ１２１と微分処理回路１２３に出力される。
【００２９】図６はループフィルタ１２１の構成を示す図である。
【００３０】図６において、入力端子３０１には位相差検出回路１１９からの位相差信号が入力し、加算器３０３及び加算器３０５に出力される。加算器３０３、リミッタ３０７、レジスタ３０９により積分器が構成されている。即ち、加算器３０３の出力はリミッタ３０７を介してレジスタ３０９に出力される。レジスタ３０９はリミッタ３０７の出力をラッチし、加算器３０３に出力する。
【００３１】そして、このリミッタ３０７からの積分結果に対して係数器３１１で適当な係数を乗算し、加算器３０５に出力する。加算器３０５は係数器３１１からの積分結果と、入力端子３０１からの位相差信号とを加算し、出力端子３１３より出力する。このように、ループフィルタ１２１は位相差検出出力をフィルタ処理し、加算器１２５に出力する。
【００３２】次に、微分処理回路１２３について説明する。
【００３３】微分処理回路１２３は、位相差検出回路１１９、ループフィルタ１２１、Ｄ／Ａ変換器１２７、及び、ＶＣＯ１２９からなるＰＬＬが位相ロックしていないときに引き込む役目を果たす回路である。図７は微分処理回路１２３の構成を示す図である。
【００３４】図７において、入力端子４０１は位相差検出回路１１９からの位相差信号が入力し、レジスタ４０３及び減算器４０５に出力される。レジスタ４０３は入力された位相差信号を４クロック期間遅延させ、減算器４０５に出力する。減算器７０５はこのレジスタ４０３の出力と入力端子４０１からの信号の差分を求め、リミッタ４０７に出力する。
【００３５】リミッタ４０７は減算器４０５からの出力データを所定レベルでリミットし、加算器４０９に出力する。加算器４０９の出力はリミッタ４１１によりリミットされ、レジスタ４１３に出力される。レジスタ４１３は入力クロックに従ってリミッタ４１１の出力をラッチし、係数器４１５及び加算器７０９に出力する。この加算器４０９、リミッタ４１１及びレジスタ４１３により積分器が構成される。リミッタ４１１は積分結果が所定レベルを超えないようリミットする。レジスタ４１３より出力される積分結果は係数器４１７によりレベル調整され、出力端子４１９より出力される。
【００３６】ループフィルタ１２１の出力と微分処理回路１２３の出力は加算器１２５により加算され、Ｄ／Ａ変換器１２７に出力される。Ｄ／Ａ変換器１２７は加算器１２５から出力されるデジタルデータをアナログ信号に変換し、ＶＣＯ１２９に出力する。ＶＣＯ１２９はＤ／Ａ変換器１２７からの出力信号レベルに従う周波数のクロックを発生し、Ａ／Ｄ変換器１０７及び、回路１０９に出力する。
【００３７】次に、微分処理回路１２３の働きについて説明する。
【００３８】ＰＬＬが外れているときの位相差検出回路１１９の出力信号の様子を図８（ａ）に示す。ＰＬＬが外れているため、ＶＣＯ１２９のクロック周波数と再生信号の周波数との差の周波数成分でビートが出て、−１８０°〜＋１８０°までの位相差を示すのこぎり歯状の信号が出力される。
【００３９】この信号をレジスタ４０３により４クロック期間遅延させ、入力信号との差分を採ることで、この波形の傾きを検出する。減算器４０５の出力信号の様子を図８（ｂ）に示す。
【００４０】図８（ｂ）のように、のこぎり波の傾斜部分では一定の値となり、＋１８０°から−１８０°に変化する部分では、負の大きな値となる。
【００４１】次に、リミッタ４０７において、この信号を０を中心に所定レベルで上下に制限する。リミッタ４０７の出力信号の波形を図８（ｃ）に示す。図８（ｃ）では、図８（ｂ）における、負の大きな値が所定レベルにて制限されている。
【００４２】そして、リミッタ４０７の出力を加算器４０９、リミッタ４１１及びレジスタ４１３により積分する。レジスタ４１３に記憶される積分結果の様子を図８（ｄ）に示す。
【００４３】図より明らかなように、リミッタ４０７により減算器４０５の出力を制限したため、積分結果は０には戻らずに、その値は正方向に大きくなってゆく。この信号を係数器４１５によりレベル調整し、加算器１２５を介してＶＣＯ１２９にフィードバックすることで、ＰＬＬが外れた状態から、ＰＬＬを引き込むことが可能な範囲にＶＣＯの出力クロック周波数を導くことが可能となる。
【００４４】以上説明したように、本形態によれば、位相差検出信号を微分し、この微分結果をリミッタ処理した出力を積分してループフィルタの出力に加算し、ＶＣＯにフィードバックしている。そのため、ＰＬＬが位相ロックしていない状態でも、ＶＣＯの出力を迅速にＰＬＬのロック範囲に引き込むことができる。
【００４５】なお、本形態では、微分処理回路１２３の出力をそのまま加算器１２５に出力し、ＶＣＯにフィードバックしていたが、微分処理回路１２３と加算器１２５との間にマイコンを介在させ、微分処理回路１２３の出力に基づき、加算器１２５への出力タイミングを制御することや、あるいは、微分処理回路１２３の出力レベルを大きく変化させて加算器１２５に出力することも可能である。この場合には、マイコンは他の処理を行うため、微分処理回路１２３の出力信号の処理頻度は１トラック期間に数回程度となる。
【００４６】なお、前述の実施形態では、本発明をデジタルＶＴＲに対して適用した場合について説明したが、これ以外にも、再生されたデジタル信号に位相同期したクロックを発生するものに対して本発明を適用可能であり、同様の効果をもつ。
【００４７】また、前述の実施形態では、ＰＲ（１、０、―１）特性をもつデジタル信号中のゼロクロス点に対応するパターンを検出するようにしたが、これ以外にも、例えば、ＰＲ（１）データからクロックを抽出する場合にも本発明を適用可能である。
【００４８】また、前述の実施形態では、デジタル集積回路１０９をハードウェア構成にて説明したが、これらの各回路構成をマイクロコンピュータによるソフトウェア処理にて実現することも可能である。
【００４９】即ち、図１、あるいは、図２、図６、図７に示した各回路の各機能を実現するためのプログラムを記憶したコンピュータ読み取り可能な記憶媒体も本発明を構成する。
【００５０】
【発明の効果】以上説明したように、本発明によれば、再生信号とクロックとの位相差が大きく異なる場合であっても、再生信号に位相同期したクロックを迅速に得ることができる。
【出願人】 【識別番号】０００００１００７
【氏名又は名称】キヤノン株式会社
【出願日】 平成１２年８月１０日（２０００．８．１０）
【代理人】 【識別番号】１０００９０５３８
【弁理士】
【氏名又は名称】西山 恵三 （外１名）
【公開番号】 特開２００２−５６６２８（Ｐ２００２−５６６２８Ａ）
【公開日】 平成１４年２月２２日（２００２．２．２２）
【出願番号】 特願２０００−２４２８５１（Ｐ２０００−２４２８５１）