| 【発明の名称】 |
メモリアクセス制御回路 |
| 【発明者】 |
【氏名】佐々木 正幸
【氏名】大西 信二
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| 【要約】 |
【課題】大容量で安価なフラッシュメモリ（ＡＮＤ型メモリ２）をアクセスする場合に、ＭＰＵ１がコマンド，アドレスをＡＮＤ型メモリ２に書込んでからＲＤＹ／ＢＳＹ信号を受け取るまでの待ち時間を有効利用してアクセス効率をあげる。
【解決手段】ＭＰＵ１とＡＮＤ型メモリ２の間にバスバッファ４を設け、ＭＰＵ１がコマンドとアドレスを出力した後、ＭＰＵのチップセレクト（ＣＳ）信号を“Ｌ”から“Ｈ”にしてバスバッファ４によってＡＮＤ型メモリ２をバスラインから切離し、ＲＤＹ／ＢＳＹ信号を受取るまでの間、他のデバイスをアクセスできるように構成した。 |
【特許請求の範囲】
【請求項１】 ＭＰＵがデータバスを介して接続されたフラッシュメモリに対してデータの書込み読出しを行うメモリアクセス制御回路において、前記ＭＰＵと前記フラッシュメモリとの間の前記データバスにバスバッファを挿入接続し、前記ＭＰＵから前記フラッシュメモリに対してコマンドに続けてアドレスを出力した後、ＭＰＵクロックタイミングで該ＭＰＵのチップセレクト信号を“Ｌ”から“Ｈ”にして前記バスバッファによって前記バスラインを開放し前記フラッシュメモリからＲＤＹ／ＢＳＹ信号を受けるまでの待ち時間に他のデバイスのアクセスを可能とするとともに、前記ＭＰＵが前記他のデバイスを選択してアクセス中は当該フラッシュメモリを選択する前記チップセレクト信号を出力し続けることを特徴とするメモリアクセス制御回路。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、半導体メモリのメモリアクセス制御回路に関し、ＭＰＵ（Micro Processing Unit ）が大容量のフラッシュメモリ（電気的に書換え可能な不揮発性メモリ）、例えば、ＡＮＤ型フラッシュメモリ（以下、ＡＮＤ型メモリという）の読み書きをアクセスする場合のメモリアクセス制御回路に関するものである。
【０００２】
【従来の技術】図３は従来のメモリアクセス制御回路の接続図であり、１はＭＰＵ、２はＡＮＤ型メモリ、３はデータバスである。図４は図３の従来回路のメモリクセス動作（読出し動作の場合の動作）を説明するタイムチャートである。図３と図２によってＭＰＵ１とＡＮＤ型メモリ２の両デバイスのアクセス動作を説明する。
【０００３】ＭＰＵ１は、まずＩ／Ｏ〔０〕：Ｉ／Ｏ〔７〕端子からコマンド（読出し／書込み／消去を指定）とアドレスを出力し、ＡＮＤ型メモリ２にコマンドを書込み、続いてアドレスを書込む。コマンドとアドレスを受取ったＡＮＤ型メモリ２は、データを吐出する準備ができたら、ＲＤＹ／ＢＳＹ信号を“Ｌｏｗ”→“Ｈｉｇｈ”にして準備ができたことをＭＰＵ１へ知らせる。ＭＰＵ１はＡＮＤ型メモリ２が読出し準備ができたことを検出するとポート端子（Ｉ／Ｏ３）を“Ｌｏｗ”→“Ｈｉｇｈ”にしてＡＮＤ型メモリ２にクロックＣＬＫを供給すると同時に出力イネーブル（ＯＥ）信号を“Ｈｉｇｈ”→“Ｌｏｗ”にして読出し動作を開始する。ＭＰＵ１はコマンドの書込みから最終データを読出すまでチップセレクト（ＣＳ）信号を“Ｌｏｗ”にして読出し動作可能の状態にしておく必要がある。書込みの動作も基本的には上記の読出し動作と同じである。
【０００４】
【発明が解決しようとする課題】上記従来のＡＮＤ型メモリのメモリアクセス制御回路では、ＣＳ信号（又はＣＥ信号ともいう）がコマンドの書込みからデータの読出しが終了まで“Ｌｏｗ”にし続けて読出し動作又は書込み動作を可能な状態に保持しているため、アドレスの書込みが終わってから読出し動作の準備ができてＲＤＹ／ＢＳＹ信号を受け取るまでの間、ＭＰＵ１は待たなければならない。この待ち時間が１msあると、ＭＰＵ１のパス速度が４０ＭＨｚの場合は４万サイクルの時間をＭＰＵは何もアクセスできないことになる。実際のＭＰＵ１には様々なデバイスが接続されているので、この待ち時間の間ＭＰＵ１が周辺デバイスのアクセスができないのでＭＰＵ１のアクセス効率が低下してしまう、という問題がある。
【０００５】ＡＮＤ型メモリ２はそのメモリ容量に対して非常に安価であるが、アクセス中に待ち時間が発生するために、ＭＰＵ１のＡＮＤ型メモリに対するアクセス効率が悪いので、ＭＰＵ１がバスに接続されている他の各デバイスに対して頻繁にアクセスしなければならない回路では採用しにくい、という問題も存在した。
【０００６】本発明の目的は、ＡＮＤ型メモリをアクセス制御しながら、ＭＰＵ１のアクセス効率を向上させるメモリアクセス制御回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のメモリアクセス制御回路は、ＭＰＵがデータバスを介して接続されたフラッシュメモリに対してデータの書込み読出しを行うメモリアクセス制御回路において、前記ＭＰＵと前記フラッシュメモリとの間の前記データバスにバスバッファを挿入接続し、前記ＭＰＵから前記フラッシュメモリに対してコマンドに続けてアドレスを出力した後、ＭＰＵクロックタイミングで該ＭＰＵのチップセレクト信号を“Ｌ”から“Ｈ”にして前記バスバッファによって前記バスラインを開放し前記フラッシュメモリからＲＤＹ／ＢＳＹ信号を受けるまでの待ち時間に他のデバイスのアクセスを可能とするとともに、前記ＭＰＵが前記他のデバイスを選択してアクセス中は当該フラッシュメモリを選択する前記チップセレクト信号を出力し続けることを特徴とするものである。
【０００８】
【発明の実施の形態】図１は本発明の実施例を示す接続図であり、図２は本発明の動作を示すタイムチャートである。図１において、１はＭＰＵ、２はＡＮＤ型メモリ、３はデータバス、４はバスバッファ（ＢＵＳ Ｂuffa）である。本発明では、ＭＰＵ１とＡＮＤ型メモリ２の間のデータバス３にバスバッファ（Ｌｏｗイネーブル）４を挿入して、従来のＭＰＵ１の待ち時間において、ＡＮＤ型メモリ２へのバス信号の切り離しを行い、ＭＰＵ１のポート端子（Ｉ／Ｏ４）を用いて、アドレス書込みの後、ＡＮＤ型メモリ２からＲＤＹ／ＢＳＹ信号を受けて再びＭＰＵ１がＡＮＤ型メモリ２をアクセスするまでの間、ＡＮＤ型メモリ２へのアサートを保持しながら、従来の待ち時間に他のデバイスへのアクセスを行うことができるように構成されている。
【０００９】
【発明の効果】以上説明したように、本発明によれば、ＭＰＵは、ＡＮＤ型メモリへのアクセス中の待ち時間に他のデバイスをアクセスすることができるので、ＭＰＵのアクセス効率が向上する。よって、本発明を実施すれば、従来、高価な大容量メモリを使用していた回路を安価なＡＮＤ型フラッシュメモリを使用した回路に置き換えることができるので、安価な装置の提供が可能となり、実用上の効果は極めて大きい。
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| 【出願人】 |
【識別番号】０００００１１２２
【氏名又は名称】株式会社日立国際電気
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| 【出願日】 |
平成１３年４月１２日（２００１．４．１２） |
| 【代理人】 |
【識別番号】１０００６９２５７
【弁理士】
【氏名又は名称】大塚 学
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| 【公開番号】 |
特開２００２−３１２３０７（Ｐ２００２−３１２３０７Ａ） |
| 【公開日】 |
平成１４年１０月２５日（２００２．１０．２５） |
| 【出願番号】 |
特願２００１−１１４１０４（Ｐ２００１−１１４１０４） |
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