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【発明の名称】 マイクロプロセッサ内の命令処理法方、マイクロプロセッサ及び情報処理システム
【発明者】 【氏名】ジェームス・アラン・カール

【氏名】チャールズ・ロバーツ・ムーア
【要約】 【課題】既存フォーマットの命令セットを高速動作に適した内部命令セットに変換するマイクロプロセッサを選択する。

【解決手段】最初、マイクロプロセッサのクラッキング・ユニット２１２に命令のシーケンスが入力される。命令シーケンス内の短い分岐シーケンスを検出するためコード・シーケンス認識ユニット（ＣＳＲ）４０２が構成される。短い分岐シーケンスは条件設定命令、条件分岐、及び条件分岐が行われない場合に実行される少なくとも１つの追加命令を含む。短い分岐シーケンスは内部で述部命令シーケンスに変換される。述部命令シーケンスは条件設定命令及び短い分岐シーケンスの各追加命令に対応した述部命令を含む。述部命令シーケンスはプロセッサの少なくとも１つの機能ユニットで実行される。
【特許請求の範囲】
【請求項１】マイクロプロセッサにおいて命令を処理する方法であって、命令のシーケンスを受信するステップと、前記命令のシーケンス内の、条件設定命令、条件分岐命令、及び該条件分岐が行われない場合に条件付きで実行される追加命令を含む短い分岐シーケンスを検出するステップと、前記短い分岐シーケンスを、条件設定命令及び前記短い分岐シーケンスの追加命令に対応した述部命令を含む述部命令シーケンスに内部で変換するステップと、前記述部命令シーケンスを実行するステップと、を含む、方法。
【請求項２】前記短い分岐シーケンスを検出するステップは、前記条件分岐命令に関連付けられた相対分岐アドレスを計算するステップを含む、請求項１記載の方法。
【請求項３】前記相対分岐アドレスを指定最大値と比較するステップを含む、請求項２記載の方法。
【請求項４】前記受信された命令シーケンスを命令グループに編成するステップを含み、前記指定最大値は命令グループの命令数の関数である、請求項３記載の方法。
【請求項５】命令のシーケンスから命令グループを形成するステップを含み、前記短い分岐シーケンスを検出するステップは、該命令グループの条件分岐命令を検出するステップを含む、請求項１記載の方法。
【請求項６】前記命令グループの最後のスロットに前記条件分岐命令が存在する、請求項５記載の方法。
【請求項７】前記条件分岐命令を含む命令グループに続く命令グループに前記短い分岐シーケンスの各追加命令が存在する、請求項６記載の方法。
【請求項８】前記短い分岐シーケンスを述部命令シーケンスに変換するステップは、前記短い分岐シーケンスの各追加命令を類似の述部命令に変換するステップを含む、請求項１記載の方法。
【請求項９】各追加命令を類似述部命令に変換する前記ステップは、前記短い分岐シーケンスの各追加命令の述部命令コードを決定するステップを含む、請求項８記載の方法。
【請求項１０】前記述部命令コードを決定するステップは、各追加命令の命令コードを所定オフセットだけ調整するステップを含む、請求項９記載の方法。
【請求項１１】前記述部命令コードを決定するステップは、命令コード・ルックアップ・テーブルから述部命令コードを取得するステップを含む、請求項９記載の方法。
【請求項１２】前記述部命令はそれぞれ、実質的命令及び前記条件設定命令により設定される条件を含み、該実質的命令は該条件が真のとき実行される、請求項１記載の方法。
【請求項１３】受信した命令のシーケンス内の、条件設定命令、条件分岐命令、及び追加命令を含む短い分岐シーケンスを検出するようにされ、更に、該短い分岐シーケンスを機能的に同等な述部命令シーケンスに変換するようにされたコード・シーケンス認識ユニット（ＣＳＲ）と、前記述部命令シーケンスを実行するようにされた実行ユニットと、を含む、マイクロプロセッサ。
【請求項１４】前記ＣＳＲは、前記条件分岐命令に関連付けられた相対分岐アドレスを計算し、該相対分岐アドレスを指定最大値と比較するようにされた、請求項１３記載のマイクロプロセッサ。
【請求項１５】受信された前記命令のシーケンスを命令グループに編成するようにされ、前記指定最大値は命令グループの命令数の関数である、請求項１４記載のマイクロプロセッサ。
【請求項１６】前記ＣＳＲは、前記短い分岐シーケンスの前記追加命令をそれぞれ類似述部命令に変換するよう構成された、請求項１３記載のマイクロプロセッサ。
【請求項１７】前記ＣＳＲは、前記短い分岐シーケンスの各追加命令の述部命令コードを決定することによって、前記追加命令をそれぞれ類似述部命令に変換するようにされた、請求項１６記載のマイクロプロセッサ。
【請求項１８】前記ＣＳＲが前記述部命令コードを決定するステップは、各追加命令の命令コードを所定オフセットだけ調整するステップを含む、請求項１７記載のマイクロプロセッサ。
【請求項１９】前記述部命令コードを決定するステップは、命令コード・ルックアップ・テーブルから述部命令コードを取得するステップを含む、請求項１７記載のマイクロプロセッサ。
【請求項２０】プロセッサ、メモリ、入力手段、及びディスプレイを含むデータ処理システムであって、該プロセッサは、受信した前記命令のシーケンス内の、条件設定命令、条件分岐命令、及び追加命令を含む短い分岐シーケンスを検出するようにされ、更に、該短い分岐シーケンスを機能的に同等な述部命令シーケンスに変換するようにされた、コード・シーケンス認識ユニット（ＣＳＲ）と、前記述部命令シーケンスを実行するようにされた実行ユニットと、を含む、データ処理システム。
【請求項２１】前記ＣＳＲは、前記条件分岐命令に関連付けられた相対分岐アドレスを計算し、該相対分岐アドレスを指定最大値と比較するようにされた、請求項２０記載のデータ処理システム。
【請求項２２】前記ＣＳＲは、前記短い分岐シーケンスの各追加命令の述部命令コードを決定することによって、前記追加命令をそれぞれ類似の述部命令に変換するようにされた、請求項２０記載のデータ処理システム。
【請求項２３】前記ＣＳＲが前記述部命令コードを決定するステップは、各追加命令の命令コードを所定オフセットだけ調整するステップを含む、請求項２２記載のデータ処理システム。
【請求項２４】前記述部命令コードを決定するステップは、命令コード・ルックアップ・テーブルから述部命令コードを取得するステップを含む、請求項２２記載のデータ処理システム。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、一般にマイクロプロセッサ・アーキテクチャの分野に関し、特に１つ以上の述部（predicated）命令に変換するのに適した命令グループ内のコード・シーケンスを検出するため命令グループのアーキテクチャとロジックを利用したマイクロプロセッサに関する。
【０００２】
【従来の技術】マイクロプロセッサがギガヘルツ・レベルのパフォーマンスを実現したことにより、特定の命令セット・アーキテクチャ（ＩＳＡ）で動作するよう設計され広く導入されているソフトウェアとの互換性を維持しながら、どのように最新技術を利用するかが大きな課題になっている。この問題に対処するため、既存ＩＳＡに従ってフォーマットされた命令を受信し、受信された命令のフォーマットを、ギガヘルツ実行パイプラインでの動作に比較的適した内部ＩＳＡに変換するようにされた"レイヤード・アーキテクチャ"マイクロプロセッサが実装されている。
【０００３】レイヤード・アーキテクチャでは、プロセッサのパイプラインが増え、所与の時間に"途中"にある可能性のある命令の数も増えるため、レイヤード・アーキテクチャにみられる分岐予測が失敗した場合のペナルティが大きな問題になる。このペナルティを最小にする方法は、例えば分岐命令の数を減らすことである。分岐予測外れは分岐命令でしか発生しないので、分岐命令を含まないコード・シーケンスの予測が外れることはない。分岐命令の数を減らす周知の方法は、述部命令（predicated instruction）を使用することである。述部命令は、述部命令自体に指定された条件が満たされた場合に固定小数点加算等の機能を実行する命令である。条件が満たされない場合、命令はＮＯＰとして扱われる。
【０００４】述部命令は、後に条件分岐命令が続く条件設定命令（比較等）を含むコード・シーケンスや、条件のステータスに応じて実行される短いコード・シーケンスに取って代わるので有用である。このようなシーケンスでは、条件分岐により、条件の状態に応じて比較的短いコード・シーケンス回りで分岐が行われる。このようなコード・シーケンスを述部命令で実装した場合、条件分岐ステートメントがなくなり、短いコード・シーケンス内のそれぞれの命令が述部命令に置き換えられる。例えば次のコード・シーケンスを考える。
COMP R1,0 //条件設定命令BEQ LBL //R1=0の場合LBL1に分岐ADD R2,R3,R4ADD R2,R2,R5LBL1,NOPこれは次のように述部命令に置き換えることができる。
COMP R1,0 //条件設定命令PADD R2,R3,R4,NE //条件（NE）が真の場合にのみ述部の追加が実行されるPADD R2,R2,R5,NE //条件（NE）が真の場合にのみ述部の追加が実行される【０００５】通常、述部命令は、述部命令をサポートする命令セット及びハードウェアに使用するよう設計されたコンパイラにより、ハイレベル・ソース・コードから生成される。述部命令は、非述部命令とははっきり異なる命令コードを持つことができる。ただし、述部命令を含まない命令セット用にコードをコンパイルするとき、コンパイラは、条件分岐ステートメントを含む実行可能コードを生成せざるを得ない。
【０００６】
【発明が解決しようとする課題】短い分岐を特徴とするコード・シーケンスを認識することができ、更に、命令のデコードまたはディスパッチ時にそのシーケンスを述部コード・シーケンスに変換し、述部コード・シーケンスを実行することのできるプロセッサ・ハードウェアを実装することが強く望まれる。更に、述部実行ハードウェアを利用するため既存コードのコンパイルを必要としないよう、この述部命令変換がシステム・ユーザに対してトランスペアレントに行われることが望まれる。
【０００７】
【課題を解決するための手段】前記の目標は、ここに開示するように命令を処理する方法及びマイクロプロセッサで達成される。最初、マイクロプロセッサのディスパッチ・ユニットにより命令のシーケンスがディスパッチされる。命令シーケンス内に短い分岐シーケンスを検出するようコード・シーケンス認識ユニット（ＣＳＲ）が構成される。短い分岐シーケンスは、条件設定命令、条件分岐、及び条件分岐が行われた場合に実行される少なくとも１つの追加命令を含む。短い分岐シーケンスは、条件設定命令及び短い分岐シーケンスの各追加命令に対応した述部命令を含む述部命令シーケンスに内部で変換される。述部命令シーケンスは、プロセッサの少なくとも１つの機能ユニットで実行される。短い分岐シーケンスの検出には、条件分岐命令に関連付けられた相対分岐アドレスの計算と、相対分岐アドレスと指定最大値の比較を含めることができる。実施例では、受信された命令シーケンスは、プロセッサにより命令グループに変換することができる。この例では、短い分岐シーケンスの指定最大命令数は、命令グループ内の命令数の関数とすることができる。好適には命令グループの最後のスロットに条件分岐ステートメントが割当てられる実施例の場合、次の後続命令グループに短い分岐シーケンスの追加命令が存在する。短い分岐シーケンスを述部命令シーケンスに変換するステップには、短い分岐シーケンスの追加命令をそれぞれ類似の述部命令に変換するステップを含めることができる。実施例では、各追加命令を類似の述部命令に変換するステップに、各追加命令の命令コードを所定オフセットだけ調整することによって、短い分岐シーケンス内の各追加命令の述部命令コードを決定するステップが含まれる。他の実施例では、命令コード変換を命令コード・ルックアップ・テーブルで行ってもよい。
【０００８】
【発明の実施の形態】図１を参照する。本発明に従ったデータ処理システム１００の実施例が示してある。システム１００は、１つ以上の中央処理装置（プロセッサ）１０１ａ、１０１ｂ、１０１ｃ等を含む（プロセッサ１０１と総称する）。実施例では、各プロセッサ１０１に縮小命令セット・コンピュータ（ＲＩＳＣ）マイクロプロセッサを含めることができる。ＲＩＳＣプロセッサについて詳しくは、C．Mayらによる"PowerPC Architecture：A Specification for a New Family of RISC Processors（Morgan Kaufmann、1994、2nd edition）を参照されたい。プロセッサ１０１はシステム・メモリ２５０と他の様々なコンポーネントにシステム・バス１１３を通して接続される。読取り専用メモリ（ＲＯＭ）１０２は、システム・バス１１３に接続され、システム１００の特定の基本機能を制御する基本入出力システム（ＢＩＯＳ）を格納することができる。図１は更に、システム・バス１１３に接続されたＩ／Ｏアダプタ１０７とネットワーク・アダプタ１０６を含む。Ｉ／Ｏアダプタ１０７は、システム・バス１１３をハード・ディスク１０３、テープ・ストレージ・ドライブ１０５等の大容量記憶装置１０４にリンクする。ネットワーク・アダプタ１０６は、バス１１３を外部のネットワーク対応データ処理システム１００と相互接続し、他のシステムと通信する。ディスプレイ・モニタ１３６は、ディスプレイ・アダプタ１１２によりシステム・バス１１３に接続される。アダプタ１１２にはグラフィックス・アダプタを加えて、グラフィックスの多いアプリケーションやビデオ・コントローラのパフォーマンスを上げることもできる。実施例では、アダプタ１０７、１０６、及び１１２を中間バス・ブリッジ（図示せず）を介して、システム・バス１１３に接続された１つ以上のI／Ｏバスに接続できる。ハード・ディスク・コントローラ、ネットワーク・アダプタ、グラフィックス・アダプタ等の周辺装置を接続するのに適したＩ／Ｏバスとして、PCI Special Interest Group（米オレゴン州ヒルズボロ）から入手できるＰＣＩローカル・バス仕様第２．２版に従って規定されているＰＣＩ（Peripheral Component Interface）バス等がある。他の入出力デバイスは、ユーザ・インタフェース・アダプタ１０８を介してシステム・バス１１３に接続するよう示してある。キーボード１０９、マウス１１０、スピーカ１１１は全て、ユーザ・インタフェース・アダプタ１０８を介してバス１１３に接続され、アダプタ１０８には、例えば複数のデバイス・アダプタを１つの集積回路に統合するSuperＩ／Ｏチップ等がある。このようなチップについて詳しくは、National Semiconductor Corporation（www.national.com）のデータ・シート、PC87338／PC97338 ACPI 1.0 and PC98/99 Compliant Super I/O（November 1998）を参照されたい。図１で構成されている通り、システム１００は、プロセッサ１０１の形の処理手段、システム・メモリ２５０と大容量記憶装置１０４を含むストレージ手段、キーボード１０９及びマウス１１０等の入力手段、及びスピーカ１１１、ディスプレイ１３６を含む出力手段を含む。実施例では、システム・メモリ２５０と大容量記憶装置１０４の一部が、ともにＩＢＭのＡＩＸ（Ｒ）等のオペレーティング・システムを格納し、図１に示す各種コンポーネントの機能を調整する。ＡＩＸオペレーティング・システムについて詳しくは、ＩＢＭ（www.ibm.com）のAIX Version 4.3 Technical Reference：Base Operating System and Extensions、Volumes 1 and 2（オーダ番号SC23-4159、SC23-4160）、AIX Version 4.3 System User's Guide：Communications and Networks（オーダ番号SC23-4122）、及びAIXVersion 4.3 System User's Guide：Operating System and Devices（オーダ番号SC23-4121）を参照されたい。
【０００９】図２を参照する。本発明の実施例に従ったプロセッサ１０１が示してある。図２のプロセッサ１０１は、次にフェッチされる命令のアドレスを生成するのに適した命令フェッチ・ユニット２０２を含む。フェッチ・ユニット２０２により生成された命令アドレスは命令キャッシュ２１０に送られる。フェッチ・ユニット２０２には分岐予測ロジックを加えることができる。分岐予測ロジックは、名前の通り、情報をもとにプログラム実行の流れを決める判断の結果を予測するようにされる。分岐の決定を正しく予測する機能は、命令を投機的且つ順不同に実行することによってパフォーマンスを改良するプロセッサ１０１全体の能力の中で大きな部分を占める。フェッチ・ユニット２０２により生成された命令アドレスは命令キャッシュ２１０に送られる。キャッシュ２１０は、システム・メモリの内容の一部を高速ストレージ機構に格納する。命令キャッシュ２１０に格納された命令は、好適には第１ＩＳＡに従ってフォーマットされる。第１ＩＳＡは通常、PowerPCやx86互換命令セット等のレガシＩＳＡである。PowerPC（Ｒ）命令セットについて詳しくは、Motorola社の"PowerPC 620 RISC Microprocessor User's Manual"（オーダ番号MPC620UM／AD）を参照されたい。フェッチ・ユニット２０２により生成された命令アドレスが、命令キャッシュ２１０に現在複製されているシステム・メモリ位置に対応する場合、命令キャッシュ２１０は、対応する命令をクラッキング・ユニット２１２に転送する。フェッチ・ユニット２０２により生成された命令アドレスに対応する命令が、命令キャッシュ２１０に現在存在しない場合（つまりフェッチ・ユニット２０２により与えられた命令アドレスが命令キャッシュ２１０で見つからない場合）、命令は、クラッキング・ユニット２１２に転送する前に、Ｌ２キャッシュ（図示せず）またはシステム・メモリからフェッチする必要がある。
【００１０】クラッキング・ユニット２１２は、入力命令ストリームを変更して実行パイプラインにおいて高い動作周波数（つまり１ＧＨｚを超える動作周波数）での動作を考慮して最適化された命令セットを生成する。例えば、実施例のクラッキング・ユニット２１２は、PowerPCマイクロプロセッサによりサポートされる命令セット等の３２ビット幅ＩＳＡで命令を受信し、ギガヘルツ以上の周波数範囲で動作する高速実行ユニットでの実行を促進する、好適には幅広い、第２ＩＳＡに変換する。クラッキング・ユニット２１２により生成される幅広い命令フォーマットには、例えばクラッキング・ユニット２１２により受信された第１フォーマットに従ってフォーマットされた命令で暗示または参照されるだけの（オペランド値等の）情報を格納した、明示フィールドを加えることができる。実施例では、例えばクラッキング・ユニット２１２により生成された命令のＩＳＡは、６４ビット幅以上である。
【００１１】ここで想定するクラッキング・ユニット２１２は、実施例では、命令を第１フォーマットから第２フォーマットに、好適には幅広いフォーマットに変換する他に、フェッチされた命令のセットを命令の"グループ"３０２に編成するよう設計される。グループの例を図３に示す。命令グループ３０２はそれぞれ、命令スロット３０４ａ、３０４ｂ等のセットを含む（命令スロット３０４と総称する）。命令のセットを命令グループに編成することで、特に実行中の大量の命令のためリネーム・レジスタのマッピングや完了テーブルを維持するため必要なロジックが簡素化されて高速実行が促進される。
【００１２】図３には、クラッキング・ユニット２１２により実行できる命令のグループ分けについて３つの例が示してある。例１の場合、参照符号３０１で示した命令セットは、クラッキング・ユニット２１２により１つの命令グループ３０２に変換される。本発明の図の実施例では、各命令グループ３０２が、参照符号３０４ａ、３０４ｂ、３０４ｃ、３０４ｄ、及び３０４ｅで示した５つのスロットを含む。各スロット３０４に１つの命令を格納できる。この例の場合、各命令グループに最大５つの命令を含めることができる。１実施例では、クラッキング・ユニット２１２により受信された命令セット３０１内の命令が、先に述べた第１ＩＳＡに従ってフォーマットされ、グループ３０２に格納された命令は、幅広い第２のフォーマットに従ってフォーマットされる。命令グループを使用することによって、個々にタグ付けし管理する必要のある命令の数が少なくなり、リネーム／回復／完了テーブルのロジックが簡素化される。命令グループを使用することは、順不同のプロセッサで保留されている命令の管理プロセスを簡素化するため、各命令に関する情報を一部犠牲にすることを想定している。
【００１３】図３の例２は、本発明の実施例に従ってクラッキング・ユニット２１２により実行される命令グループ分けの第２の例を示す。この例は、高速実行を目的に、複雑な命令を簡単な命令のグループに分けるクラッキング・ユニット２１２の機能を示す。図の例で、２つのロード／更新（ＬＤＵ）命令のシーケンスが、それぞれスロット３０４ａ及び３０４ｃのロード命令のペアと、スロット３０４ｂ及び３０４ｄのＡＤＤ命令のペアを含む命令グループに分けられる。この例では、グループ３０２は分岐命令を含まないので、命令グループ３０２の最後のスロット３０４ｅは命令を含まない。PowerPCのロード／更新命令は、他の命令セットの類似の命令と同様、命令が複数の汎用レジスタ（ＧＰＲ）の内容に影響を与えるという意味で複雑な命令である。具体的には、ロード／更新命令は、第１ＧＰＲの内容に影響を与えるロード命令と、第２ＧＰＲの内容に影響を与えるＡＤＤ命令とに分けられる。図３の例の命令グループ３０２では、２つ以上の命令スロット３０４の命令は、クラッキング・ユニット２１２により受信される１つの命令に対応する。
【００１４】例３では、クラッキング・ユニット２１２に入る１つの命令が、複数のグループ３０２を占める命令セットに分けられる。具体的には、例３はＬＭ（load multiple）命令を示す。（PowerPC命令セットに従った）ＬＭ命令は、メモリの連続位置の内容を連続番号のＧＰＲにロードする。図の例で、６つの連続メモリ位置のＬＭは、６つのロード命令に分けられる。プロセッサ１０１の図の実施例に従った各グループ３０２に最大５つの命令が含まれ、また、分岐命令に５番目のスロット３０４ｅが予約されているので、６レジスタのＬＭが２つのグループ３０２ａ及び３０２ｂに分けられる。ロード命令のうち４つは第１グループ３０２ａに格納され、残りの２つのロード命令は第２グループ３０２ｂに格納される。このように、例３では、１つの命令が複数の命令グループ３０２にまたがる命令セットに分けられる。
【００１５】図２に戻る。クラッキング・ユニット２１２の好適実施例により生成された命令グループ３０２は、基本キャッシュ・ブロック２１３に転送され、ここに保存され、実行が保留される。図５を参照する。基本キャッシュ・ブロック２１３の実施例が示してある。図の例の基本キャッシュ・ブロック２１３は、エントリ５０２ａ乃至５０２ｎのセット（基本キャッシュ・ブロック・エントリ５０２と総称する）を含む。１実施例では、基本キャッシュ・ブロック２１３の各エントリ５０２が１つの命令グループ３０２を格納する。また、各エントリ５０２にエントリ識別子５０４、ポインタ５０６、及び命令アドレス（ＩＡ）フィールド５０７を加えることができる。各エントリ５０２の命令アドレス・フィールド５０７は、完了テーブル２１８のＩＡフィールドに似ている。実施例では、基本キャッシュ・ブロック５０４の各エントリが、完了テーブル２１８のエントリに対応し、命令アドレス・フィールド５０７は、対応する命令グループ３０２内の第１命令の命令アドレスを示す。１実施例では、ポインタ５０６は、分岐予測アルゴリズム、分岐履歴テーブル、または他の分岐予測機構をもとに次に実行される命令グループ３０２のエントリ識別子を示す。
【００１６】先に述べた通り、クラッキング・ユニット２１２で命令グループ３０２を形成する好適な実施例は、分岐命令を各グループ３０２の最後のスロット３０４に割当てる。またクラッキング・ユニット２１２の好適な実施例は、グループ内の分岐命令の数が１（または１未満）である命令グループ３０２を生成する。この構成では、各命令グループ３０２を図６に示すように、分岐ツリー６００の"足"を表すものとして考えることができる。ここでグループ３０２は、対応する命令グループ・エントリ５０４の値で表される。例えば第１命令グループ３０２ａは、そのエントリ番号１で示される。例えばプロセッサ１０１の分岐予測機構により、（第２グループ３０２ｂに対応する）足１に続いて足２が実行され、足２に続いて足３が実行されることが予測されたとする。基本キャッシュ・ブロック２１３は、本発明の実施例に従って、これら分岐予測を反映するため、次に実行されるグループ３０２を指示するようポインタ５０６を設定する。基本キャッシュ・ブロック２１３の各エントリ５０２のポインタ５０６により、次にディスパッチされる命令グループ３０２を確認することができる。
【００１７】基本キャッシュ・ブロック２１３は、フェッチ・ユニット２０２が命令キャッシュ２１０と連携するようにブロック・フェッチ・ユニット２１５と連携する。具体的には、ブロック・フェッチ・ユニット２１５は、基本キャッシュ・ブロック２１３に与えられる命令アドレスの生成を担当する。ブロック・フェッチ・ユニット２１５により与えられた命令アドレスは、基本キャッシュ・ブロック２１３にある命令アドレス・フィールド５０７のアドレスと比較される。ブロック・フェッチ・ユニット２１５により与えられた命令アドレスが基本キャッシュ・ブロック２１３でヒットする場合、対応する命令グループが発行キュー２２０に転送される。ブロック・フェッチ・ユニット２１５により与えられたアドレスが基本キャッシュ・ブロック２１３で見つからない場合、命令アドレスはフェッチ・ユニット２０２に送り返され、対応する命令が命令キャッシュ２１０から取得される。基本キャッシュ・ブロック２１３を使用することで、その面積（ダイ・サイズ）の保存に適した実施例では命令キャッシュ２１０をなくすことができる。この例の場合、命令は、Ｌ２キャッシュ、システム・メモリ等の適切なストレージ機能から取得され、クラッキング・ユニット２１２に直接与えられる。ブロック・フェッチ・ユニット２１３により生成された命令アドレスが基本キャッシュ・ブロック２１３で見つからない場合、対応する命令が、命令キャッシュ２１０ではなくＬ２キャッシュまたはシステム・メモリから取得される。
【００１８】プロセッサ１０１の図の例は更に、ディスパッチ・ユニット２１４を示す。ディスパッチ・ユニット２１４は、各命令グループの命令を対応する発行キュー２２０に転送する前に必要なリソースが全て使用できるようにする。またディスパッチ・ユニット２１４はディスパッチ／完了制御ロジック２１６と通信し、命令が発行される順序及びそれらの命令の完了ステータスを管理し、順不同実行を促進する。前記のようにクラッキング・ユニット２１２が入力命令を命令グループに編成するプロセッサ１０１の実施例では、完了／制御ロジック２１６により各命令グループ３０２にグループ・タグ（ＧＴＡＧ）が割当てられ、発行された命令グループの順序が伝えられる。例えばディスパッチ・ユニット２１４は、連続した命令グループに単調に増加する値を割当てることができる。この構成で、ＧＴＡＧ値が小さい命令グループは、ＧＴＡＧ値が大きい命令グループより前に発行されたこと（つまり若いこと）がわかる。プロセッサ１０１の図の例は、ディスパッチ・ユニット２１４を個別機能ブロックとして示しているが、基本キャッシュ・ブロック２１３の命令グループ編成は、ディスパッチ・ユニット２１４の機能を組み込むのに適している。ディスパッチ・ユニット２１４は、他の実施例によっては、発行キュー２２０に直接接続された基本キャッシュ・ブロック２１３に組み込まれる。
【００１９】完了テーブル２１８は、本発明の１実施例では、ディスパッチ／完了制御ロジック２１６と関連して、発行済み命令グループのステータスを管理するため用いられる。図７を参照する。完了テーブル２１８の１実施例が示してある。この例で完了テーブル２１８は、エントリ７０２ａ乃至７０２ｎのセット（完了テーブル・エントリ７０２と総称する）を含む。この例の完了テーブル２１８の各エントリ７０２は、命令アドレス（ＩＡ）フィールド７０４とステータス・ビット・フィールド７０６を含む。この例では、各命令グループ３０２のＧＴＡＧ値は、命令グループ３０２に対応する完了情報が保存された完了テーブル２１８のエントリ７０２を識別する。完了テーブル２１８のエントリ１に保存された命令グループ３０２は、ＧＴＡＧ値が１である。この例の場合、完了テーブル２１８には更に、"ラップ・アラウンド"・ビットを加え、ＧＴＡＧ値の小さい命令グループがＧＴＡＧ値の大きい命令グループより実際に若いことを示すことができる。１実施例では、命令アドレス・フィールド７０４に、対応する命令グループ３０２の第１スロット３０４ａの命令のアドレスが含まれる。ステータス・フィールド７０６には、例えば完了テーブル２１８の対応するエントリ７０２を使用できるかどうか、または保留中の命令グループにエントリが割当てられているかどうかを示す１つ以上のステータス・ビットを加えることができる。
【００２０】図２に示すプロセッサ１０１の実施例では、命令はディスパッチ・ユニット２１４から発行キュー２２０に発行され、そこで、対応する実行パイプ２２２での実行を待機する。プロセッサ１０１には、それぞれプロセッサの命令セットの一部を実行するよう設計された様々な種類の実行パイプを追加することができる。実施例によっては、実行パイプ２２２に分岐ユニット・パイプライン２２４、ロード・ストア・パイプライン２２６、固定小数点演算ユニット２２８、及び浮動小数点ユニット２３０を使用できる。実行パイプ２２はそれぞれ２つ以上のパイプライン・ステージで構成してもよい。発行キュー２２０に格納された命令は、様々な発行優先順位アルゴリズムを使用して実行パイプ２２２に発行することができる。１実施例では、例えば発行キュー２２０で最も古い保留中の命令は、実行パイプ２２２に次に発行される命令である。この例で、ディスパッチ・ユニット２１４により割当てられたＧＴＡＧ値は、発行キュー２２０で保留中の命令の相対エージ（age）を確認するため用いられる。発行前、使用可能なリネームＧＰＲに命令の宛先レジスタ・オペランドが割当てられる。命令が最終的に発行キュー２２０から対応する実行パイプに転送されたとき、実行パイプは、命令の命令コードにより指示された操作を実行し、命令がパイプラインの最終ステージに達するまでに命令の結果を命令のリネームＧＰＲに書込む。リネームＧＰＲとこれに対応するアーキテクト・レジスタ（architected register）の間にマッピングが維持される。命令グループの全ての命令（及び若い命令グループの全命令）が、例外を生成せずに終了すると、完了テーブル２１８の完了ポインタが次の命令グループに増分される。完了ポインタが新しい命令グループに増分されると、古い命令グループの命令に関連付けられたリネーム・レジスタは解除され、よって古い命令グループの命令の結果がコミットされる。終了した（ただしまだコミットされていない）命令よりも古い命令が１つ以上例外を生成した場合、例外を生成した命令及び若い全ての命令はフラッシュされ、リネーム／回復ルーチンが呼び出されてＧＰＲマッピングが既知の最後の有効状態に戻される。
【００２１】予測された分岐が取られない場合（分岐予測外れ）、実行パイプ２２２と発行キュー２２０で保留されている命令はフラッシュされる。また予測が外れた分岐に関連付けられた基本キャッシュ・ブロック・エントリ５０２のポインタ５０６は更新され、取られた最も新しい分岐が反映される。この更新プロセスの例を図５に示す。これはプログラムの実行結果として足１（命令グループ３０２ａ）から足４（命令グループ３０２ｄ）に分岐した場合である。エントリ５０２ａのポインタ５０６は先に、基本キャッシュ・ブロック２１３番号２のエントリに存在する命令グループ（つまりグループ３０２ｂ）への分岐を予測したので、命令グループ３０２ａからグループ３０２ｄへの実際の分岐は予測できなかった。予測が外れた分岐は検出され、ブロック・フェッチ・ユニット２１５にフィードバックされ、パイプライン２２２それぞれの基本キャッシュ・ブロック２１３と最終ステージ２３２で保留されている命令はフラッシュされ、基本キャッシュ・ブロック２１３のエントリ４にある命令グループ３０２ｄから実行が再開される。また、基本キャッシュ・ブロック・エントリ５０２ａのポインタ５０６は、その前の値２から新しい値４に変更され、最も新しい分岐情報が反映される。本発明は、基本キャッシュ・ブロック２１３とブロック・フェッチ・ユニット２１５を実行パイプライン２２２に近接させることによって、予測の外れた分岐について、パフォーマンス上のペナルティの縮小を図る。具体的には、本発明は、基本キャッシュ・ブロック２１３を命令クラッキング・ユニット２１２の"下流"側に実装することにより、分岐予測外れのフラッシュ・パスからクラッキング・ユニット２１２に保留される命令をなくし、よって、分岐予測外れの後にパージする必要のあるパイプライン・ステージの数を減らし、パフォーマンス上のペナルティを少なくしている。また、基本キャッシュ・ブロック２１３は、ディスパッチ／完了制御ユニット２１６と完了テーブル２１８の編成に一致した構造を持つキャッシング機構を想定しており、よって、以下に述べるように、関連ロジックの編成が簡素化され、基本キャッシュ・ブロックを拡張して実装しやすくなる。
【００２２】分岐予測外れにより生じるパフォーマンス・ペナルティは、コード・シーケンス認識ユニット（ＣＳＲ）を加えることにより、本発明に従ったプロセッサ１０１で最小になる。ＣＳＲは、好適には短い分岐シーケンスを含むコード・シーケンスを検出するよう構成される。短い分岐シーケンスの特徴は、条件設定命令とこれに続く条件分岐命令及び"実質的（substantive）"命令の短いシーケンスである。条件設定命令は通常、PowerPC（Ｒ）アーキテクチャの条件レジスタまたは他のアーキテクチャの同様のレジスタの内容に変更を加える比較命令等の命令である。実質的命令は通常、１つ以上の汎用レジスタまたは浮動小数点レジスタの内容に影響を与える加算命令等の命令である。ＣＳＲは、短い分岐シーケンスを検出すると、シーケンスから分岐命令をなくし、実質的命令をそれぞれ類似の述部命令に置き換えることで、機能的に同等な述部コード・シーケンスを生成する。
【００２３】先に述べたクラッキング・ユニット２１２を含むプロセッサ１０１の実施例では、図４に参照符号４０２として示したＣＳＲをクラッキング・ユニット２１２に組み込むことができる。この例のＣＳＲ４０２は、命令グループ３０２の条件分岐命令を検出するよう構成される。条件分岐が検出されると、条件分岐命令の分岐アドレスが条件分岐命令の命令アドレスと比較され、シーケンスに短い分岐シーケンスが含まれるか決定される。分岐アドレスと分岐命令の命令アドレスに基づいて、相対アドレスが計算される。相対アドレスは、分岐アドレスと命令アドレスのオフセット、もしくは、その関数とすることができる。相対アドレスをあらかじめ定められた所定値と比較することで、短いシーケンスが含まれるかを決定することができる。短い分岐シーケンスは、命令グループ３０２に含まれ得る命令の数を超えない実質的命令を含む分岐シーケンスと定義することもできる。前記の所定値は、命令グループに加えることができる命令数の関数と定義することができる。例えばクラッキング・ユニット２１２により生成された命令グループ３０２に４つの実質的命令を加えることができる場合、短い分岐シーケンス内の実質的命令数の上限は４にすることができる。
【００２４】固定長命令を使用するアーキテクチャでは、条件分岐命令が（取られたとき）ジャンプする命令の数は、条件分岐命令の命令アドレスと分岐先の間のオフセットを１命令当たりのバイト数で割ることによって計算することができる。分岐ループ内の命令数が、短い分岐シーケンスに可能な命令の最大数を超えない場合、ＣＳＲ４０２はコード・シーケンスを機能的に同等な述部コード・シーケンス４０４に変換するため、条件分岐命令を削除し、実質的命令をこれに等しい述部命令に変換する。
【００２５】このコード・シーケンス変換プロセスは、１実施例では、非述部命令の関数である命令コードで述部命令を実装することによって簡素化される。例えば述部命令それぞれに、対応する非述部命令コードからの固定オフセットである命令コードを割当てることができる。述部命令コードの関数として述部命令コードを実装するのが現実的ではないアーキテクチャに適した他の実施例では、各実質的命令と同等な述部命令コードを指定する命令コード・ルックアップ・テーブル（ＬＵＴ）４０３をＣＳＲ４０２に使用することができる。ＣＳＲ４０２は、変換時、元のコード・シーケンスの非述部の実質的命令それぞれに対応する述部命令コードを取得する。述部命令のオペランドは非述部命令と同じままである。述部命令の条件コードの実行は、元のコード・シーケンスの条件分岐命令から決定され、各述部命令に追加される。
【００２６】前記のように、クラッキング・ユニット２１２により命令グループが生成され、分岐命令が好適には命令グループ３０２の最後のスロットに割当てられる実施例の場合、ＣＳＲ４０２は、述部命令シーケンスを形成する際に、連続した命令グループの内容を評価するよう構成することができる。この例の場合、各命令グループ３０２の最後のスロットを調べることによってコード・シーケンスが検出される。最後のスロットに条件分岐命令が含まれる場合、ＣＳＲ４０２は、先に述べたように、分岐ターゲットに短い分岐が含まれるか決定する。短い分岐の最大長が、命令グループ３０２に含まれる実質的命令の最大数として定義される場合、ＣＳＲ４０２は、条件分岐を含む命令グループ３０２の直後のグループ３０２の実質的命令を変換するだけでよい。
【００２７】ここで想定している述部実行をサポートするため、ＦＸＵ２２８、ＦＰＵ２３０、ＬＳＵ２２６を含む実行ユニットがそれぞれ述部命令を実行するよう構成される。実施例については、この述部回路に、述部条件が評価される基本実行パイプライン・ステージを加えてもよい。述部条件が真のとき、実行ユニットは命令を従来の方法で実行する。述部条件が偽のとき、命令は、ａ）ターゲット・レジスタを命令実行前と同じ状態に残し、ｂ）述部命令の結果に依存する他の命令に処理を進めることを指示するように、実行パイプラインから再試行する必要がある。これらの目的は、述部命令の結果を破棄し、述部命令の結果がコミットされたことを全ての依存命令にブロードキャストすることによって果たすことができる。他の実施例では、述部命令の結果を２つの命令として発行し、うち１つのみコミットすることができる。命令の１つは、述部命令と同じ計算（または他の機能）を実行し、もう１つは機能を実行しない。コミットされる命令は述部条件による。他の実施例では、述部条件が偽であることが確認されて、述部命令により、リネーム・ロジックを適用すると同時に、ターゲット・レジスタの読取りとその直後の書戻しを実行し、ＮＯＰをシミュレートすることができる。
【００２８】開示内容を利用することのできる当業者には明らかなように、本発明は、短い分岐コード・シーケンスをハードウェアにより述部命令コード・シーケンスに変換できるようにし、変換されたシーケンスの実行を可能にすることによりパフォーマンスを改良することを想定している。ここに詳述した本発明の形式や図は、現在好適な例にすぎない。特許請求の範囲は、ここに開示した好適な実施例の全ての変形を包含するよう広く解釈されるべきものである。
【００２９】まとめとして、本発明の構成に関して以下の事項を開示する。
【００３０】（１）マイクロプロセッサにおいて命令を処理する方法であって、命令のシーケンスを受信するステップと、前記命令のシーケンス内の、条件設定命令、条件分岐命令、及び該条件分岐が行われない場合に条件付きで実行される追加命令を含む短い分岐シーケンスを検出するステップと、前記短い分岐シーケンスを、条件設定命令及び前記短い分岐シーケンスの追加命令に対応した述部命令を含む述部命令シーケンスに内部で変換するステップと、前記述部命令シーケンスを実行するステップと、を含む、方法。
（２）前記短い分岐シーケンスを検出するステップは、前記条件分岐命令に関連付けられた相対分岐アドレスを計算するステップを含む、前記（１）記載の方法。
（３）前記相対分岐アドレスを指定最大値と比較するステップを含む、前記（２）記載の方法。
（４）前記受信された命令シーケンスを命令グループに編成するステップを含み、前記指定最大値は命令グループの命令数の関数である、前記（３）記載の方法。
（５）命令のシーケンスから命令グループを形成するステップを含み、前記短い分岐シーケンスを検出するステップは、該命令グループの条件分岐命令を検出するステップを含む、前記（１）記載の方法。
（６）前記命令グループの最後のスロットに前記条件分岐命令が存在する、前記（５）記載の方法。
（７）前記条件分岐命令を含む命令グループに続く命令グループに前記短い分岐シーケンスの各追加命令が存在する、前記（６）記載の方法。
（８）前記短い分岐シーケンスを述部命令シーケンスに変換するステップは、前記短い分岐シーケンスの各追加命令を類似の述部命令に変換するステップを含む、前記（１）記載の方法。
（９）各追加命令を類似述部命令に変換する前記ステップは、前記短い分岐シーケンスの各追加命令の述部命令コードを決定するステップを含む、前記（８）記載の方法。
（１０）前記述部命令コードを決定するステップは、各追加命令の命令コードを所定オフセットだけ調整するステップを含む、前記（９）記載の方法。
（１１）前記述部命令コードを決定するステップは、命令コード・ルックアップ・テーブルから述部命令コードを取得するステップを含む、前記（９）記載の方法。
（１２）前記述部命令はそれぞれ、実質的命令及び前記条件設定命令により設定される条件を含み、該実質的命令は該条件が真のとき実行される、前記（１）記載の方法。
（１３）受信した命令のシーケンス内の、条件設定命令、条件分岐命令、及び追加命令を含む短い分岐シーケンスを検出するようにされ、更に、該短い分岐シーケンスを機能的に同等な述部命令シーケンスに変換するようにされたコード・シーケンス認識ユニット（ＣＳＲ）と、前記述部命令シーケンスを実行するようにされた実行ユニットと、を含む、マイクロプロセッサ。
（１４）前記ＣＳＲは、前記条件分岐命令に関連付けられた相対分岐アドレスを計算し、該相対分岐アドレスを指定最大値と比較するようにされた、前記（１３）記載のマイクロプロセッサ。
（１５）受信された前記命令のシーケンスを命令グループに編成するようにされ、前記指定最大値は命令グループの命令数の関数である、前記（１４）記載のマイクロプロセッサ。
（１６）前記ＣＳＲは、前記短い分岐シーケンスの前記追加命令をそれぞれ類似述部命令に変換するよう構成された、前記（１３）記載のマイクロプロセッサ。
（１７）前記ＣＳＲは、前記短い分岐シーケンスの各追加命令の述部命令コードを決定することによって、前記追加命令をそれぞれ類似述部命令に変換するようにされた、前記（１６）記載のマイクロプロセッサ。
（１８）前記ＣＳＲが前記述部命令コードを決定するステップは、各追加命令の命令コードを所定オフセットだけ調整するステップを含む、前記（１７）記載のマイクロプロセッサ。
（１９）前記述部命令コードを決定するステップは、命令コード・ルックアップ・テーブルから述部命令コードを取得するステップを含む、前記（１７）記載のマイクロプロセッサ。
（２０）プロセッサ、メモリ、入力手段、及びディスプレイを含むデータ処理システムであって、該プロセッサは、受信した前記命令のシーケンス内の、条件設定命令、条件分岐命令、及び追加命令を含む短い分岐シーケンスを検出するようにされ、更に、該短い分岐シーケンスを機能的に同等な述部命令シーケンスに変換するようにされた、コード・シーケンス認識ユニット（ＣＳＲ）と、前記述部命令シーケンスを実行するようにされた実行ユニットと、を含む、データ処理システム。
（２１）前記ＣＳＲは、前記条件分岐命令に関連付けられた相対分岐アドレスを計算し、該相対分岐アドレスを指定最大値と比較するようにされた、前記（２０）記載のデータ処理システム。
（２２）前記ＣＳＲは、前記短い分岐シーケンスの各追加命令の述部命令コードを決定することによって、前記追加命令をそれぞれ類似の述部命令に変換するようにされた、前記（２０）記載のデータ処理システム。
（２３）前記ＣＳＲが前記述部命令コードを決定するステップは、各追加命令の命令コードを所定オフセットだけ調整するステップを含む、前記（２２）記載のデータ処理システム。
（２４）前記述部命令コードを決定するステップは、命令コード・ルックアップ・テーブルから述部命令コードを取得するステップを含む、前記（２２）記載のデータ処理システム。
【出願人】 【識別番号】３９０００９５３１
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【出願日】 平成１３年９月２７日（２００１．９．２７）
【代理人】 【識別番号】１０００８６２４３
【弁理士】
【氏名又は名称】坂口 博 （外２名）
【公開番号】 特開２００２−１４９４０１（Ｐ２００２−１４９４０１Ａ）
【公開日】 平成１４年５月２４日（２００２．５．２４）
【出願番号】 特願２００１−２９８３９７（Ｐ２００１−２９８３９７）