| 【発明の名称】 |
ディジタル信号処理装置 |
| 【発明者】 |
【氏名】渡部 隆弘
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| 【要約】 |
【課題】マルチプロセッサ構成によるディジタル制御を行う場合、制御用のフィルタ係数を変更する場合に一括して高速に転送できるようにする。
【解決手段】複数のタスクに分割し処理するとともに実行中のタスク情報を出力する第１のプロセッサと、外部データバスに接続され、 外部にデータを送受信する複数のプロセッサと、上記第１のプロセッサの実行に用いるメモリと、上記第１のプロセッサ以外のプロセッサの上記メモリへの書き込みデータを格納し上記メモリへ転送するファーストイン・ファーストアウト方式のメモリ（以下、ＦＩＦＯと記す）と、上記第１のプロセッサがいずれのタスクも実行していないことを検出した場合に上記ＦＩＦＯから上記メモリへ転送を行う制御回路とを備えるようにした。 |
【特許請求の範囲】
【請求項１】 複数個のプロセッサから同一メモリ領域への書き込みが競合しないようにデータ転送を行うディジタル信号処理装置であって、ディジタルデータ処理を複数のタスクに分割して実行し、実行中のタスク情報を出力する第１のプロセッサと、外部データバスに接続され、外部にデータを送受信する複数のプロセッサと、上記第１のプロセッサの実行データを格納する格納部と、上記第１のプロセッサ以外の各プロセッサから出力される上記格納部への書き込みデータを一時格納するメモリと、該メモリから上記格納部へ処理データの転送を行う制御回路とを備えた、ことを特徴とするディジタル信号処理装置。
【請求項２】 請求項１記載のディジタル信号処理装置において、上記第１のプロセッサが処理を実行する際、上記複数のプロセッサがタスクを実行中の場合は、上記メモリ内にて書き込みを遅延させるものである、ことを特徴とするディジタル信号処理装置。
【請求項３】 請求項１記載のディジタル信号処理装置において、上記メモリは、ファーストイン・ファーストアウト方式のメモリである、ことを特徴とするディジタル信号処理装置。
【請求項４】 請求項１記載のディジタル信号処理装置において、上記制御回路は、上記第１のプロセッサが複数に分割された、いずれのタスクをも実行していないことを検出した場合に、処理データの転送を行うものである、ことを特徴とするディジタル信号処理装置。
【請求項５】 請求項１記載のディジタル信号処理装置において、上記複数のプロセッサは、上記制御回路の起動信号により上記第１のプロセッサの処理の開始を知った後、次の起動信号が出力されるまでに、上記メモリにデータを送出するものである、ことを特徴とするディジタル信号処理装置。
【請求項６】 請求項１記載のディジタル信号処理装置において、上記第１のプロセッサは、データを上記格納部へ書き込む際、上記メモリから上記格納部への書き込み無効を示し、書き込みを遅延させる無効ビットを出力するものである、ことを特徴とするディジタル信号処理装置。
【請求項７】 請求項６記載のディジタル信号処理装置において、上記無効ビットは、上記第１のプロセッサ以外のプロセッサが上記格納部へデータを出力中である場合に出力されるものである、ことを特徴とするディジタル信号処理装置。
【請求項８】 請求項１記載のディジタル信号処理装置において、上記第１のプロセッサが、上記タスク情報を出力し、一定期間のクロック数を格納するレジスタと、上記第１のプロセッサから各タスクへの書き込みデータ処理開始時にカウントを開始するカウンタとを備えた、ことを特徴とするディジタル信号処理装置。
【請求項９】 請求項８記載のディジタル信号処理装置において、上記クロック数を格納する期間は、上記第１のプロセッサが上記格納部へのアクセスを開始した時点から、アクセス終了までの期間である、ことを特徴とするディジタル信号処理装置。
【請求項１０】 請求項８記載のディジタル信号処理装置において、上記第１のレジスタと上記カウンタの出力に基づき上記メモリから上記格納部への転送開始タイミングを検出する検出回路を備えた、ことを特徴とするディジタル信号処理装置。
【請求項１１】 請求項１記載のディジタル信号処理装置において、上記制御回路は、上記第１のプロセッサにおける実行中の実行アドレスを示すアドレス情報と、上記第１のプロセッサ上で実行される実行アドレスを格納するアドレスレジスタと、上記アドレス情報と上記アドレスレジスタに設定されたアドレスとを入力し、該アドレスが一致した時点で上記メモリから上記格納部へデータの転送を行うものである、ことを特徴とするディジタル信号処理装置。
【請求項１２】 請求項１または請求項１０記載のディジタル信号処理装置において、上記制御回路は、第１のプロセッサのデータ処理の進行状況に関わらず、上記アドレス情報と上記アドレスレジスタに設定されたアドレスとを比較し、一致した場合に上記メモリから上記格納部へ転送を行うものである、ことを特徴とするディジタル信号処理装置。
【請求項１３】 請求項１記載のディジタル信号処理装置において、上記第１のプロセッサは、データを上記格納部へ書き込む際、上記メモリから上記格納部への書き込み許可タイミングを示す許可ビットを出力するものである、ことを特徴とするディジタル信号処理装置。
【請求項１４】 請求項１３記載のディジタル信号処理装置において、上記許可ビットは、上記第１のプロセッサ以外の各プロセッサが上記格納部へのデータ出力終了後、出力されるものである、ことを特徴とするディジタル信号処理装置。
【請求項１５】 請求項１記載のディジタル信号処理装置において、上記ディジタルデータ処理は、光ディスクドライブのサーボ制御装置におけるディジタルフィルタ処理に用いるものである、ことを特徴とするディジタル信号処理装置。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、ディジタル信号処理装置に関し、特に光ディスクドライブ等のサーボ制御装置に用いられ、サーボ制御をディジタル処理するディジタル信号処理装置に関するものである。
【０００２】
【従来の技術】近年、ディジタル信号処理装置、特に光ディスクドライブのサーボ制御装置においては、その読みだし速度の高速化にともない光ディスクの回転速度が速くなるとともに、サーボ制御を行うディジタル信号処理プロセッサ（以下、ＤＳＰと記す）に高い処理能力が求められている。
【０００３】従来はこのＤＳＰに対する要求を解決するために、ＤＳＰ単体の性能を上げるべく動作クロックの高速化や、パイプライン処理あるいは乗算器等の演算装置を複数実装し命令の実行の並列度を高めたり、さらに性能を高めるために複数のプロセッサを用いたマルチプロセッサシステムを構築し対応してきた。マルチプロセッサを用いたディジタル信号処理装置は特開平２一８７２５７号公報に記載されたものが知られている。
【０００４】図７は、従来のディジタル信号処理装置を説明するためのブロック図である。従来のディジタル信号処理装置７０は、ローカルＣＰＵ６０２、ＲＡＭ６０７、ＲＯＭ６０８、タイマ６０９、シリアルコミュニケーションインタフェース（以下、ＳＣＩと記す）６１０、Ｉ／Ｏポート６１１、出力ＦＩＦＯ６０３、入力ＦＩＦＯ６０４、ＦＩＦＯステータスレジスタ６０５、ＦＩＦＯ割り込み制御回路６０６等から構成されたシングルチップマイコン６０１と、メインＣＰＵ６１５とによって構成されている。
【０００５】従来のディジタル信号処理装置７０では、メインＣＰＵ６１５とローカルＣＰＵ６０２との間でデータ転送を行う場合、出力ＦＩＦＯ６０３および入力ＦＩＦＯ６０４を用いることで、片方のＣＰＵの処理を待たずにＦＩＦＯの容量が一杯になるまでデータ転送をすることができた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従来のディジタル信号処理装置では、メインＣＰＵ６１５がローカルＣＰＵ６０２のＲＡＭ６０７上の複数のデータを変更する場合、ローカルＣＰＵ６０２は出力ＦＩＦＯ６０３よりデータを取り込みローカルＣＰＵ６０２へ転送するという処理を繰り返す必要がある。
【０００７】サーボ制御のフィルタ処理をローカルＣＰＵ６０２で行なわせる時、決められたサンプリング周期内で全ての処理を行わなければならない。そのため、メインＣＰＵ６１５がサーボ用フィルタ係数の一括変更等を行う場合、ローカルＣＰＵ６０２はフィルタ処理を行う前、あるいは行った後にＦＩＦＯ６０３より自らデータを取り込まなければならないので、処理時間が長くなり、高速なサンプリング周期に対応した処理が困難となり、その結果、制御が十分に行えなくなるという課題を有していた。
【０００８】本発明は、上記のような問題点を解決するためになされたものであり、複数個のプロセッサから同一メモリ領域への書き込みが競合しないようにデータ転送を行うディジタル信号処理装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明（請求項１）に係るディジタル信号処理装置は、複数個のプロセッサから同一メモリ領域への書き込みが競合しないようにデータ転送を行うディジタル信号処理装置であって、ディジタルデータ処理を複数のタスクに分割して実行し、実行中のタスク情報を出力する第１のプロセッサと、外部データバスに接続され、外部にデータを送受信する複数のプロセッサと、 上記第１のプロセッサの実行データを格納する格納部と、上記第１のプロセッサ以外の各プロセッサから出力される上記格納部への書き込みデータを一時格納するメモリと、該メモリから上記格納部へ処理データの転送を行う制御回路とを備えたものである。
【００１０】この発明（請求項２）は、請求項１記載のディジタル信号処理装置において、上記第１のプロセッサが処理を実行する際、上記複数のプロセッサがタスクを実行中の場合は、上記メモリ内にて書き込みを遅延させるものである。
【００１１】この発明（請求項３）は、請求項１記載のディジタル信号処理装置において、上記メモリは、ファーストイン・ファーストアウト方式のメモリである。
【００１２】この発明（請求項４）は、請求項１記載のディジタル信号処理装置において、上記制御回路は、上記第１のプロセッサが複数に分割された、いずれのタスクをも実行していないことを検出した場合に、処理データの転送を行うものである。
【００１３】この発明（請求項５）は、請求項１記載のディジタル信号処理装置において、上記複数のプロセッサは、上記制御回路の起動信号により上記第１のプロセッサの処理の開始を知った後、次の起動信号が出力されるまでに、上記メモリにデータを送出するものである。
【００１４】この発明（請求項６）は、請求項1記載のディジタル信号処理装置において、上記第１のプロセッサは、データを上記格納部へ書き込む際、上記メモリから上記格納部への書き込み無効を示し、書き込みを遅延させる無効ビットを出力するものである。
【００１５】この発明（請求項７）は、請求項6記載のディジタル信号処理装置において、上記無効ビットは、上記第１のプロセッサ以外のプロセッサが上記格納部へデータを出力中である場合に出力されるものである。
【００１６】この発明（請求項８）は、請求項1記載のディジタル信号処理装置において、上記第１のプロセッサが上記タスク情報を出力し、一定期間のクロック数を格納するレジスタと、上記第１のプロセッサから各タスクへの書き込みデータ処理開始時にカウントを開始するカウンタとを備えたものである。
【００１７】この発明（請求項９）は、請求項8記載のディジタル信号処理装置において、上記クロック数を格納する期間は、上記第１のプロセッサが上記格納部へのアクセスを開始した時点から、アクセス終了までの期間である。
【００１８】この発明（請求項１０）は、請求項8記載のディジタル信号処理装置において、上記第１のレジスタと上記カウンタの出力に基づき上記メモリから上記格納部への転送開始タイミングを検出する検出回路を備えたものである。
【００１９】この発明（請求項１１）は、請求項１記載のディジタル信号処理装置において、上記制御回路は、上記第１のプロセッサにおける実行中の実行アドレスを示すアドレス情報と、上記第１のプロセッサ上で実行される実行アドレスを格納するアドレスレジスタと、上記アドレス情報と上記アドレスレジスタに設定されたアドレスとを入力し、該アドレスが一致した時点で上記メモリから上記格納部へデータの転送を行うものである。
【００２０】この発明（請求項１２）は、請求項１または請求項１０記載のディジタル信号処理装置において、上記制御回路は、第１のプロセッサのデータ処理の進行状況に関わらず、上記アドレス情報と上記アドレスレジスタに設定されたアドレスとを比較し、一致した場合に上記メモリから上記格納部へ転送を行うものである。
【００２１】この発明（請求項１３）は、請求項１記載のディジタル信号処理装置において、上記第１のプロセッサは、データを上記格納部へ書き込む際、上記メモリから上記格納部への書き込み許可タイミングを示す許可ビットを出力するものである。
【００２２】この発明（請求項１４）は、請求項１３記載のディジタル信号処理装置において、上記許可ビットは、上記第１のプロセッサ以外の各プロセッサが上記格納部へのデータ出力終了後、出力されるものである。
【００２３】この発明（請求項１５）は、請求項１記載のディジタル信号処理装置において、上記ディジタルデータ処理は、光ディスクドライブのサーボ制御装置におけるディジタルフィルタ処理に用いるものである。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）図１は本発明の実施の形態１におけるディジタル信号処理装置を説明するためのブロック図である。
【００２５】図１に示すように、本実施の形態１のディジタル信号処理装置１０は、第１のプロセッサ１００と、第２のプロセッサ１１０と、上記第１のプロセッサの実行データを格納するローカルメモリ１３０と、セレクタ１４０と、上記第２のプロセッサ１１０から上記ローカルメモリ１３０への書き込みデータを一時格納し、該ローカルメモリ１３０へ転送するファーストイン・ファーストアウト方式のメモリ（以下、ＦＩＦＯと記す）１２０と、ローカルメモリ１３０への書き込みを制御する制御回路１５０と、バス１０１とから構成されている。
【００２６】次に、以上のように構成される本実施の形態１のディジタル信号処理装置の動作について説明する。第１のプロセッサ１００はＮ個、この場合３個のタスクから構成される処理を実行し、一定周期で制御回路１５０より出力される起動信号１５１により処理を開始し実行可能なタスクを順番に実行し、実行可能な全タスクを実行し終わると処理を終了する。
【００２７】以下、本実施の形態１を光ディスクドライブのサーボ制御、例えばフォーカス、トラッキング、スピンドルの各ディジタルフィルタ処理を、第１のプロセッサ１００上でそれぞれ一つのタスクとして構成した場合について説明する。ここでは、３つのタスクをそれぞれフォーカス処理用のタスクをタスク１、トラッキング制御用のタスクをタスク２、スピンドルモータ制御用のタスクをタスク３とし、各タスクは、それぞれメモリ上の領域１３１（Ｔａｓｋ１）、領域１３２（Ｔａｓｋ２）、領域１３３（Ｔａｓｋ３）の各領域を使用し、各領域上に配置されてあるそれぞれのサーボ用フィルタ係数を用いて処理を行う。
【００２８】ディジタルサーボ処理を行うために、以上の３つのタスクで構成される処理を決められた間隔、すなわちサンプリング周期で定期的に行う。この処理を定期的に行うために、制御回路１５０はタイマを内蔵し、サンプリング周期で第１のプロセッサ１００の処理を開始させるために、サンプリング周期毎に第１のプロセッサ１００に対して起動信号１５１を送出する。制御回路１５０から送出された起動信号１５１が第１のプロセッサ１００に入力されると、３つのタスクとも実行可能である場合はタスク１、タスク２、タスク３と順番に切れ目無く実行し、タスク３を実行し終ると、再度制御回路１５０より起動信号１５１が入力されるまで第１のプロセッサ１００の処理を停止する。第１のプロセッサ１００は、いずれかのタスクを実行している間、タスク状態信号１０２にタスク番号を出力し、タスクを実行中であることを第１のプロセッサ１００外部に通知する。
【００２９】フォーカスフィルタ処理およびトラッキングフィルタ処理に関しては、起動信号１５１により毎回起動される必要がある。また、スピンドル処理に関しては、フォーカス、トラッキング処理に比較してサンプル周期は長くて良い。そのため、他の２つの処理に比較して起動信号１５１により毎回起動される必要はなく、例えば１６回に１回の割合で実行されるものとする。従って、タスク３を実行する必要が無い場合は、起動信号１５１が第１のプロセッサ１００に入力されると、第１のプロセッサ１００に入力されるタスク１、タスク２と順番に実行し処理を終了する。第１のプロセッサ１００は、いずれかのタスクを実行している場合は、そのことを制御回路１５０に通知するためにタスク状態信号１０２を出力する。各タスクを実行するかどうかは、第２のプロセッサ１１０が第１のプロセッサ１００内のタスク制御レジスタを書き換えることで行う。
【００３０】第２のプロセッサ１１０は、振動や偏芯等の外乱によりフォーカス制御用のフィルタの係数を変更する必要があると判断すると、ローカルメモリ１３０の領域１３１内にあるフィルタ係数を更新するために、バス１０１を通じてローカルメモリ１３０へ書き込みデータを送る。
【００３１】制御回路１５０は、第２のプロセッサ１１０がローカルメモリ１３０へ書き込みを行うと、書き込みデータとアドレスとをＦＩＦＯ１２０へ格納し、第１のプロセッサ１００でタスクの実行中における書き込みかどうかをタスク状態信号１０２により判断する。タスクが実行中の場合は、ＦＩＦＯ１２０からローカルメモリ１３０への書き込みをセレクタ１４０により全タスクの処理が終了するまで遅らせ、全タスクの処理が終了した時点で、ＦＩＦＯ１２０内の全データをローカルメモリ１３０へ転送を行うよう制御する。従って、第１のプロセッサ１００がタスク３の実行を終了した後、起動信号１５１が入力され再度第１のプロセッサ１００が処理を開始するまでに、制御回路１５０がＦＩＦＯ１２０上のデータを全てローカルメモリ１３０へ転送する必要があり、この転送に必要なクロック数を確保して第１のプロセッサ１００の全タスクの実行を終了できるよう各タスクの実行クロック数を調整しておく。例えばタスク１、タスク２およびタスク３を実行し終えた後、ＦＩＦＯ１２０上のデータ転送に必要なクロック数を確保できない場合は、タスク３を実行する前に、ＦＩＦＯ１２０からローカルメモリ１３０への転送が行われないよう各タスクの実行クロック数を調整しておく。
【００３２】このように、本実施の形態１のディジタル信号処理装置１０では、第１のプロセッサ１００と、第２のプロセッサ１１０と、ＦＩＦＯ１２０と、上記第１のプロセッサ１００の実行データを格納するローカルメモリ１３０と、セレクタ１４０と、ローカルメモリ１３０への書き込みを制御する制御回路１５０と、バス１０１とを備え、書き込みデータを転送する第２のプロセッサ１１０がＦＩＦＯ１２０へ書き込みデータを格納した後、書き込みデータの書き込みを行う第１のプロセッサ１００のタスクの処理状態を確認し、タスクが処理中であればデータの書き込みを遅延するようにしたので、データの書き込みを行う第１のプロセッサの処理を増加させること無く、確実にデータ転送を行うことができる。
【００３３】（実施の形態２）図２は本発明の実施の形態２におけるディジタル信号処理装置を説明するためのブロック図である。本実施の形態２のディジタル信号処理装置２０は、上記実施の形態１のディジタル信号処理装置１０の構成に加えて、第１のプロセッサ５００から書き込み無効信号５０１を送出するように構成されている。
【００３４】この実施の形態２のディジタル信号処理装置２０におけるその他の構成は図１に示す実施の形態１のディジタル信号処理装置と同一となっている。
【００３５】次に動作について説明する。第１のプロセッサ５００からの命令内には、ローカルメモリ１３０へ書き込むデータが再度参照されないことを示す無効ビットを持つ。
【００３６】例えば、第１のプロセッサ５００が、以下のような命令列を実行する場合を考える。なお、Ａ、Ｂ、Ｃ、Ｄ、Ｅは変数である。
【００３７】
：命令（１） Ａ ＝ Ｂ ＋ Ｃ命令（２） Ｄ ＝ Ａ ＋ Ｅ：【００３８】変数Ａは、命令（１）で書き込みが行われ、命令（２）で参照されるが、以降の命令では参照されない。この場合、命令（１）の結果を直接命令（２）に受け渡すことができれば、命令（１）の結果、すなわち変数Ａをメモリに格納する必要なはい。
【００３９】次に、第１のプロセッサ５００の動作についてより詳しく説明する。図３は本発明の実施の形態２における第１のプロセッサの演算回路を説明するためのブロック図である。
【００４０】本実施の形態２における第１のプロセッサの演算回路３０は、メモリ５８０と、レジスタ５８１と、セレクタ５８２および５８３と、算術論理演算回路（以下、ＡＬＵと記す）５８４と、制御回路５８５とから構成されている。
【００４１】第１のプロセッサの演算回路３０の動作について説明する。上記命令（１）を実行した場合、変数ＢおよびＣがメモリ５８０より読み出され、セレクタ５８２および５８３を経由し、ＡＬＵ５８４に入力され加算が行われる。ＡＬＵ５８４の出力（加算の結果）は、メモリ５８０へ送られると同時にレジスタ５８１に格納される。次に命令（２）を実行すると、制御回路５８５は命令（１）の結果の格納先と、命令（２）の入力とが一致していることを検出すると、制御回路５８５でメモリ５８０から読み出したデータの代わりに、レジスタ５８１の出力を選択するよう制御する。このような演算回路３０を構成することで、命令（２）以降において参照されることの無い命令（１）の演算結果をメモリ上に格納することは不要となる。
【００４２】上記のような演算回路を持つ第１のプロセッサ５００が、ローカルメモリ１３０への書き込み無効ビットがセットされた命令（１）を実行した場合、ローカルメモリ１３０への書き込み時に書き込み無効信号５０１が出力される。
【００４３】書き込み無効信号５０１がローカルメモリ１３０への書き込み時に第１のプロセッサ５００より出力された場合、制御回路５５０は、ＦＩＦＯ１２０上にデータが格納されていれば、ＦＩＦＯ１２０上のデータがいずれのタスクのメモリ領域への書き込みであるかを書き込みアドレスで判断し、第１のプロセッサ５００の出力するタスク状態信号１０２のタスク番号に基づき、既に書き込み先のタスクの実行が終了していると判断した場合は、第１のプロセッサ５００からの書き込み要求を無視し、ＦＩＦＯ１２０からローカルメモリ１３０へ転送を行うよう制御する。
【００４４】例えば、第１のプロセッサ５００の処理がタスク１、タスク２、タスク３の順番で実行されるよう設定されており、タスク状態信号１０２の出力がタスク２を示していれば、タスク１の実行が終了したことを確認できる。この場合、制御回路５５０はＦＩＦＯ１２０上の先頭のデータがタスク１のメモリ領域１３１への書き込みであれば、書き込み無効信号５０１が出力された場合に、ＦＩＦＯ１２０の先頭のデータを領域１３１に書き込む。
【００４５】このように、本実施の形態２のディジタル信号処理装置２０では、上記実施の形態１のディジタル信号処理装置１０に加えて、第１のプロセッサ５００から書き込み無効信号５０１を送出するようにしたので、第１のプロセッサ５００上の処理、即ち全てのタスクの実行が終了してから転送するＦＩＦＯ１２０上のデータ数を削減することができる。
【００４６】（実施の形態３）図４は本発明の実施の形態３におけるディジタル信号処理装置４０の構成を説明するためのブロック図である。本実施の形態３のディジタル信号処理装置４０は、上記実施の形態２のディジタル信号処理装置２０に加えて、実行クロック数レジスタ２６０及び２６１が付加されている。
【００４７】実行クロック数レジスタ２６０には、タスク１およびタスク２の実行に必要なクロック数と、タスク３がその実行を開始してから最後にローカルメモリ１３０上のデータにアクセスするまでのクロック数の総計が格納され、実行クロック数レジスタ２６１は、起動信号１５１が出力されてからのクロック数を格納するために用いられ、この起動信号１５１が出力される毎に初期化される。
【００４８】この実施の形態３のディジタル信号処理装置４０におけるその他の構成は図１に示す実施の形態１のディジタル信号処理装置１０と同一となっている。
【００４９】次に動作について説明する。第１のプロセッサ１００は、起動信号１５１により実行された後、実行クロック数レジスタ２６０に設定されたクロック数を経過した時点で、ローカルメモリ１３０へのアクセスは行わなくなるとともに、次回の起動信号１５１による処理が開始されるまでに、ＦＩＦＯ１２０上のデータをローカルメモリ１３０に転送可能なクロック数が確保されているものとする。
【００５０】制御回路２５０は、第１のプロセッサ１００の出力するタスク状態信号１０２により、処理の終了が確認され、未転送のデータがＦＩＦＯ１２０上にあれば、実行クロックレジスタ２６０と２６１とを比較し、実行クロック数レジスタ２６１の方が実行クロック数レジスタ２６０より小さければ、ＦＩＦＯ１２０上のデータをローカルメモリ１３０に転送可能と判断し、ＦＩＦＯ１２０、ローカルメモリ１３０およびセレクタ１４０を制御しＦＩＦＯ１２０上のデータをローカルメモリ１３０へ転送する。
【００５１】また、制御回路２５０は、第１のプロセッサ１００の処理が終了しない場合でも、実行クロックレジスタ２６０と２６１との比較をし、実行クロック数レジスタ２６１と実行クロック数レジスタ２６０が一致した時点で、ＦＩＦＯ１２０上のデータをローカルメモリ１３０に転送を開始する。
【００５２】このように、本実施の形態３のディジタル信号処理装置４０では、上記実施の形態２のディジタル信号処理装置２０に加えて、実行クロック数レジスタ２６０及び２６１を備えるようにしたので、第１のプロセッサ１００のローカルメモリ１３０へのアクセスと、ＦＩＦＯ１２０上のデータの転送との競合を避け、第１のプロセッサ１００から出力されるデータを途中で中断すること無く、確実にローカルメモリ１３０へ転送することができる。
【００５３】（実施の形態４）図５は本発明の実施の形態４におけるディジタル信号処理装置５０を説明するためのブロック図である。本実施の形態４のディジタル信号処理装置５０は、上記実施の形態３のディジタル信号処理装置４０に加えて、アドレスレジスタ３６０が付加され、実行クロックレジスタ２６０が省略されている。
【００５４】この実施の形態４のディジタル信号処理装置５０におけるその他の構成は図１に示す実施の形態１のディジタル信号処理装置１０と同一となっている。
【００５５】次に動作について説明する。まず、アドレスレジスタ３６０には、タスク３がその実行を開始してから最後にローカルメモリ１３０上のデータにアクセスする命令のアドレスが格納される。また、第１のプロセッサ３００は、実行中の命令のアドレスをアドレスバス３０１により制御回路３５０に転送する。
【００５６】第１のプロセッサ３００は、起動信号１５１により実行を開始した後、アドレスレジスタ３６０に設定されたアドレスの命令を実行した時点で、ローカルメモリ１３０へのアクセスは行わなくなる。また、次回の起動信号１５１による処理が開始されるまでに、ＦＩＦＯ１２０上のデータをローカルメモリ１３０に転送可能な状態に待機されているものとする。
【００５７】制御回路３５０は、第１のプロセッサ３００のデータ処理が終了していない場合でも、アドレスレジスタ３６０とアドレスバス３０１とを比較し、一致した時点で、ＦＩＦＯ１２０上のデータをローカルメモリ１３０に転送を開始する。
【００５８】また、制御回路３５０は、第１のプロセッサ３００が出力する実行中の命令のアドレスにより、アドレスの変化が停止したことで上記データ処理の終了を確認する。未転送のデータがまだＦＩＦＯ１２０上にあれば、ＦＩＦＯ１２０上のデータをローカルメモリ１３０に転送可能と判断し、ＦＩＦＯ１２０、ローカルメモリ１３０およびセレクタ１４０を制御しＦＩＦＯ１２０上のデータをローカルメモリ１３０へ転送する。
【００５９】このように、本実施の形態４のディジタル信号処理装置５０では、上記実施の形態３のディジタル信号処理装置に加えて、アドレスレジスタ３６０を備えるようにしたので、第１のプロセッサ３００のローカルメモリ１３０へのアクセスとＦＩＦＯ１２０上のデータの転送との競合を避け、第１のプロセッサ３００から出力されるデータを途中で中断すること無く、確実にローカルメモリ１３０へ転送することができる。
【００６０】（実施の形態５）図６は本発明の実施の形態５におけるディジタル信号処理装置６０を説明するためのブロック図である。本実施の形態５のディジタル信号処理装置６０は、上記実施の形態４のディジタル信号処理装置５０とは基本的には同一の構成であるが、アドレスレジスタ３６０と実行クロックレジスタ２６１が省略されいる。
【００６１】次に動作について説明する。第１のプロセッサ４００は、起動信号１５１により実行を開始した後、全ての処理を終了した時点、およびローカルメモリ１３０へのアクセスを終了した時点で、終了信号４０１を出力する。この終了信号４０１の生成回路は図６には図示されていないが、例えば、出力ポートへの書き込み、などにより実現される。
【００６２】第１のプロセッサ４００は終了信号４０１が出力された後、次回の起動信号１５１による処理が開始されるまでに、ＦＩＦＯ１２０上のデータをローカルメモリ１３０に転送可能な状態で待機されているものとする。
【００６３】制御回路４５０は、第１のプロセッサ４００が出力する終了信号４０１により第１のプロセッサ４００の処理の終了を確認し、未転送のデータがまだＦＩＦＯ１２０上にあれば、ＦＩＦＯ１２０上のデータをローカルメモリ１３０に転送可能と判断し、ＦＩＦＯ１２０、ローカルメモリ１３０およびセレクタ１４０を制御しＦＩＦＯ１２０上のデータをローカルメモリ１３０へ転送する。
【００６４】このように、本実施の形態５のディジタル信号処理装置６０では、以上のような処理を行うことで、第１のプロセッサ４００の命令でＦＩＦＯ１２０上のデータの転送の禁止期間を指示することになり、ハードウェアの増加を抑えるとともに、書き込み禁止区間を短縮し、第１のプロセッサ４００のローカルメモリ１３０へのアクセスとＦＩＦＯ１２０上のデータの転送との競合を避け、第１のプロセッサ４００から出力されるデータを途中で中断すること無く、ローカルメモリ１３０へ転送することができる。
【００６５】なお、上述した説明において、本発明に係わるディジタル信号処理は光ディスクドライブのサーボ制御装置におけるディジタルフィルタ処理を行ったものとしたが、必ずしもこれに限定されるものではない。
【００６６】
【発明の効果】以上のように本発明によれば、データの転送先のプロセッサが自らＦＩＦＯへアクセスし、データを取り込む代わりにデータ転送元のプロセッサがＦＩＦＯへデータを格納した後、データ転送先のプロセッサにおけるタスクの処理状態を確認するようにしたので、転送先となるメモリへのアクセスの競合を避け、データの転送先のプロセッサの処理を増加させること無く確実にデータ転送を行うことができる。さらに、転送先のプロセッサからメモリへ書き込まれるべきデータが再度参照されないことを示す無効ビットを命令内に持つことで、メモリへの競合を避けることができ、ＦＩＦＯからメモリへの転送時間をさらに短縮することができる。
【００６７】また、転送先のプロセッサ上でプロセッサが処理を開始した時点から最後にメモリへアクセスを行うまでのクロック数を保持するレジスタ、あるいはメモリへアクセスする最後の命令のアドレスを保持するレジスタ、または転送先のプロセッサが自ら終了タイミングを通知する機構を設けることで、転送先のプロセッサの処理の終了を待たずにメモリへの転送を開始できるようになり、転送時間を短縮することができる。
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| 【出願人】 |
【識別番号】０００００５８２１
【氏名又は名称】松下電器産業株式会社
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| 【出願日】 |
平成１２年１０月２７日（２０００．１０．２７） |
| 【代理人】 |
【識別番号】１０００８１８１３
【弁理士】
【氏名又は名称】早瀬 憲一
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| 【公開番号】 |
特開２００２−１３２７４５（Ｐ２００２−１３２７４５Ａ） |
| 【公開日】 |
平成１４年５月１０日（２００２．５．１０） |
| 【出願番号】 |
特願２０００−３２９３０１（Ｐ２０００−３２９３０１） |
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