トップ :: G 物理学 :: G06 計算;計数




【発明の名称】 メモリアクセス調停方法
【発明者】 【氏名】田邨 竜太

【氏名】吉田 雅哉

【氏名】高居 正信
【要約】 【課題】この発明は、データ転送レートを保証する必要がある特定のクライアントに対して、データ転送レートを保証することができるメモリアクセス調停方法を提供することを目的とする。

【解決手段】データ転送レートを保証する必要がある複数のクライアントからのメモリアクセス要求が競合した場合には、各クライアントによって生成されかつ各クライアントに設けられているデータバッファへのデータの蓄積状況を示すバッファ残量に基づいて、アクセス権の調停を行なうようにした。
【特許請求の範囲】
【請求項１】 データ転送レートを保証する必要がある複数のクライアントからのメモリアクセス要求が競合した場合には、各クライアントによって生成されかつ各クライアントに設けられているデータバッファへのデータの蓄積状況を示すバッファ残量に基づいて、アクセス権の調停を行なうようにしたメモリアクセス調停方法。
【請求項２】 各クライアントによるメモリアクセスがバーストアクセスによって行なわれる場合には、アクセス権の調停は、各クライアントによって生成されたバッファ残量をバースト内転送量によって補正した後のバッファ残量に基づいて行なわれる請求項１に記載のメモリアクセス調停方法。
【請求項３】 データ転送レートを保証する必要がある複数のクライアントからのメモリアクセス要求が競合した場合には、所定期間毎に、各クライアントによって生成されかつ各クライアントに設けられているデータバッファへのデータの蓄積状況を示すバッファ残量に基づいて、次に処理すべきトランザクションを仮決定するステップ、仮決定したトランザクションが次の所定期間において処理可能か否かを、仮決定したトランザクション処理内容と先行トランザクションの処理内容とに基づいてチェックするステップ、ならびに仮決定したトランザクションが次の所定期間で処理可能であると判定した場合には、その仮決定したトランザクションの処理を次の所定期間から開始し、仮決定したトランザクションが次の所定期間で処理可能ではないと判定した場合には、次の所定期間において、各クライアントによって生成されたバッファ残量に基づいて次に処理すべきトランザクションを仮決定するステップ、を備えているメモリアクセス調停方法。
【請求項４】 各クライアントによるメモリアクセスがバーストアクセスによって行なわれる場合には、次に処理すべきトランザクションの仮決定は、各クライアントによって生成されたバッファ残量をバースト内転送量によって補正した後のバッファ残量に基づいて行なわれる請求項３に記載のメモリアクセス調停方法。
【発明の詳細な説明】【０００１】
【産業上の利用分野】この発明は、デジタル複写機等におけるメモリアクセス調停方法に関する。
【０００２】
【従来の技術】複数のメモリアクセス要求元（以下、クライアントという）からのメモリアクセス要求に対する調停方法として、■固定優先順位による調停方法と、■ラウンドロビン方式による調停方法とがある。
【０００３】固定優先順位方式による調停方法およびラウンドロビン方式による調停方法は、共に、メモリアクセス要求が競合した場合に、優先順位の高いクライアントからのメモリアクセス要求を優先させるものであるが、固定優先順位方式による調停方法では優先順位が固定されているのに対し、ラウンドロビン方式による調停方法では調停によってクライアントが選択されると、そのクライアントの優先順位が最下位に回り、それにともなって、当該クライアントの調停時の優先順位より低かった他のクライアントの優先順位が繰り上げられる点で両者は異なっている。
【０００４】クライアントが多数存在し、かつその中のクライアントに対して、スキャナからの画像入力、ＬＳＵ（レーザスキャンユニット）に対する画像出力等のようにデータ転送レートを保証する必要があるようなシステムの場合、上記固定優先順位方式やラウンドロビン方式による調停方法では、特定のクライアントに対してデータ転送レートを保証できなくなる危険性が高い。
【０００５】つまり、固定優先順位方式による調停方法では、データ転送レートを保証すべき複数のクライアントに対する優先順位を上位に設定しても、データ転送レートを保証すべきクライアントの中の１つが内部にＦＩＦＯ等のバッファを有する場合には、そのバッファにデータが充填されるまでの間は、データ転送レートを保証すべき他のライアントのメモリアクセスを阻害することがある。
【０００６】また、ラウンドロビン方式による調停方法では、データ転送レートを保証すべきクライアントが要求するデータ転送レートの総和に対してメモリのバンド幅（メモリが有する転送レートのキャパシティ）にあまり余裕がないと、データ転送レートを保証する必要のないクライアントの優先順位が上位に繰り上げられたときにメモリのバンド幅を消費し、データ転送レートを保証すべきクライアントに対して充分なメモリバンド幅を確保できなくなることがある。
【０００７】
【発明が解決しようとする課題】この発明は、データ転送レートを保証する必要がある特定のクライアントに対して、データ転送レートを保証することができるメモリアクセス調停方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明による第１のメモリアクセス調停方法は、データ転送レートを保証する必要がある複数のクライアントからのメモリアクセス要求が競合した場合には、各クライアントによって生成されかつ各クライアントに設けられているデータバッファへのデータの蓄積状況を示すバッファ残量に基づいて、アクセス権の調停を行なうようにしたことを特徴とする。
【０００９】各クライアントによるメモリアクセスがバーストアクセスによって行なわれる場合には、アクセス権の調停は、各クライアントによって生成されたバッファ残量をバースト内転送量によって補正した後のバッファ残量に基づいて行なわれる。
【００１０】この発明による第２のメモリアクセス調停方法は、データ転送レートを保証する必要がある複数のクライアントからのメモリアクセス要求が競合した場合には、所定期間毎に、各クライアントによって生成されかつ各クライアントに設けられているデータバッファへのデータの蓄積状況を示すバッファ残量に基づいて、次に処理すべきトランザクションを仮決定するステップ、仮決定したトランザクションが次の所定期間において処理可能か否かを、仮決定したトランザクション処理内容と先行トランザクションの処理内容とに基づいてチェックするステップ、ならびに仮決定したトランザクションが次の所定期間で処理可能であると判定した場合には、その仮決定したトランザクションの処理を次の所定期間から開始し、仮決定したトランザクションが次の所定期間で処理可能ではないと判定した場合には、次の所定期間において、各クライアントによって生成されたバッファ残量に基づいて次に処理すべきトランザクションを仮決定するステップを備えていることを特徴とする。
【００１１】各クライアントによるメモリアクセスがバーストアクセスによって行なわれる場合には、次に処理すべきトランザクションの仮決定は、各クライアントによって生成されたバッファ残量をバースト内転送量によって補正した後のバッファ残量に基づいて行なわれる。
【００１２】
【発明の実施の形態】以下、図面を参照して、この発明の実施の形態について説明する。
【００１３】〔１〕デジタル複写機のメモリ制御回路の周辺回路の構成の説明【００１４】図１は、デジタル複写機のメモリ制御回路およびその周辺回路の構成を示している。
【００１５】メモリ制御回路１には、画像入出力Ｉ／Ｆ２、ＨＤＤＩ／Ｆ３、ＳＤＲＡＭ４、ＣＰＵ５および画像圧縮伸長回路６が接続されている。
【００１６】〔２〕デジタル複写機のメモリ制御回路の構成の説明【００１７】図２は、メモリ制御回路１の構成を示している。
【００１８】メモリ制御回路１は、複数のインターフェース（Ｉ／Ｆ）１１〜１８、画像処理回路（RBUF）１９、内部ＣＯＤＥＣ回路（MXX ）２０および複数のＤＭＡコントローラ（DMAC）２１〜３３を備えている。
【００１９】この実施の形態では、図示しないスキャナから画像入力Ｉ／Ｆ（IDIN0 ）１５に入力される画像データを、ＤＭＡコントローラ（DMAC10）２１およびＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４によってＳＤＲＡＭ４に格納するためのメモリアクセス要求と、ＳＤＲＡＭ４に格納された画像データをＤＭＡコントローラ（DMAC20）２３およびＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４によって画像出力Ｉ／Ｆ（VDOUT0) １７に出力して印字処理を行なうためのメモリアクセス要求とが競合した場合を例にとって、メモリ制御回路１の調停動作について説明する。
【００２０】〔３〕画像入力Ｉ／Ｆ（IDIN0)１５に内蔵されているデータバッファおよびその周辺回路の構成の説明【００２１】図３は、画像入力Ｉ／Ｆ(IDIN0) １５に内蔵されているデータバッファおよびその周辺回路の構成を示している。
【００２２】画像入力Ｉ／Ｆ(IDIN0) １５は、データバッファ４０と、セレクタ５６と、ストア制御信号生成部５７と、ロード制御信号および選択制御信号生成部５８と、エンコーダ５９とを備えている。
【００２３】データバッファ４０は、画像入力Ｉ／Ｆ(IDIN0) １５の動作クロックWCK に同期して入力画像データIDIN[31:0]を取込み、システムクロックSCK に同期して、画像データidData[31:0]を出力する。なお、ＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４もシステムクロックSCK に同期して動作するものとする。データバッファ４０は、１５段のワードバッファフラグ生成部４１〜５５を内蔵しており、１５段×３２ｂｉｔのＦＩＦＯとして動作し、データがラッチされたワードバッファフラグ生成部の数（データバッファ４０に蓄積されているデータ量）をバッファ残量idFlag[3:0] として出力する。
【００２４】データバッファ４０は、画像入力Ｉ／Ｆ(IDIN0) １５内部で生成されるデータバッファへの画像データ書き込み制御信号IDACK がアサート("H"レベル) されている期間、動作クロックWCK に同期して、画像データIDINを取り込む。画像データIDINをいずれのワードバッファフラグ生成部４１〜５５に格納するかは、ストア制御信号生成部５７によって生成されるストア制御信号st[14:0]によって制御される。
【００２５】ストア制御信号生成部５７は、第１カウンタ５７ａと第１デコーダ５７ｂを備えている。第１カウンタ５７ａは、画像データ書き込み制御信号IDACK がアサートされる毎にアップカウント動作を行なう。第１カウンタ５７ａのカウント値は、最大１４であり、１４を越えると０に戻る。
【００２６】第１デコーダ５７ｂは、第１カウンタ５７ａのカウント値をデコードし、１５本のデコード信号を生成する。ストア制御信号生成部５７は、画像データ書き込み制御信号IDACK とこれらのテコード信号との論理積を演算して、ストア制御信号st[14:0]を生成する。
【００２７】各ワードバッファフラグ生成部４１〜５５は、それに入力されるストア制御信号st0 〜st14が"H" のときに、入力画像データIDINをラッチする。各ワードバッファフラグ生成部４１〜５５は、データをラッチすると、データ格納フラグoflag0〜oflag14 をアサートする。そして、各ワードバッファフラグ生成部４１〜５５は、ラッチされたデータを読み出すと、データ格納フラグoflag0〜oflag14 をネゲートする。
【００２８】エンコーダ５９は、データ格納フラグoflag0〜oflag14 のうち、アサート状態にあるフラグの数をエンコードして、バッファ残量フラグidFlag[3:0] を生成する。
【００２９】データバッファ４０は、ＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４から送られてくるデータ転送アクノリッジ信号sdAck10 がアサート("H") されている期間、システムクロックSCK に同期して、画像データを出力する。いずれのワードバッファフラグ生成部４１〜５５に格納されている画像データを出力するかは、選択制御信号生成部５８によって生成されるロード制御信号ld[14:0]および選択制御信号Selectによって制御される。
【００３０】ロード制御信号および選択制御信号生成部５８は、第２カウンタ５８ａと第２デコーダ５８ｂを備えている。第２カウンタ５８ａは、データ転送アクノリッジ信号sdAck10 がアサートされる毎にアップカウント動作を行なう。第２カウンタ５８ａのカウント値は、最大１４であり、１４を越えると０に戻る。
【００３１】第２デコーダ５８ｂは、第２カウンタ５８ａのカウント値をデコードし、１５本のデコード信号を生成する。ロード制御信号および選択制御信号生成部５８は、データ転送アクノリッジ信号sdAck10 とこれらのテコード信号との論理積を演算して、ロード制御信号ldを生成する。
【００３２】各ワードバッファフラグ生成部４１〜５５は、それに入力されるロード制御信号ld0 〜ld14が"H" のときに、画像データを読み出すとともに、データ格納フラグoflag0〜oflag14 をネゲートする。
【００３３】ロード制御信号および選択制御信号生成部５８は、第２カウンタ５８ａのカウント値を選択制御信号Selectとしてセレクタ５６に出力する。セレクタ５６は、選択制御信号Selectに対応するワードバッファフラグ生成部４１〜５５から読み出された画像データDo0 〜Do14を選択して、データバッファ出力信号idData[31:0]として出力する。
【００３４】〔４〕画像出力Ｉ／Ｆ（VDOUT0）１７に内蔵されているデータバッファおよびその周辺回路の構成の説明【００３５】図４は、画像出力Ｉ／Ｆ（VDOUT0）１７に内蔵されているデータバッファおよびその周辺回路の構成を示している。
【００３６】画像出力Ｉ／Ｆ（VDOUT0）１７は、データバッファ６０と、セレクタ７６と、ストア制御信号生成部７７と、エンコーダ７８と、ロード制御信号および選択制御信号生成部７９を備えている。
【００３７】データバッファ６０は、システムクロックSCK に同期して、ＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４の出力データsdData[31:0]を取込み、画像出力Ｉ／Ｆ（VDOUT0）１７の動作クロックRCK に同期して、画像データODOUT[31:0] を出力する。なお、ＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４もシステムクロックSCK に同期して動作するものとする。データバッファ６０は、１５段のワードバッファフラグ生成部６１〜７５を内蔵しており、１５段×３２ｂｉｔのＦＩＦＯとして動作し、データがラッチされていないワードバッファフラグ生成部の数（データバッファ６０の空き容量）をバッファ残量odFlag[3:0] として出力する。
【００３８】データバッファ６０は、ＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４から送られてくるデータ転送アクノリッジ信号sdAck20 がアサート("H"レベル) されている期間、システムクロックSCK に同期して、ＳＤＲＡＭＩＦ１４の出力データsdDataを取り込む。入力画像データsdDataをいずれのワードバッファフラグ生成部６１〜７５に格納するかは、ストア制御信号生成部７７によって生成されるストア制御信号st[14:0]によって制御される。
【００３９】ストア制御信号生成部７７は、第１カウンタ７７ａと第１デコーダ７７ｂを備えている。第１カウンタ７７ａは、データ転送アクノリッジ信号sdAck20 がアサートされる毎にアップカウント動作を行なう。第１カウンタ７７ａのカウント値は、最大１４であり、１４を越えると０に戻る。
【００４０】第１デコーダ７７ｂは、第１カウンタ７７ａのカウント値をデコードし、１５本のデコード信号を生成する。ストア制御信号生成部７７は、データ転送アクノリッジ信号sdAck20 とこれらのデコード信号との論理積を演算して、ストア制御信号st[14:0]を生成する。
【００４１】各ワードバッファフラグ生成部６１〜７５は、それに入力されるストア制御信号st0 〜st14が"H" のときに、ＳＤＲＡＭＩＦ１４の出力データsdDataをラッチする。各ワードバッファフラグ生成部６１〜７５は、データをラッチすると、データ格納フラグiflag0〜iflag14 をアサートする。そして、各ワードバッファフラグ生成部６１〜７５は、ラッチされたデータを読み出すと、データ格納フラグiflag0〜iflag14 をネゲートする。
【００４２】エンコーダ７８は、データ格納フラグiflag0〜iflag14 のうち、ネゲート状態にあるフラグの数をエンコードして、バッファ残量フラグodFlag[3:0] を生成する。
【００４３】データバッファ６０は、画像出力ＩＦ１７内部で生成されるデータバッファへの画像データ読み出し制御信号ODACK がアサート("H") されている期間、画像出力ＩＦ１７の動作クロックRCK に同期して、画像データを出力する。いずれのワードバッファフラグ生成部６１〜７５に格納されている画像データを出力するかは、ロード制御信号および選択制御信号生成部７９によって生成されるロード制御信号ld[14:0]および選択制御信号Selectによって制御される。
【００４４】ロード制御信号および選択制御信号生成部７９は、第２カウンタ７９ａと第２デコーダ７９ｂを備えている。第２カウンタ７９ａは、画像データ読み出し制御信号ODACK がアサートされる毎にアップカウント動作を行なう。第２カウンタ７９ａのカウント値は、最大１４であり、１４を越えると０に戻る。
【００４５】第２デコーダ７９ｂは、第２カウンタ７９ａのカウント値をデコードし、１５本のデコード信号を生成する。ロード制御信号および選択制御信号生成部７９は、画像データ読み出し制御信号ODACK とこれらのテコード信号との論理積を演算して、ロード制御信号ldを生成する。
【００４６】各ワードバッファフラグ生成部６１〜７５は、それに入力されるロード制御信号ld0 〜ld14が"H" のときに、画像データを読み出すとともに、データ格納フラグiflag0〜iflag14 をネゲートする。
【００４７】ロード制御信号および選択制御信号生成部７９は、第２カウンタ７９ａのカウント値を選択制御信号Selectとしてセレクタ７６に出力する。セレクタ７６は、選択制御信号Selectに対応するワードバッファフラグ生成部６１〜７５から読み出された画像データDo0 〜Do14を選択して、データバッファ出力信号ODOUT[31:0] として出力する。
【００４８】〔５〕ＳＤＲＡＭ Ｉ／Ｆ(SDRAMIF) １４の構成の説明【００４９】図５は、ＳＤＲＡＭ Ｉ／Ｆ(SDRAMIF) １４の構成を示している。
【００５０】ＳＤＲＡＭ Ｉ／Ｆ(SDRAMIF) １４は、図２の各ＤＭＡコントローラ２１〜３３および各Ｉ／Ｆ１１〜１３、１５〜１８とのＩ／Ｆを有しているが、ここでは、代表的に、ＤＭＡコントローラ（DMAC10）２１、ＤＭＡコントローラ（DMAC20）２３、画像入力Ｉ／Ｆ（IDIN0 ）１５、画像出力Ｉ／Ｆ（VDOUT0）１７およびＣＰＵ Ｉ／Ｆ（CPUIF)１３とのＩ／Ｆのみを図示している。
【００５１】図５において、DMAC10 I/F８１は、ＤＭＡコントローラ（DMAC10) ２１および画像入力Ｉ／Ｆ（IDIN0)１５とのＩ／Ｆを示し、DMAC20 I/F８２は、ＤＭＡコントローラ（DMAC20）２３および画像出力Ｉ／Ｆ（VDOUT0）１７とのＩ／Ｆを示し、CPUIF I/F ８３は、ＣＰＵ Ｉ／Ｆ(CPUIF) １３とのＩ／Ｆを示している。
【００５２】ＳＤＲＡＭ Ｉ／Ｆ(SDRAMIF) １４は、上記Ｉ／Ｆ８１、８２、８３の他に、調停回路８４、トランザクションファイル８５、コマンド発生回路８６、ストローブ発生回路８７等を備えている。
【００５３】DMAC10 I/F８１は、画像入力Ｉ／Ｆ（IDIN0)１５からのバッファ残量フラグidFlagから、バッファ残量補正値（内部信号FlagAdj10)を減じたものを、Flag10として調停回路８４に送る。また、DMAC10 I/F８１は、ストローブ発生回路８７から送られてくるデータ転送アクノリッジ信号sdAck10 に基づいて入力データidDataをマスク( 各ビットごとの論理積) して、Data10を生成する。そして、Data10と、CPUIF I/F ８３の出力データDataCpu のビットごとの論理和をとってSDRAM書き込みデータWriteData を生成する。
【００５４】DMAC20 I/F８２は、画像出力Ｉ／Ｆ（VDOUT0）１７からのバッファ残量フラグodFlagから、バッファ残量補正値（内部信号FlagAdj20)を減じたものを、Flag20としてとして調停回路８４に送る。
【００５５】CPUIF I/F ８３は、ＣＰＵ５からのＳＤＲＡＭアクセスに対応する。調停回路８４は、各クライアントからのトランザクション処理要求を調停する。トランザクションファイル８５は、調停回路８４によってＳＤＲＡＭアクセスを割り当てられたトランザクション処理内容を保持し、調停後のサイクル数をカウントする。
【００５６】コマンド発生回路８６は、トランザクションファイル８５の内容、調停後のサイクル数に基づいて、ＳＤＲＡＭ４に対してコマンドを発行する。ストローブ発生回路８７は、データ転送アクノリッジ信号sdAck10,20の生成と、ＳＤＲＡＭ４のデータバス制御を行なう。
【００５７】以下に、各部の主要な入出力信号について説明しておく。
【００５８】（１）DMAC10 I/F８１、DMAC20 I/F８２、CPUIF I/F ８３の入出力信号。
・dm10Req, dm20Req, cpuSdramReq : ＳＤＲＡＭ４へのトランザクション処理要求。
・idFlag：画像入力Ｉ／Ｆ（IDIN0)のバッファ残量を示すフラグ。
・odFlag：画像出力Ｉ／Ｆ（VDOUT0) のバッファ残量を示すフラグ。
・cpuDir：データ転送の方向(read/write)を指示する信号。
・dm10Address, dm20Address：ＤＭＡアドレス。
【００５９】・sdDispatch10, sdDispatch20：ＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４によりトランザクション処理が受け付けられたことを示す信号。DMAC10 I/F８１、DMAC20I/F８２は、調停回路８４で生成されたこれらの信号sdDispatch10, sdDispatch20をそのままクライアントに転送する。
【００６０】・sdAck10, sdAck20：ＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４からのデータ転送アクノリッジ信号。DMAC10 I/F８１、DMAC20 I/F８２は、ストローブ信号発生回路８７から送られてくるこれらの信号sdAck10, sdAck20を、そのまま各クライアントに転送する。
【００６１】（２）調停回路８４の出力信号
・Register：調停回路８４が割り当てたトランザクション処理を、トランザクションファイル８５に登録させるための制御信号。
・Client：調停回路８４によって現時点で最も優先順位が高いと仮決定されたクライアント( ＤＭＡコントローラ（DMAC10）２１、ＤＭＡコントローラ（DMAC20）２３、…ＣＰＵ ＩＦ(CPUIF) １３）を示すコード。
【００６２】・Bank, Row , Col ：上記最優先クライアントから送られてくるアドレスを、バンク番号、ロウアドレスおよびカラムアドレスに分解したアドレス。
・TransType ：上記最優先クライアントのトランザクション処理内容を示すコード(READ,WRITE)。
・sdDispatch10, sdDispatch20, sdDispatchCpu ：調停回路８４によって対応するクライアントによるトランザクション処理要求が受け付けられたことを示す信号。
【００６３】（３）トランザクションファイル８５の出力信号
【００６４】・FileState ：トランザクションファイル８５の内容が有効(VALID) なものか、無効(INVALID) なものかを示す信号。
・CTransType：現在登録されているトランザクション処理内容を示すコード(READ,WRITE)。
・CClient ：現在登録されているトランザクション処理の要求元を表すコード。
【００６５】・CBank, CRow , CCol：現在登録されているトランザクション処理の対象アドレスを、バンク番号、ロウアドレスおよびカラムアドレスに分解したアドレス。
・CycleCount：トランザクションファイル８５にトランザクション処理が登録されてからのサイクル数をカウントするカウンタのカウンタ値を示す信号。
【００６６】（４）コマンド発生回路８６の出力信号
・ReadTrigger ：ストローブ発生回路８７に対してリードデータのタイミングを指定するトリガ信号。
・WriteTrigger：ストローブ発生回路８７に対してライトデータのタイミングを指定するトリガ信号。
・/CS, /RAS, /CAS, /WE, BA, MA：ＳＤＲＡＭ制御信号。
【００６７】（５）ストローブ発生回路８７の出力信号。
・sdAck10,20：データ転送アクノリッジ信号。
・sdData：ＳＤＲＡＭ４からのリードデータ。
・MD：ＳＤＲＡＭＩＦデータバス。
【００６８】〔６〕アクセス調停方法の説明【００６９】ＳＤＲＡＭ４にアクセスするものとして、次のようなものが挙げられる。
（１）各ＤＭＡコントローラ２１〜３３からのトランザクション処理要求（２）ＣＰＵ Ｉ／Ｆ(CPUIF) １３からのトランザクション処理要求(CPUアクセス)【００７０】ＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４は、これらのアクセス要求を、優先順位に従って調停し、もっとも優先順位の高いものにアクセス権を与える。優先順位は、各クライアント毎に固定されている。優先順位は、次のように予め定められている。
【００７１】DMAC10,DMAC11,DMAC20,DMAC21 ＞CPU アクセス＞DMAC7 ＞DMAC30,DMAC6＞DMAC40,DMAC5＞DMAC31＞DMAC41＞DMAC8 ＞DMAC9【００７２】カンマで区切ったものは同一優先順位である。
【００７３】同一優先順位のアクセス要求が競合した場合には、ＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４は、クライアントのバッファの残量フラグをもとに調停を行なう。ただし、バッファを持たないクライアントに対しては、バッファ残量を特定値と見做す。
【００７４】現在処理中のトランザクション処理要求元クライアントから引き続いてトランザクション処理要求が発生している場合には、バッファ残量からバースト長( この例では４）を差し引いたものを基に調停する。また、ＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４は、アクセス要求を受けた場合でも、その要求元クライアントのバッファ残量がバースト長に達していない場合には、そのアクセス要求を調停の対象から除外する。
【００７５】ＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４は、毎サイクル毎に次に処理するトランザクションの候補を上記の手順で仮決定する。さらに、仮決定したトランザクションが次のサイクルで処理可能かどうかをチェックし、処理可能であれば、その仮決定したトランザクションの処理を次のサイクルから実際に開始する（ＳＤＲＡＭ４に対するコマンド発行）。
【００７６】仮決定したトランザクションが次のサイクルで処理可能であるかどうかは、先行するトランザクションの処理内容、仮決定したトランザクションの処理内容および先行するトランザクション処理開始からの経過時間に基づいて判定する。
【００７７】〔７〕アクセス調停方法の具体例の説明【００７８】以下、図６に基づいて、ＤＭＡコントローラ（DMAC10）２１と、ＤＭＡコントローラ（DMAC20）２３との２つのクライアントの間でアクセス要求が競合した場合についての調停方法について具体的に説明する。
【００７９】〔７−１〕ブロック内部信号についての説明【００８０】まず、図６に示されているブロック内部信号について説明する。
【００８１】・FlagAdj20 : バッファ残量フラグodFlagを補正するためのバッファ残量フラグ補正値。補正値の初期値は0 、ＤＭＡコントローラ（DMAC20）２３からのトランザクョン処理要求が受付られたことを示す信号sdDispatch20がアサートされる度にバースト長（この例では４）が加算され、データ転送アクノリッジ信号sdAck20 がアサートされている期間、１ずつ減算されていく。ただし、FlagAdj20 の最小値は０である。
【００８２】・FlagAdj10 : バッファ残量フラグidFlagを補正するためのバッファ残量フラグ補正値。補正値の初期値は0 、ＤＭＡコントローラ（DMAC10）２１からのトランザクョン処理要求が受付られたことを示す信号sdDispatch10がアサートされる度にバースト長（この例では”４”）が加算され、データ転送アクノリッジ信号sdAck10 がアサートされている期間、１ずつ減算されていく。ただし、FlagAdj10 の最小値は０である。
【００８３】・RClient : 現在登録されているトランザクション処理の要求元を示すコードCClient を、リードデータのタイミングを示す信号ReadTrigger のアサートを条件にラッチした信号。
・ReadTrigger ＿ssss : ReadTrigger をシステムクロックSCK の４クロック分遅延してラッチした信号。
【００８４】・ReadAck : ReadTrigger ＿ssssをトリガとして動作する４クロックサイクル幅のワンショット信号。
・WriteAck : WriteTrigger をトリガとして動作する４クロックサイクル幅のワンショット信号。
【００８５】・RRClient : RClientをReadTrigger ＿ssssアサートを条件にラッチした信号。
・WClient : CClient をWriteTriggerアサートを条件にラッチした信号。
【００８６】〔７−２〕図６の具体例の前提条件についての説明【００８７】図６の具体例の前提条件は、以下の通りである。
【００８８】（１）ＳＤＲＡＭ４にアクセスするクライアントは、ＤＭＡコントローラ（DMAC10）２１およびＤＭＡコントローラ（DMAC20）２３のみであると仮定する。
【００８９】（２）画像入力Ｉ／Ｆ（IDIN0 ）１５の動作クロック(WCK) 、画像出力Ｉ／Ｆ（VDOUT0) １７の動作クロックおよびシステムクロック（SCK)は、全て同一クロック( 同一周波数) であるとする。
【００９０】（３）画像入力Ｉ／Ｆ（IDIN0 ）１５は、３クロックに１回の割合で、データバッファ４０にデータを書き込み（IDACK アサート) 、画像出力Ｉ／Ｆ（VOUT0)１７は、2 クロックに１回の割合で、データバッファ６０からデータを読み出す（ODACK アサート) ものとする。
【００９１】（４）ＤＭＡコントローラ（DMAC10）２１に設定された転送開始アドレスをAm、ＤＭＡコントローラ（DMAC20）２３に設定された転送開始アドレスをAnとする。Am、Anはともに、バースト境界かつバンク#0から開始するように、下位４ビットは”０”とする。
【００９２】（５）ＤＭＡアドレス（dm10Address,dm20Address)は、ワード単位のアドレスを示している。したがって、ＤＭＡアドレスは、調停が１回行なわれる毎に、バースト長（４）ずつ増加するものとする。
【００９３】〔７−３〕図６のタイミングチャートの説明【００９４】時点T1で、ＤＭＡコントローラ（DMAC10）２１およびＤＭＡコントローラ（DMAC20）２３が起動される(dm10Req,dm20Reqアサート) 。また、時点T1で、画像入力Ｉ／Ｆ（IDIN0 ）１５が起動され、時点T4で画像出力Ｉ／Ｆ（VOUT0)１７が起動される。
【００９５】画像入力Ｉ／Ｆ（IDIN0)１５の起動時点T1においては、データバッファ４０は空なので、バッファ残量フラグidFlagは”０”となる。また、画像出力Ｉ／Ｆ（VDOUT0 )１７の起動時点T4においては、データバッファ６０は空なので、バッファ残量フラグodFlagは”１５”となる。
【００９６】バッファ残量補正値FlagAdj10 は、画像入力Ｉ／Ｆ（IDIN0 ）１５の起動時点T1で０であり、バッファ残量補正値FlagAdj20 は、画像出力Ｉ／Ｆ（VDOUT0）１７の起動時点T4においては０である。したがって、DMAC10 I/F８１から出力されるFlag10(idFlag −FlagAdj10 ）は、画像入力Ｉ／Ｆ（IDIN0)１５の起動時点T1で０となり、DMAC20 I/F８２から出力されるFlag20(odFlag −FlagAdj20 ）は、画像出力Ｉ／Ｆ（VDOUT0 )１７の起動時点T4においては１５となる。
【００９７】調停回路８４は、リクエスト信号（dm10Req 、dm20Req)をアサートしているクライアントの中から、データバッファの残量を示すフラグFlag10、Flag20を参照して、最優先のクライアントを仮決定する。
【００９８】画像入力Ｉ／Ｆ（IDIN0 ）１５および画像出力Ｉ／Ｆ（VDOUT0）１７の起動直後においては、Flag10：Flag20＝０：１５であるので、ＤＭＡコントローラ（DMAC20）２３が最優先のクライアントとして仮決定される。つまり、時点T4において、調停回路８４から出力される信号Clientは、DMAC20を表す信号( 図６では"20"と表記) となる。
【００９９】時点T4において、トランザクションファイル８５から出力される信号FileState は、"INVALID" 状態であるため、調停回路８４は、ＳＤＲＡＭ４にコマンド発行可能であると判定し、Registerをアサートして、調停されたトランザクション内容をトランザクションファイル８５に登録する。
【０１００】トランザクション内容をトランザクションファイル８５に登録するときには、ＤＭＡアドレス（この場合にはdm20Address ＝An) は、バンクアドレス(Bank)、ロウアドレス(Row) およびカラムアドレス(Col) に分解される。バンクアドレス(Bank)は、ＤＭＡアドレス（この場合にはdm20Address)を用いてバンクインターリーブをかけることによって得られる。
【０１０１】以下の説明において、dm10Address およびdm20Address を総称する際には、dm#Addressと表記することにする。ロウアドレス(Row) は、FC(dm#Address)＝｛ dm#Address[12:6],dm#Address[3:2] ｝の関数によって、dm#Addressから分解・生成される。カラムアドレス(Col) は、FR(dm#Address)＝dm#Address[24:13] の関数によって、dm#Addressから分解・生成される。
【０１０２】時点T4において、調停回路８４は、ＤＭＡコントローラ（DMAC20）２３からのトランザクション処理要求を受け付けたことを示す信号sdDispatch20をアサートする。この信号sdDispatch20は、信号Registerを１クロックディレイしたものと、信号CClient の内容をデコードした信号との論理積により生成される。sdDispatch20がアサートされている期間は、調停回路８４は、調停を禁止する。
【０１０３】時点T5において、調停回路８４は、sdDispatch20のアサートに基づいて、バッファ残量補正値FlagAdj20 に４を加算する。
【０１０４】sdDispatch20がネゲートされると( 時点T6) 、調停回路８４は、調停を再開する。時点T6においては、Flag10：Flag20＝１：１１であるので、ＤＭＡコントローラ（DMAC20）２３が再び最優先のクライアントとして仮決定される。
【０１０５】時点T6においては、トランザクションファイル８５から出力される信号FileState が"VALID" 状態となっているため、調停回路８４は、先行トランザクション内容との関係で、ＳＤＲＡＭ４へのコマンド発行が可能か否かを判定する。先行トランザクション内容は"Read"なので、図７のリード動作先行動作パターンに基づいて、ＳＤＲＡＭ４へのコマンド発行が可能か否かを判定する。
【０１０６】この例では、追従トランザクション内容も"Read"でバンクが非競合なので、図７の（１）のパターンに該当し、新たに仮決定されたトランザクション内容を登録するためには、先行トランザクションが登録されてから、バースト長BL（この例では４クロック）分待機する必要がある。
【０１０７】なお、先行トランザクション内容が"Write" である場合には、図８のライト動作先行動作パターンに基づいて、ＳＤＲＡＭ４へのコマンド発行が可能か否かを判定する。
【０１０８】図７および図８において、BLはバースト長（この例では４）を、Tarbは調停−コマンド発行レイテンシ（この例では２）を、Trcdは/RASまたは/CASディレイ（この例では２）を、CLは/CASレイテイシ（この例では２）を、Trecはバスリカバリ時間（この例では１）を、Tdalは[WRITA] 時データ入力−[ACT] 発行間隔（この例では３）を、それぞれ示している。
【０１０９】時点T6において、最優先のクライアントを仮決定しても、上述したように、先行トランザクションが登録されてから、バースト長BL（この例では４クロック）分待機する必要があるので、CycleCountがBLとなる時点T8まで待って、新たに仮決定されたトランザクション内容がトランザクションファイル８５に登録される。
【０１１０】以下、同様な動作が繰り返し行なわれる。
【０１１１】時点T14 〜時点T19 についての動作について説明する。
【０１１２】時点T14 において調停回路８４は調停を再開するが、時点T14 ではFlag10およびFlag20はともに３であり、バースト長（４）より小さいため、調停は行なわれない。時点T15 では、Flag10：Flag20＝４：３であるので、ＤＭＡコントローラ（DMAC10）２１が最優先のクライアントとして仮決定される。
【０１１３】時点T15 においては、トランザクションファイル８５から出力される信号FileState は、"VALID" 状態であるため、調停回路８４は、先行トランザクション内容との関係で、ＳＤＲＡＭ４へのコマンド発行が可能か否かを判定する。先行トランザクション内容は"Read"なので、図７のリード動作先行動作パターンに基づいて、ＳＤＲＡＭ４へのコマンド発行が可能か否かを判定する。
【０１１４】この例では、追従トランザクション内容は"Write" でバンクが非競合なので、図７の（２）のパターンに該当し、新たなトランザクションを登録するためには、先行トランザクションが登録されてから、CL＋BL＋Trec（この例では７クロック）分待機する必要がある。時点T12 から7 クロック先の時点は、T19 となる。したがって、時点T15 で仮決定されたトランザクション内容は、次の時点T16 において登録されない。
【０１１５】最優先クライアントの仮決定は、トランザクションファイルに登録されるまで、毎サイクル毎に行なわれる。
【０１１６】時点T16 、T17 においても、Flag10：Flag20＝４：３であるので、ＤＭＡコントローラ（DMAC10）２１が最優先のクライアントとして仮決定されるが、上記と同じ理由で、仮決定されたトランザクション内容は、登録されない。時点T18 においては、Flag10：Flag20＝５：４であるので、ＤＭＡコントローラ（DMAC10）２１が最優先のクライアントとして仮決定される。そして、次の時点時点T19 において、時点T18 で仮決定されたトランザクション内容が登録される。
【０１１７】時点T25 〜時点T29 についての動作について説明する。
【０１１８】時点T25 においては調停回路８４は調停を再開するが、時点T25 ではFlag10およびFlag20はともに３であり、バースト長（４）より小さいため、調停は行なわれない。時点T26 では、Flag10：Flag20＝３：４であるため、ＤＭＡコントローラ（DMAC20）２３が最優先のクライアントとして仮決定される。この場合、図８の（１）のパターンに該当し、新たなトランザクションを登録するためには、先行トランザクションが登録されてから、BL（この例では４クロック）待機する必要があるので、次の時点T27 において新たなトランザクションは登録されない。
【０１１９】時点T27 では、Flag10：Flag20＝４：４で共に等しいので、予め定められたクライアント、この例ではＤＭＡコントローラ（DMAC10）２１が最優先のクライアントとして仮決定される。この場合、図８の（２）のパターンに該当し、新たなトランザクションを登録するためには、先行トランザクションが登録されてから、BL（この例では４）クロック待つ必要があるので、次の時点T28 においては新たなトランザクションは登録されない。
【０１２０】時点T28 では、Flag10：Flag20＝４：５であるので、ＤＭＡコントローラ（DMAC20）２３が最優先のクライアントとして、仮決定される。この場合、図７の（１）のパターンに該当し、次の時点T29 で、新たなトランザクションが登録される。
【０１２１】バッファ残量フラグidFlagは、sdAck10 によりレイテンシ１をもって１ずつ減少していき、IDACK によりレイテンシ４をもって１ずつ増加していく。ただし、両信号が同時にアサートされた場合には、バッファ残量フラグidFlagは変化しない。同様に、バッファ残量フラグodFlagは、sdAck20 によりレイテンシ１をもって１ずつ減少していき、ODACK によりレイテンシ４をもって１ずつ増加していく。ただし、両信号が同時にアサートされた場合には、バッファ残量フラグodFlagは変化しない。
【０１２２】dm10Address は、sdDispath10 がアサートされる毎に４ずつ増加していく。同様に、dm20Address は、sdDispath20 がアサートされる毎に４ずつ増加していく。
【０１２３】Cyclecount＝3 でかつCTranceType ＝"READ"において、ReadTrigger がアサートされる。Cyclecount＝3 でかつCTranceType ＝"WRITE" において、WriteTriggerがアサートされる。 【０１２４】ストローブ発生回路８７は、ReadAck のアサート時に、RRClientに保持されているクライアントに対して、データ転送アクノリッジ信号sdAck20 をアサートする。また、ストローブ発生回路８７は、WriteAckアサート時に、WClient に保持されているクライアントに対して、データ転送アクノリッジ信号sdAck10 をアサートする。
【０１２５】画像入力Ｉ／Ｆ（IDIN0)１５のデータバッファ４０は、sdAck10 のアサート時に、ＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４に対してデータを出力する。画像出力Ｉ／Ｆ（VDOUT)１７のデータバッファ６０は、sdAck20 のアサート時に、ＳＤＲＡＭ Ｉ／Ｆ（SDRAMIF)１４の出力データsdDataを取り込む。
【０１２６】コマンド発生回路８６は、Cyclecount＝１の次のサイクルで、ＳＤＲＡＭ４に対して、[ACT] コマンドおよびロウアドレスとしてのCRowを発行する。また、コマンド発生回路８６は、Cyclecount＝３の次のサイクルで、ＳＤＲＡＭ４に対して、[READA]/[ERIRA] コマンド( これらのコマンドはCTransTypeによって切り替えられる) およびカラムアドレスとしてのCColを発行する。
【０１２７】上記実施の形態によれば、データ転送レートを保証する必要があるクライアントからのメモリアクセス要求が競合した場合に、データバッファ４０、６０のバッファ残量に基づいて調停を行なっているため、データ転送レートを保証する必要があるクライアントに対してもデータを途切れなく転送することが可能となる。
【０１２８】また、上記実施の形態のように、固定優先順位方式による調停方法とバッファ残量に基づく調停とを組み合わせることにより、クラスタに分けられたクライアント群ごとに優先順位付けを行うことができるとともに、同一クラスタ内の複数のクライアント間では、各クライアントの要求するデータ転送レートに応じてアクセス権を振り分けることができる。
【０１２９】また、各クライアントによるメモリアクセスがバーストアクセスによって行なわれる場合には、各クライアントによって生成されたバッファ残量をバースト内転送量によって補正した後のバッファ残量に基づいて、アクセス権の調停を行なっているため、ＳＤＲＡＭ等のメモリに見られるメモリアクセスレイテンシを隠蔽し、連続してデータ転送を行なうことが可能となる。
【０１３０】さらに、次に処理すべきトランザクションを仮決定し、仮決定したトランザクションが次のサイクルにおいて処理可能か否かを、調停後のサイクル数、仮決定したトランザクション処理内容および先行トランザクションの処理内容とに基づいて判定しているので、メモリアクセスの効率化を図ることができる。
【０１３１】
【発明の効果】この発明によれば、データ転送レートを保証する必要がある特定のクライアントに対して、データ転送レートを保証することができるメモリアクセス調停方法が実現する。
【出願人】 【識別番号】０００００６１５０
【氏名又は名称】京セラミタ株式会社
【出願日】 平成１２年１０月２５日（２０００．１０．２５）
【代理人】 【識別番号】１０００８６３９１
【弁理士】
【氏名又は名称】香山 秀幸
【公開番号】 特開２００２−１３２７０７（Ｐ２００２−１３２７０７Ａ）
【公開日】 平成１４年５月１０日（２００２．５．１０）
【出願番号】 特願２０００−３２５１８９（Ｐ２０００−３２５１８９）