| 【発明の名称】 |
データ転送装置 |
| 【発明者】 |
【氏名】森下 昭彦
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| 【要約】 |
【課題】メモリのデータバス幅と入出力Ｉ／Ｆのデータバス幅とが異なる場合でも、データバス幅が広い方のデバイス（メモリまたは入出力Ｉ／Ｆ）を有効に利用することができ、かつ、データ（例えば画像データ）を効率良くＤＭＡ転送することができるデータ転送装置を提供する。
【解決手段】入出力Ｉ／Ｆとメモリとの間でデータをＤＭＡ転送するデータ転送装置１３において、入出力Ｉ／Ｆのデータバス幅、メモリのデータバス幅、および、ＤＭＡ転送の方向に関する情報を記憶するレジスタ部２１と、入出力Ｉ／Ｆとメモリとの一方である転送元からのデータを入力し、入出力Ｉ／Ｆとメモリとの他方である転送先に出力する転送部２２とを備える。転送部２２は、レジスタ部２１に記憶された情報に基づいて、転送元からのデータのビット数を転送先のデータバス幅に応じたビット数に調整する調整部を有する。 |
【特許請求の範囲】
【請求項１】 入出力インターフェースとメモリとの間でデータをＤＭＡ転送するデータ転送装置において、前記入出力インターフェースのデータバス幅、前記メモリのデータバス幅、および、前記ＤＭＡ転送の方向に関する情報を記憶するレジスタ部と、前記入出力インターフェースと前記メモリとの一方である転送元からのデータを入力し、前記入出力インターフェースと前記メモリとの他方である転送先に出力する転送部とを備え、前記転送部は、前記レジスタ部に記憶された情報に基づいて、前記転送元からのデータのビット数を前記転送先のデータバス幅に応じたビット数に調整する調整部を有することを特徴とするデータ転送装置。
【請求項２】 請求項１に記載のデータ転送装置において、前記調整部は、前記転送元からのデータのビット数を増加させる第１の調整経路と、前記転送元からのデータのビット数を減少させる第２の調整経路と、前記転送元からのデータのビット数を変更しない第３の調整経路と、前記レジスタ部に記憶された情報が「前記転送元より前記転送先の方がデータバス幅が広い」を示すときに前記第１の調整経路、「前記転送元より前記転送先の方がデータバス幅が狭い」を示すときに前記第２の調整経路、「前記転送元と前記転送先のデータバス幅が等しい」を示すときに第３の調整経路を選択する選択部とを有することを特徴とするデータ転送装置。
【請求項３】 請求項２に記載のデータ転送装置において、前記第１の調整経路は、前記転送元から読み出された複数のデータを１つに結合する結合経路であることを特徴とするデータ転送装置。
【請求項４】 請求項３に記載のデータ転送装置において、前記レジスタ部に記憶された情報が「前記転送元より前記転送先の方がデータバス幅が広い」を示すときに、前記転送元からデータを読み出すタイミングを指定するリード信号を複数回続けて出力する出力部を備え、前記第１の調整経路は、前記複数回のリード信号に同期して前記転送元から順に読み出された複数のデータを１つに結合する経路であることを特徴とするデータ転送装置。
【請求項５】 請求項２に記載のデータ転送装置において、前記第２の調整経路は、前記転送元から読み出された１つのデータを複数に分離する分離経路であることを特徴とするデータ転送装置。
【請求項６】 請求項５に記載のデータ転送装置において、前記レジスタ部に記憶された情報が「前記転送元より前記転送先の方がデータバス幅が狭い」を示すときに、前記転送先にデータを書き込むタイミングを指定するライト信号を複数回続けて出力する出力部を備え、前記転送部は、前記第２の調整経路にて分離された複数のデータを前記複数回のライト信号に同期して順に前記転送先に出力することを特徴とするデータ転送装置。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、データをＤＭＡ転送するデータ転送装置に関する。
【０００２】
【従来の技術】従来より、システム全体の監視や制御を行うＣＰＵを介さずに、専用のハードウエア（例えばロジックＬＳＩ）を介してデータ転送するＤＭＡ(Direct MemoryAccess)転送方式が知られている。このＤＭＡ転送方式によれば、ＣＰＵを介してデータ転送する方式に比べて高速にデータ転送できる。また、データ転送中にＣＰＵが別の処理を実行できるという利点もある。
【０００３】このようなＤＭＡ転送方式は、各種の画像処理装置にも採用されている。例えばフィルムスキャナなどの画像入力装置７０では、図１２に示すように、画像入力部７１内のイメージセンサ(不図示)から出力されてＡ／Ｄ変換された画像データがメモリ７２にＤＭＡ転送され、メモリ７２内の画像データが入出力インターフェース(Ｉ／Ｆ)７３にＤＭＡ転送される。入出力Ｉ／Ｆ７３にＤＭＡ転送された画像データは、入出力Ｉ／Ｆ７３を介して外部のコンピュータに出力される。
【０００４】画像入力装置７０における画像データのＤＭＡ転送は、ＣＰＵ７４からの指示に基づいて、専用のハードウエア７５が実行する。また、メモリ７２から入出力Ｉ／Ｆ７３への画像データのＤＭＡ転送は、専用のハードウエア７５が入出力Ｉ／Ｆ７３とのハンドシェーク通信により実行する。さらに、上記のハンドシェーク通信によれば、入出力Ｉ／Ｆ７３からメモリ７２への画像データのＤＭＡ転送も可能である。
【０００５】ここで、上記したメモリ７２や入出力Ｉ／Ｆ７３には、各々、様々なデータバス幅のものが存在している（８ビット,１６ビット,３２ビットなど）。しかし、専用のハードウエア７５に接続され、画像データのＤＭＡ転送に使用されるのは、通常、ハードウエア７５を設計する段階で想定されたデータバス幅（以下「設計バス幅」という）と同じデータバス幅のメモリ７２や入出力Ｉ／Ｆ７３である。
【０００６】
【発明が解決しようとする課題】ところで、上記したメモリ７２または入出力Ｉ／Ｆ７３を設計バス幅（例えば１６ビット）より小さいデータバス幅（例えば８ビット）に交換することがある。この場合、ハードウエア７５に設けられた接続ピンの数は足りるため、ハードウエア７５を改版しなくても、そのまま接続することができる。
【０００７】しかしながら、メモリ７２の設計バス幅と入出力Ｉ／Ｆ７３の設計バス幅とが同じ場合、メモリ７２と入出力Ｉ／Ｆ７３との一方を設計バス幅より小さいデータバス幅のものに交換すると、メモリ７２のデータバス幅と入出力Ｉ／Ｆ７３のデータバス幅とが異なるため、次の不具合が生じてしまう。ここで、メモリ７２および入出力Ｉ／Ｆ７３の設計バス幅が共に１６ビットのハードウエア７５を例に、不具合を説明する。
【０００８】例えば、１６ビットのハードウエア７５に対し、データバス幅が１６ビットのメモリ７２，８ビットの入出力Ｉ／Ｆ７３を接続した場合、メモリ７２と入出力Ｉ／Ｆ７３との間では、１回に８ビットの画像データしかＤＭＡ転送できない。このため、メモリ７２の上位８ビット分は無効となってしまう。逆に、１６ビットのハードウエア７５に対し、データバス幅が８ビットのメモリ７２，１６ビットの入出力Ｉ／Ｆ７３を接続した場合も、１回に８ビットの画像データしかＤＭＡ転送できない。このため、入出力Ｉ／Ｆ７３の上位８ビット分は無効となってしまう。
【０００９】そこで、この場合、外部のコンピュータの処理能力に応じた１６ビット分の画像データをＤＭＡ転送しようとすると、ハードウエア７５では、８ビット単位のＤＭＡ転送を２回行わなければならない。さらに、メモリ７２から入出力Ｉ／Ｆ７３への２回のＤＭＡ転送によって外部のコンピュータに出力された２つの画像データ（８ビット）に対して、外部のコンピュータでは、１６ビットの画像データに結合する変換処理を実行しなければならない。
【００１０】また、外部のコンピュータからメモリ７２へ画像データを転送する場合には、外部のコンピュータは、入出力Ｉ／Ｆ７３からメモリ７２への２回のＤＭＡ転送に対応するため、１６ビットの画像データを入出力Ｉ／Ｆ７３に送る前に、２つの８ビットの画像データに分離する変換処理を実行しなければならない。本発明の目的は、メモリと入出力Ｉ／Ｆとの一方を設計バス幅より小さいデータバス幅のものに交換することによって、メモリのデータバス幅と入出力Ｉ／Ｆのデータバス幅とが異なった場合でも、データバス幅が広い方のデバイス（メモリまたは入出力Ｉ／Ｆ）を有効に利用することができ、かつ、データ（例えば画像データ）を効率良くＤＭＡ転送することができるデータ転送装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、入出力インターフェースとメモリとの間でデータをＤＭＡ転送するデータ転送装置において、入出力インターフェースのデータバス幅、メモリのデータバス幅、および、ＤＭＡ転送の方向に関する情報を記憶するレジスタ部と、入出力インターフェースとメモリとの一方である転送元からのデータを入力し、入出力インターフェースとメモリとの他方である転送先に出力する転送部とを備えたものである。さらに、転送部は、レジスタ部に記憶された情報に基づいて、転送元からのデータのビット数を転送先のデータバス幅に応じたビット数に調整する調整部を有している。
【００１２】このデータ転送装置では、メモリと入出力インターフェースとの一方を設計バス幅より小さいデータバス幅のものに交換することによって、メモリのデータバス幅と入出力インターフェースのデータバス幅とが異なる場合でも、レジスタ部に記憶された情報（データバス幅およびＤＭＡ転送の方向）に基づいて調整部がデータのビット数を調整するため、データバス幅が広い方のデバイス（メモリまたは入出力インターフェース）を有効に利用することができ、かつ、データを効率良くＤＭＡ転送することができる。
【００１３】
【発明の実施の形態】以下、図面を用いて本発明の実施形態を詳細に説明する。本発明の実施形態は、請求項１〜請求項６に対応する。本実施形態のフィルムスキャナ１０は、図１に示すように、フィルム原稿(不図示)に写し込まれている画像を読み取って、その画像データを外部のコンピュータに出力したり、逆にコンピュータから画像データを取り込んだりする機能を備えた装置である。
【００１４】また、フィルムスキャナ１０は、内部における画像データの転送に、ＤＭＡ転送方式を採用した装置である。すなわち、フィルムスキャナ１０では、システム全体の監視や制御を行うＣＰＵ１２を介さずに、専用のハードウエアであるデータ処理部１３（データ転送装置）を介して画像データのＤＭＡ転送が行われる。ここで、フィルムスキャナ１０の概略構成と、画像データのＤＭＡ転送とについて説明する。
【００１５】フィルムスキャナ１０の内部には、上記したＣＰＵ１２とデータ処理部１３の他、画像入力部１１と、メモリ１４と、入出力Ｉ／Ｆ１５とが設けられている。フィルムスキャナ１０は、入出力Ｉ／Ｆ１５を介して外部のコンピュータに接続される。入出力Ｉ／Ｆ１５のデータバス幅は、８ビットまたは１６ビットである。メモリ１４は、画像データを一時的に保管するための読み書き可能な半導体メモリ（ＲＡＭ）である。メモリ１４のデータバス幅も、８ビットまたは１６ビットである。
【００１６】フィルムスキャナ１０における画像データのＤＭＡ転送には３通りある。第１の転送は、画像入力部１１内のイメージセンサ(不図示)から出力されてＡ／Ｄ変換された画像データのメモリ１４へのＤＭＡ転送である。第２の転送は、メモリ１４に格納された画像データの入出力Ｉ／Ｆ１５へのＤＭＡ転送である。第３の転送は、外部のコンピュータから入出力Ｉ／Ｆ１５に取り込まれた画像データのメモリ１４へのＤＭＡ転送である。
【００１７】上記３つのＤＭＡ転送のうち第２と第３の転送は、外部のコンピュータからの転送要求に応じて実行される。外部のコンピュータからの転送要求は入出力Ｉ／Ｆ１５を介してＣＰＵ１２に送られ、要求の内容が第２のＤＭＡ転送を示すのか第３のＤＭＡ転送を示すのかを判断される。この判断の結果は、ＣＰＵ１２からデータ処理部１３へ出力される。また、外部のコンピュータからの転送要求に基づいて、入出力Ｉ／Ｆ１５とデータ処理部１３とは、ハンドシェーク通信を行う。
【００１８】さて、本実施形態のフィルムスキャナ１０の特徴は、上記した３つのＤＭＡ転送を行うデータ処理部１３にある。データ処理部１３は、上記したように専用のハードウエアであり、ロジックＬＳＩ（大規模集積回路）にて構成される。本実施形態のデータ処理部１３は、メモリ１４の設計バス幅および入出力Ｉ／Ｆ１５の設計バス幅が共に１６ビットであり、メモリ１４のデータバス幅が８ビットで入出力Ｉ／Ｆ１５のデータバス幅が１６ビットの構成でも、逆にメモリ１４が１６ビットで入出力Ｉ／Ｆ１５が８ビットの構成でも、効率良く画像データをＤＭＡ転送できるハードウエアである。当然、メモリ１４と入出力Ｉ／Ｆ１５が共に８ビットの構成や、共に１６ビットの構成でも、効率良く画像データをＤＭＡ転送できる。
【００１９】以下、フィルムスキャナ１０の内部に設けられたデータ処理部１３の詳細な構成について説明する。データ処理部１３には、画像データのＤＭＡ転送時にメモリ１４のアドレスを指定するアドレス制御部１６と、入出力制御部１７とが設けられる。アドレス制御部１６は、メモリ１４のアドレスを指定するだけでなく、画像入力部１１からの画像データに対して補正計算（欠陥補正処理、ガンマ補正処理、補間処理などの補正処理の計算）を行う加工処理部も兼ねている。
【００２０】入出力制御部１７は、図２に示すように、レジスタ部２１と、結合分離部２２（転送部）と、制御信号作成部２３（出力部）と、入出力バッファ部２４とで構成されている。このうち、レジスタ部２１には、３つの設定レジスタが設けられている。１つ目は、メモリ１４のデータバス幅に関する情報を記憶するデータ設定レジスタ３１である。メモリ１４のデータバス幅は、８ビットまたは１６ビットである。
【００２１】２つ目は、入出力Ｉ／Ｆ１５のデータバス幅に関する情報を記憶するデータ設定レジスタ３２である。入出力Ｉ／Ｆ１５のデータバス幅は、８ビットまたは１６ビットである。
【００２２】３つ目は、画像データのＤＭＡ転送の方向に関する情報を記憶する方向設定レジスタ３３である。ＤＭＡ転送の方向は、メモリ１４から入出力Ｉ／Ｆ１５に向かう方向（ＯＵＴ方向）、または、入出力Ｉ／Ｆ１５からメモリ１４に向かう方向（ＩＮ方向）である。各設定レジスタ（３１〜３３）に記憶されている情報（データバス幅，ＤＭＡ転送の方向）を組み合わせると、図３に示すように、８通りのパターンが存在する。この８通りのパターンは、データ処理部１３におけるメモリ１４と入出力Ｉ／Ｆ１５との間のＤＭＡ転送のパターンである。本実施形態のデータ処理部１３では、上記した８通りのパターンの何れであっても効率良く画像データをＤＭＡ転送することができる（詳細は後述する）。
【００２３】画像データのＤＭＡ転送の開始に当たっては、各設定レジスタ（３１〜３３）に記憶された情報（データバス幅，ＤＭＡ転送の方向）に基づいて、上記８通りのパターンのうち１つが選択される。この選択されたパターンに関する情報（パターン情報）は、結合分離部２２（図２）に出力され、後述する画像データの転送経路の選択などに用いられる。さらに、パターン情報は、結合分離部２２を介して制御信号作成部２３にも出力され、後述するリード信号およびライト信号の作成に用いられる。
【００２４】結合分離部２２は、図４に示すように、画像データの入力セレクタ４１および出力セレクタ４２（選択部）と、８ビットの画像データを１６ビットの画像データに変換する結合ブロック４３（第１の調整経路）と、１６ビットの画像データを８ビットの画像データに変換する分離ブロック４４（第２の調整経路）と、画像データのビット数を変更しないスルーブロック４５（第３の調整経路）と、各種タイミングを発生するタイミング発生器４７とで構成されている。
【００２５】この結合分離部２２における画像データの転送経路は、上記したレジスタ部２１からのパターン情報に応じて、結合ブロック４３，分離ブロック４４，スルーブロック４５の何れかが選択される。具体的には、図５に示すように、レジスト部２１からのパターン情報がパターン１〜４であればスルーブロック４５が選択され、パターン５，８であれば結合ブロック４３が選択され、パターン６，７であれば分離ブロック４４が選択される。
【００２６】ＤＭＡ転送される画像データは、図４に示すように、結合分離部２２に入力すると、まず入力セレクタ４１を通過し、次に結合ブロック４３，分離ブロック４４，スルーブロック４５の何れかを通過し、最後に出力セレクタ４２を通過して、結合分離部２２から出力される。ＤＭＡ転送の方向がＯＵＴ方向でもＩＮ方向でも、画像データは上記の順序で結合分離部２２を通過していく。
【００２７】ここで、結合ブロック４３および分離ブロック４４の詳細を説明する。結合ブロック４３は、分岐回路５１と、ビット左シフタ５２と、ビット付加５３と、加算器５４とで構成されている。分岐回路５１は、入力セレクタ４１からの画像データ（８ビット）をビット左シフタ５２またはビット付加５３に転送する。ビット左シフタ５２は、図６(ａ)に示すように、分岐回路５１からの画像データ(ａ〜ｈ)を左に８ビット分シフトして、下位８ビット分が０の１６ビットの画像データに変換する。ビット付加５３は、図６(ｂ)に示すように、分岐回路５１からの画像データ(ｉ〜ｐ)に０を付加して、上位８ビット分が０の１６ビットの画像データに変換する。加算器５４は、図６(ｃ)に示すように、ビット左シフタ５２からの画像データ（１６ビット）とビット付加５３からの画像データ（１６ビット）とを加算する。この結合ブロック４３により、入力セレクタ４１からの２つの画像データ（８ビット）が、１つの１６ビットの画像データに結合される。
【００２８】分離ブロック４４は、図４に示すように、ビット右シフタ５５と、ビットマスク５６と、セレクタ５７とで構成されている。ビット右シフタ５５は、図７(ａ)に示すように、入力セレクタ４１からの１６ビットの画像データ（ａ〜ｐ）を右に８ビット分シフトして、上位８ビット分が０の画像データ（１６ビット）に変換する。ビットマスク５６は、図７(ｂ)に示すように、入力セレクタ４１からの画像データ（ａ〜ｐ）の上位８ビット分をマスクして、上位８ビット分が０の画像データ（１６ビット）に変換する。セレクタ５７は、図７(ｃ)に示すように、ビット右シフタ５５またはビットマスク５６を通過して得られる画像データ（１６ビット）の下位８ビット分を画像データとして出力セレクタ４２に出力する。この分離ブロック４４により、入力セレクタ４１からの１つの画像データ（１６ビット）が、２つの８ビットの画像データに分離される。
【００２９】なお、上記した結合ブロック４３の分岐回路５１における転送先の変更（ビット左シフタ５２またはビット付加５３）や、分離ブロック４４のセレクタ５７における転送元の選択（ビット右シフタ５５またはビットマスク５６）は、タイミング発生器４７からのタイミング信号に基づいて行われる。タイミング発生器４７は、上記したレジスタ部２１からのパターン情報に応じて、結合ブロック４３の分岐回路５１または分離ブロック４４のセレクタ５７にタイミング信号を出力する。また同時に、タイミング発生器４７は、制御信号作成部２３にもタイミング信号を出力する。
【００３０】制御信号作成部２３では、タイミング発生器４７からのタイミング信号を受け取ると、上記レジスタ部２１のパターン情報に応じて、リード信号およびライト信号を出力する。リード信号は、画像データを読み出すタイミングを指定する信号である。ライト信号は、画像データを書き込むタイミングを指定する信号である。ライト信号とリード信号とは、制御信号作成部２３からメモリ１４側（アドレス制御部１６）と入出力Ｉ／Ｆ１５側（結合分離部２２）とに、重複することなくそれぞれ別の方向に出力される。
【００３１】具体的には図８に示すように、制御信号作成部２３は、レジスタ部２１からのパターン情報がパターン１，３，５，７であれば、リード信号をメモリ１４側に、ライト信号を入出力Ｉ／Ｆ１５側に出力する。また、パターン２，４，６，８であれば、リード信号を入出力Ｉ／Ｆ１５側に、ライト信号をメモリ１４側に出力する。
【００３２】さらに、制御信号作成部２３は、パターン１〜４であればリード信号およびライト信号を１回ずつ出力する。パターン５，８であれば、リード信号を２回、ライト信号を１回出力する。パターン６，７であれば、リード信号を１回、ライト信号を２回出力する。リード信号またはライト信号の２回の出力は、一定時間Ｔ１を開けて連続的に行われる（詳細は後述する）。この一定時間Ｔ１は、メモリ１４や入出力Ｉ／Ｆ１５の応答性を考慮して、リード信号またはライト信号のアクティブ期間Ｔ２と同一以上が望ましい（Ｔ１≧Ｔ２）。
【００３３】次に、フィルムスキャナ１０（図１）における画像データのＤＭＡ転送動作を説明する。フィルムスキャナ１０に電源が投入されると、ＣＰＵ１２は、フィルムスキャナ１０を初期化する。このとき、ＣＰＵ１２は、データ処理部１３内のレジスタ部２１（図２）に対して、メモリ１４のデータバス幅に関する情報と入出力Ｉ／Ｆ１５のデータバス幅に関する情報とを出力し、各々、データ設定レジスタ３１,３２に設定する。各データ設定レジスタ３１,３２に設定された情報（データバス幅）は、フィルムスキャナ１０に電源が投入されている間、保持される。
【００３４】次に、ＣＰＵ１２は、入出力Ｉ／Ｆ１５に対する初期設定を行う。初期設定の後、入出力Ｉ／Ｆ１５は、外部のコンピュータとの通信（例えばコンピュータからの転送要求を受け取る）が可能な状態となる。外部のコンピュータとの通信により「画像データの転送要求」を受け取ると、入出力Ｉ／Ｆ１５は、受け取った「転送要求」をＣＰＵ１２に出力する。
【００３５】ＣＰＵ１２は、外部のコンピュータからの「転送要求」を受け取ると、ＤＭＡ転送の方向が「メモリ１４から入出力Ｉ／Ｆ１５へのＯＵＴ方向」か「入出力Ｉ／Ｆ１５からメモリ１４へのＩＮ方向」かを判断する。そして、ＣＰＵ１２は、データ処理部１３内のレジスタ部２１（図２）に対して判断の結果（ＤＭＡ転送の方向に関する情報）を出力し、方向設定レジスタ３３に設定する。方向設定レジスタ３３に設定された情報（ＤＭＡ転送の方向）は、外部のコンピュータから逆方向の転送要求が出力されるまで保持される。
【００３６】このようにしてレジスタ部２１の各設定レジスタ（３１〜３３）に情報が設定されると、図３に示す８通りのパターンのうち１つが確定する。そして、レジスタ部２１のパターン情報は、結合分離部２２および制御信号作成部２３に出力される。以下、図３に示す８通りのパターン（１〜８）について、タイミングチャート（図９,図１０,図１１）と合わせて個別に説明する。
【００３７】＜１：８ビットメモリ，８ビット入出力Ｉ／Ｆ，ＯＵＴ方向＞まず、データ処理部１３に接続したメモリ１４および入出力Ｉ／Ｆ１５のデータバス幅が共に８ビットの構成を例に説明する。また、ＤＭＡ転送の方向は「ＯＵＴ方向」とする。これは図３のパターン１に相当する。パターン１を表すパターン情報が結合分離部２２に出力されると、結合分離部２２では、図５に示すようにスルーブロック４５が選択され（図４）、入力セレクタ４１とスルーブロック４５と出力セレクタ４２とからなる画像データの転送経路が形成される。
【００３８】また、パターン１を表すパターン情報は制御信号作成部２３にも出力され、図８に示すように、リード信号をメモリ１４側に１回、ライト信号を入出力Ｉ／Ｆ１５側に１回出力する準備がなされる。上記「転送要求」を外部のコンピュータから受け取った入出力Ｉ／Ｆ１５は、データ処理部１３との間でハンドシェーク通信を行うため、データ処理部１３に要求信号を出力する（図９のタイミングｔ１１）。この要求信号は、入出力バッファ２４を介して結合分離部２２のタイミング発生器４７（図４）に送られる。
【００３９】タイミング発生器４７は、入出力Ｉ／Ｆ１５からの要求信号およびレジスタ部２１からのパターン情報を受けると、制御信号作成部２３に対してタイミング信号を出力し、「回答信号の出力」を指示すると共に、「制御信号（リード信号およびライト信号）の出力」を指示する。制御信号作成部２３では、タイミング発生器４７からの指示に基づいて回答信号を出力する（図９のタイミングｔ１２）。この回答信号は、結合分離部２２と入出力バッファ２４とを介して入出力Ｉ／Ｆ１５に送られる。
【００４０】さらに、制御信号作成部２３では（図２）、タイミング発生器４７からのタイミング信号を受け取ると、図８のパターン１の欄に示すように、メモリ１４側にリード信号を１回出力する。また、リード信号に続けて、入出力Ｉ／Ｆ１５側にライト信号を１回出力する（図９のタイミングｔ１３）。制御信号作成部２３からメモリ１４側に出力されたリード信号は、アドレス制御部１６（図１）を介してメモリ１４に送られる。このとき、アドレス制御部１６からはメモリ１４のアドレスを指定するアドレス信号も出力されている。その結果、リード信号が出力されている間のアドレス信号に基づいて、メモリ１４の指定されたアドレスに格納されている１つの画像データ（Ａｈ）が結合分離部２２に読み出される。メモリ１４のデータバス幅が８ビットのため、画像データ（Ａｈ）のビット数も８ビットである。
【００４１】上記したように、結合分離部２２では、画像データのビット数を変更しないスルーブロック４５（図４）が選択されているため、メモリ１４から結合分離部２２に読み出された８ビットの画像データ（Ａｈ）は、入力セレクタ４１を介してスルーブロック４５に転送され、そのままスルーブロック４５を通過して出力セレクタ４２から入出力バッファ２４に転送される。
【００４２】一方、制御信号作成部２３（図２）から入出力Ｉ／Ｆ１５側に出力されたライト信号は、結合分離部２２と入出力バッファ２４とを介して入出力Ｉ／Ｆ１５に出力される。そして、制御信号作成部２３からのライト信号が入出力Ｉ／Ｆ１５に出力されている間、上記した画像データ（Ａｈ）は入出力バッファ２４から入出力Ｉ／Ｆ１５に書き込まれる。すなわち、入出力Ｉ／Ｆ１５の８ビットのデータバス幅を有効に利用して、メモリ１４からの８ビットの画像データ（Ａｈ）が入出力Ｉ／Ｆ１５にＤＭＡ転送される。
【００４３】制御信号作成部２３は、上記した画像データ（Ａｈ）のＤＭＡ転送が終了した後、入出力Ｉ／Ｆ１５への回答信号を非アクティブとする（図９のタイミングｔ１４）。これを受けて、入出力Ｉ／Ｆ１５が次の要求信号をデータ処理部１３に出力すると、上記と同様にして、メモリ１４から結合分離部２２のスルーブロック４５を介して８ビットの画像データ（Ｂｈ）が入出力Ｉ／Ｆ１５にＤＭＡ転送される。
【００４４】このようにして、入出力Ｉ／Ｆ１５から要求信号が出力される度に上記動作が繰り返され、メモリ１４から入出力Ｉ／Ｆ１５に画像データ（８ビット）が順に出力されていく。上記動作の繰り返しは、外部のコンピュータから入出力Ｉ／Ｆ１５が受け取った「転送要求」に示されている回数だけ実行される。なお、上記したビット数を変更しない場合のＤＭＡ転送の周期Ｔ１０は、図９に示すように、基本クロック２回分に相当する。
【００４５】＜２：８ビットメモリ，８ビット入出力Ｉ／Ｆ，ＩＮ方向＞次に、ＤＭＡ転送の方向が「ＩＮ方向」の場合を説明する。これは図３のパターン２に相当する。パターン２を表すパターン情報が結合分離部２２に出力されると、結合分離部２２では、上記パターン１と同様、スルーブロック４５が選択される（図４）。
【００４６】また、パターン２を表すパターン情報は制御信号作成部２３にも出力され、図８に示すように、リード信号を入出力Ｉ／Ｆ１５側に１回、ライト信号をメモリ１４側に１回出力する準備がなされる。
【００４７】このように、パターン２の場合には、制御信号作成部２３からリード信号およびライト信号を出力する方向が上記パターン１とは逆になっている。このため、上記した図９のタイミングチャートにしたがって、入出力Ｉ／Ｆ１５からメモリ１４に画像データがＤＭＡ転送される。すなわち、制御信号作成部２３では、タイミング発生器４７からのタイミング信号を受け取ると、入出力Ｉ／Ｆ１５側にリード信号を１回出力する（タイミングｔ１２）。また、リード信号に続けて、ライト信号をメモリ１４側に１回出力する（タイミングｔ１３）。
【００４８】制御信号作成部２３からのリード信号は、結合分離部２２と入出力バッファ２４とを介して入出力Ｉ／Ｆ１５に送られる。そして、このリード信号に合わせて、入出力Ｉ／Ｆ１５から結合分離部２２に１つの画像データ（Ａｈ）が読み出される。入出力Ｉ／Ｆ１５のデータバス幅が８ビットのため、画像データ（Ａｈ）のビット数も８ビットである。
【００４９】上記したように、結合分離部２２では、スルーブロック４５（図４）が選択されているため、入出力Ｉ／Ｆ１５から結合分離部２２に読み出された８ビットの画像データ（Ａｈ）は、入力セレクタ４１を介してスルーブロック４５に転送され、そのままスルーブロック４５を通過して出力セレクタ４２からアドレス制御部１６に転送される。
【００５０】一方、制御信号作成部２３（図２）からメモリ１４側に出力されたライト信号は、アドレス制御部１６（図１）を介してメモリ１４に送られる。このとき、アドレス制御部１６からメモリ１４にはアドレス信号も出力されている。その結果、ライト信号が出力されている間のアドレス信号に基づいて、メモリ１４の指定されたアドレスに、上記した画像データ（Ａｈ）が書き込まれる。すなわち、メモリ１４の８ビットのデータバス幅を有効に利用して、入出力Ｉ／Ｆ１５からの８ビットの画像データ（Ａｈ）がメモリ１４にＤＭＡ転送される。
【００５１】制御信号作成部２３は、上記した画像データ（Ａｈ）のＤＭＡ転送が終了した後、入出力Ｉ／Ｆ１５への回答信号を非アクティブとする（タイミングｔ１４）。
＜３：１６ビットメモリ，１６ビット入出力Ｉ／Ｆ，ＯＵＴ方向＞次に、メモリ１４および入出力Ｉ／Ｆ１５のデータバス幅が共に１６ビットの構成を例に説明する。ＤＭＡ転送の方向は「ＯＵＴ方向」とする。これは図３のパターン３に相当する。
【００５２】パターン３を表すパターン情報が結合分離部２２に出力されると、結合分離部２２では、上記パターン１,２と同様、スルーブロック４５が選択される（図４）。また、パターン３を表すパターン情報は制御信号作成部２３にも出力され、上記パターン１と同様、リード信号をメモリ１４側に１回、ライト信号を入出力Ｉ／Ｆ１５側に１回出力する準備がなされる（図８）。
【００５３】このように、パターン３の場合には、制御信号作成部２３から出力されるリード信号およびライト信号の出力先および回数が上記パターン１と同じであるため、上記した図９のタイミングチャートにしたがって、メモリ１４から入出力Ｉ／Ｆ１５に画像データがＤＭＡ転送される。ただし、この場合には、メモリ１４のデータバス幅が１６ビットのため、画像データ（Ａｈ）のビット数も１６ビットである。メモリ１４から結合分離部２２に読み出された１６ビットの画像データ（Ａｈ）は、スルーブロック４５を介して入出力バッファ２４に転送され、ライト信号と共に入出力Ｉ／Ｆ１５に書き込まれる。
【００５４】上記パターン３の場合には、入出力Ｉ／Ｆ１５の１６ビットのデータバス幅を有効に利用して、メモリ１４からの１６ビットの画像データ（Ａｈ）が入出力Ｉ／Ｆ１５にＤＭＡ転送される。
＜４：１６ビットメモリ，１６ビット入出力Ｉ／Ｆ，ＩＮ方向＞次に、ＤＭＡ転送の方向が「ＩＮ方向」の場合を説明する。これは図３のパターン４に相当する。
【００５５】パターン４を表すパターン情報が結合分離部２２に出力されると、結合分離部２２では、上記パターン１〜３と同様、スルーブロック４５が選択される（図４）。また、パターン４を表すパターン情報は制御信号作成部２３にも出力され、上記パターン２と同様、リード信号を入出力Ｉ／Ｆ１５側に１回、ライト信号をメモリ１４側に１回出力する準備がなされる（図８）。
【００５６】このように、パターン４の場合には、制御信号作成部２３から出力されるリード信号およびライト信号の出力先および回数が上記パターン２と同じであるため、上記した図９のタイミングチャートにしたがって、入出力Ｉ／Ｆ１５からメモリ１４に画像データがＤＭＡ転送される。ただし、この場合には、入出力Ｉ／Ｆ１５のデータバス幅が１６ビットのため、画像データ（Ａｈ）のビット数も１６ビットである。入出力Ｉ／Ｆ１５から結合分離部２２に読み出された１６ビットの画像データ（Ａｈ）は、スルーブロック４５を介してアドレス制御部１６に転送され、アドレス信号およびライト信号とと共に、メモリ１４に書き込まれる。
【００５７】上記パターン４の場合には、メモリ１４の１６ビットのデータバス幅を有効に利用して、入出力Ｉ／Ｆ１５からの１６ビットの画像データ（Ａｈ）がメモリ１４にＤＭＡ転送される。
＜５：８ビットメモリ，１６ビット入出力Ｉ／Ｆ，ＯＵＴ方向＞次に、メモリ１４のデータバス幅が８ビット、入出力Ｉ／Ｆ１５のデータバス幅が１６ビットの構成を例に説明する。ＤＭＡ転送の方向は「ＯＵＴ方向」とする。これは図３のパターン５に相当する。パターン５では画像データの結合（８ビット→１６ビット）が必要になる。
【００５８】パターン５を表すパターン情報が結合分離部２２に出力されると、結合分離部２２では、図５に示すように結合ブロック４３が選択され（図４）、入力セレクタ４１と結合ブロック４３と出力セレクタ４２とからなる画像データの転送経路が形成される。また、パターン５を表すパターン情報は制御信号作成部２３にも出力され、図８に示すように、リード信号をメモリ１４側に２回、ライト信号を入出力Ｉ／Ｆ１５側に１回出力する準備がなされる。
【００５９】このように、パターン５の場合には、制御信号作成部２３から出力されるリード信号およびライト信号の出力先が上記パターン１,３と同じである。しかし、リード信号およびライト信号の回数は異なっている。このため、図１０のタイミングチャートにしたがって、メモリ１４から入出力Ｉ／Ｆ１５に画像データがＤＭＡ転送される。
【００６０】入出力Ｉ／Ｆ１５から出力された要求信号（タイミングｔ２１）を受け取ると、タイミング発生器４７は、制御信号作成部２３に対してタイミング信号を出力し、「回答信号の出力」および「制御信号（リード信号およびライト信号）の出力」を指示する。制御信号作成部２３では、タイミング発生器４７からの指示に基づいて回答信号を出力する（タイミングｔ２２）。この回答信号は、結合分離部２２と入出力バッファ２４とを介して入出力Ｉ／Ｆ１５に送られる。
【００６１】さらに、制御信号作成部２３では（図２）、タイミング発生器４７からのタイミング信号を受け取ると、図８のパターン５の欄に示すように、メモリ１４側にリード信号を２回アクティブとなる形で出力する（タイミングｔ２２,ｔ２３）。２回のリード信号は、一定時間Ｔ１を開けて連続的に出力される。一定時間Ｔ１は、リード信号のアクティブ期間Ｔ２と同一以上である（Ｔ１≧Ｔ２）。また、２回目のリード信号に続けて、制御信号作成部２３は、入出力Ｉ／Ｆ１５側にライト信号を１回出力する（タイミングｔ２４）。
【００６２】制御信号作成部２３からメモリ１４側に出力されたリード信号は、アドレス制御部１６（図１）を介してメモリ１４に送られる。このとき、アドレス制御部１６からメモリ１４にはアドレス信号も出力されている。その結果、１回目のリード信号が出力されている間のアドレス信号に基づいて、１つ目の画像データ（Ａｈ）が結合分離部２２に読み出される。また、２回目のリード信号が出力されている間のアドレス信号に基づいて、２つ目の画像データ（Ｂｈ）が結合分離部２２に読み出される。
【００６３】メモリ１４のデータバス幅が８ビットのため、１つ目の画像データ（Ａｈ）のビット数も、２つ目の画像データ（Ｂｈ）のビット数も、８ビットである。これら２つの画像データ（Ａｈ)(Ｂｈ）は、順に、結合分離部２２に送られる。上記したように、結合分離部２２では、結合ブロック４３（図４）が選択されているため、メモリ１４から結合分離部２２に読み出された８ビットの画像データ（Ａｈ)(Ｂｈ）は、順に、入力セレクタ４１を介して結合ブロック４３に転送される。
【００６４】結合ブロック４３では、上記した１回目のリード信号と同じタイミング(ｔ２２)でタイミング発生器４７から出力されたタイミング信号に基づいて、分岐回路５１がビット左シフタ５２側に切り換えられている。このため、１回目のリード信号に合わせてメモリ１４から読み出された１つ目の画像データ（Ａｈ）は、分岐回路５１を介してビット左シフタ５２に転送される。そして、１つ目の画像データ（Ａｈ）は、図６(ａ)に示すように、ビット左シフタ５２において８ビット分だけ左にシフトされ、下位８ビットが０の１６ビットの画像データ（Ａ０ｈ）に変換される。
【００６５】次に、結合ブロック４３では、上記した２回目のリード信号と同じタイミング(ｔ２３)でタイミング発生器４７から出力されたタイミング信号に基づいて、分岐回路５１がビット付加５３側に切り換えられている。このため、２回目のリード信号に合わせてメモリ１４から読み出された２つ目の画像データ（Ｂｈ）は、分岐回路５１を介してビット付加５３に転送される。そして、２つ目の画像データ（Ｂｈ）は、図６(ｂ)に示すように、上位８ビット分に０が付加された１６ビットの画像データ（０Ｂｈ）に変換される。
【００６６】ビット左シフタ５２からの１６ビットの画像データ（Ａ０ｈ）と、ビット付加５３からの１６ビットの画像データ（０Ｂｈ）とは、加算器５４において加算され（図６(ｃ)）、１６ビットの画像データ（ＡＢｈ）に変換される。このようにして結合ブロック４３で結合された１６ビットの画像データ（ＡＢｈ）は、出力セレクタ４２から入出力バッファ２４に転送される。
【００６７】一方、２回目のリード信号の出力直後（タイミングｔ２４）、制御信号作成部２３（図２）から入出力Ｉ／Ｆ１５側に出力されたライト信号は、結合分離部２２と入出力バッファ２４とを介して入出力Ｉ／Ｆ１５に出力される。そして、制御信号作成部２３からのライト信号が入出力Ｉ／Ｆ１５に出力されている間、上記した１６ビットの画像データ（ＡＢｈ）は入出力バッファ２４から入出力Ｉ／Ｆ１５に書き込まれる。
【００６８】制御信号作成部２３は、上記した１６ビットの画像データ（ＡＢｈ）のＤＭＡ転送が終了した後、入出力Ｉ／Ｆ１５への回答信号を非アクティブとする（タイミングｔ２５）。このように、上記パターン５の場合には、メモリ１４から順に読み出された２つの８ビットの画像データ（Ａｈ)(Ｂｈ）がＤＭＡ転送の途中（結合ブロック４３）で結合され、１６ビットの画像データ（ＡＢｈ）に変換されるため、入出力Ｉ／Ｆ１５の１６ビットのデータバス幅を有効に利用して、メモリ１４から入出力Ｉ／Ｆ１５にＤＭＡ転送できる。
【００６９】また、上記した画像データを結合（８ビット→１６ビット）する場合のＤＭＡ転送の周期Ｔ２０は、基本クロック３回分に相当する。従来、外部のコンピュータの処理能力に応じた１６ビット分の画像データをＤＭＡ転送するには、８ビット単位のＤＭＡ転送を２回行わなければならなかった（基本クロック４回分）が、本実施形態によれば、基本クロック３回分で１６ビットの画像データ（ＡＢｈ）をＤＭＡ転送することができ、格段に高速化が図られる。
【００７０】＜６：８ビットメモリ，１６ビット入出力Ｉ／Ｆ，ＩＮ方向＞次に、ＤＭＡ転送の方向が「ＩＮ方向」の場合を説明する。これは図３のパターン６に相当する。パターン６では画像データの分離（１６ビット→８ビット）が必要になる。パターン６を表すパターン情報が結合分離部２２に出力されると、結合分離部２２では、図５に示すように分離ブロック４４が選択され、図４に示す入力セレクタ４１と分離ブロック４４と出力セレクタ４２とからなる画像データの転送経路が形成される。
【００７１】また、パターン６を表すパターン情報は制御信号作成部２３にも出力され、図８に示すように、リード信号を入出力Ｉ／Ｆ１５側に１回、ライト信号をメモリ１４側に２回出力する準備がなされる。このように、パターン６の場合には、制御信号作成部２３から出力されるリード信号およびライト信号の出力先が上記パターン２,４と同じである。しかし、リード信号およびライト信号の回数は異なっている。このため、図１１のタイミングチャートにしたがって、入出力Ｉ／Ｆ１５からメモリ１４に画像データがＤＭＡ転送される。
【００７２】入出力Ｉ／Ｆ１５から出力された要求信号（タイミングｔ３１）を受け取ると、タイミング発生器４７は、制御信号作成部２３に対してタイミング信号を出力し、「回答信号の出力」および「制御信号（リード信号およびライト信号）の出力」を指示する。制御信号作成部２３では、タイミング発生器４７からの指示に基づいて回答信号を出力する（タイミングｔ３２）。この回答信号は、結合分離部２２と入出力バッファ２４とを介して入出力Ｉ／Ｆ１５に送られる。
【００７３】さらに、制御信号作成部２３では（図２）、タイミング発生器４７からのタイミング信号を受け取ると、図８のパターン６の欄に示すように、入出力Ｉ／Ｆ１５側にリード信号を１回出力する（タイミングｔ３２）。また、リード信号に続けて、ライト信号をメモリ１４側に２回アクティブとなる形で出力する（タイミングｔ３３,ｔ３４）。２回のライト信号は、一定時間Ｔ１を開けて連続的に出力される。一定時間Ｔ１は、ライト信号のアクティブ期間Ｔ２と同一以上である（Ｔ１≧Ｔ２）。
【００７４】制御信号作成部２３からのリード信号は、結合分離部２２と入出力バッファ２４とを介して入出力Ｉ／Ｆ１５に送られる。そして、このリード信号に合わせて、入出力Ｉ／Ｆ１５から結合分離部２２に１つの画像データ（ＡＢｈ）が読み出される。入出力Ｉ／Ｆ１５のデータバス幅が１６ビットのため、画像データ（ＡＢｈ）のビット数も１６ビットである。
【００７５】上記したように、結合分離部２２では、分離ブロック４４（図４）が選択されているため、入出力Ｉ／Ｆ１５から結合分離部２２に読み出された１６ビットの画像データ（ＡＢｈ）は、入力セレクタ４１を介して分離ブロック４４に転送される。分離ブロック４４では、上記したリード信号と同じタイミング(ｔ３２)で、１６ビットの画像データ（ＡＢｈ）がビット右シフタ５５とビットマスク５６とに転送される。
【００７６】そして、画像データ（ＡＢｈ）は、図７(ａ)に示すように、ビット右シフタ５５において８ビット分だけ右にシフトされ、上位８ビットが０の画像データ（０Ａｈ）に変換される。また、画像データ（ＡＢｈ）は、図７(ｂ)に示すように、ビットマスク５６において上位８ビット分がマスクされ、上位８ビットが０の画像データ（０Ｂｈ）に変換される。
【００７７】ビット右シフタ５５からの１６ビットの画像データ（０Ａｈ）と、ビットマスク５６からの１６ビットの画像データ（０Ｂｈ）とは、セレクタ５７において下位８ビット分が選択され（図７(ｃ)）、８ビットの画像データ（Ａｈ)(Ｂｈ）として順に、出力セレクタ４２からアドレス制御部１６に転送される。ただし、分離ブロック４４のセレクタ５７における画像データの下位８ビットビット分の選択は、上記した２回のライト信号と同じタイミング（ｔ３３,ｔ３４）で、タイミング発生器４７から出力さたタイミング信号に基づいて実行される。
【００７８】すなわち、分離ブロック４４では、上記した１回目のライト信号と同じタイミング（ｔ３３）において、ビット右シフタ５５からの１６ビットの画像データ（０Ａｈ）のうち下位８ビット分が選択され、１つ目の８ビットの画像データ（Ａｈ)としてアドレス制御部１６に転送される。また、分離ブロック４４では、上記した２回目のライト信号と同じタイミング（ｔ３４）において、ビットマスク５６からの１６ビットの画像データ（０Ｂｈ）のうち下位８ビット分が選択され、２つ目の８ビットの画像データ(Ｂｈ）としてアドレス制御部１６に転送される。
【００７９】一方、制御信号作成部２３（図２）からメモリ１４側に出力されたライト信号は、アドレス制御部１６（図１）を介してメモリ１４に送られる。このとき、アドレス制御部１６からメモリ１４にはアドレス信号も出力されている。その結果、１回目のライト信号が出力されている間のアドレス信号に基づいて、１つ目の画像データ（Ａｈ）がメモリ１４に書き込まれる。また、２回目のライト信号が出力されている間のアドレス信号に基づいて、２つ目の画像データ（Ｂｈ）がメモリ１４に書き込まれる。
【００８０】制御信号作成部２３は、上記した２つ目の画像データ（Ｂｈ）のＤＭＡ転送が終了した後、入出力Ｉ／Ｆ１５への回答信号を非アクティブとする（タイミングｔ３５）。
【００８１】このように、上記パターン６の場合には、入出力Ｉ／Ｆ１５から読み出された１６ビットの画像データ（ＡＢｈ）がＤＭＡ転送の途中（分離ブロック４４）で分離され、２つの８ビットの画像データ（Ａｈ)(Ｂｈ）に変換された後に、順次メモリ１４に書き込まれるため、入出力Ｉ／Ｆ１５の１６ビットのデータバス幅を有効に利用して、入出力Ｉ／Ｆ１５からメモリ１４にＤＭＡ転送できる。
【００８２】また、上記した画像データを分離（１６ビット→８ビット）する場合のＤＭＡ転送の周期Ｔ３０は、基本クロック３回分に相当する。従来、外部のコンピュータの処理能力に応じた１６ビット分の画像データをＤＭＡ転送するには、８ビット単位のＤＭＡ転送を２回行わなければならなかった（基本クロック４回分）が、本実施形態によれば、基本クロック３回分で１６ビットの画像データ（ＡＢｈ）をＤＭＡ転送することができ、格段に高速化が図られる。
【００８３】＜７：１６ビットメモリ，８ビット入出力Ｉ／Ｆ，ＯＵＴ方向＞次に、メモリ１４のデータバス幅が１６ビット、入出力Ｉ／Ｆ１５のデータバス幅が８ビットの構成を例に説明する。ＤＭＡ転送の方向は「ＯＵＴ方向」とする。これは図３のパターン７に相当する。パターン７でも画像データの分離（１６ビット→８ビット）が必要になる。
【００８４】パターン７を表すパターン情報が結合分離部２２に出力されると、結合分離部２２では、上記パターン６と同様、分離ブロック４４が選択される（図４）。また、パターン７を表すパターン情報は制御信号作成部２３にも出力され、図８に示すように、リード信号をメモリ１４側に１回、ライト信号を入出力Ｉ／Ｆ１５側に２回出力する準備がなされる。
【００８５】このように、パターン７の場合には、制御信号作成部２３からリード信号およびライト信号を出力する方向が上記パターン６とは逆になっている。このため、上記した図１１のタイミングチャートにしたがって、メモリ１４から入出力Ｉ／Ｆ１５に画像データがＤＭＡ転送される。
【００８６】すなわち、制御信号作成部２３では、タイミング発生器４７からのタイミング信号を受け取ると、メモリ１４側にリード信号を１回出力する（タイミングｔ３２）。また、リード信号に続けて、ライト信号を入出力Ｉ／Ｆ１５側に２回アクティブとなる形で出力する（タイミングｔ３３,ｔ３４）。制御信号作成部２３からのリード信号は、アドレス制御部１６を介してメモリ１４に送られる。このとき、アドレス制御部１６からメモリ１４にはアドレス信号も出力されている。その結果、リード信号が出力されている間のアドレス信号に基づいて、１つの画像データ（ＡＢｈ）がメモリ１４から結合分離部２２に読み出される。メモリ１４のデータバス幅が１６ビットのため、画像データ（ＡＢｈ）のビット数も１６ビットである。
【００８７】上記したように、結合分離部２２では、分離ブロック４４（図４）が選択されているため、メモリ１４から結合分離部２２に読み出された１６ビットの画像データ（ＡＢｈ）は、入力セレクタ４１を介して分離ブロック４４に転送される。分離ブロック４４では、上記したリード信号と同じタイミング(ｔ３２)で、１６ビットの画像データ（ＡＢｈ）がビット右シフタ５５とビットマスク５６とに転送される。画像データ（ＡＢｈ）は、ビット右シフタ５５（図７(ａ)）において、上位８ビットが０の画像データ（０Ａｈ）に変換される。また、画像データ（ＡＢｈ）は、ビットマスク５６（図７(ｂ)）において、上位８ビットが０の画像データ（０Ｂｈ）に変換される。
【００８８】ビット右シフタ５５からの画像データ（０Ａｈ）と、ビットマスク５６からの画像データ（０Ｂｈ）とは、セレクタ５７において、上記した２回のライト信号と同じタイミング（ｔ３３,ｔ３４）で下位８ビット分が選択され（図７(ｃ)）、８ビットの画像データ（Ａｈ)(Ｂｈ）として順に、出力セレクタ４２から入出力バッファ２４に転送される。
【００８９】上記パターン６の場合と同様、セレクタ５７では、１回目のライト信号と同じタイミング（ｔ３３）で、ビット右シフタ５５からの画像データ（０Ａｈ）に基づく８ビットの画像データ（Ａｈ)を転送し、２回目のライト信号と同じタイミング（ｔ３４）で、ビットマスク５６からの画像データ（０Ｂｈ）に基づく８ビットの画像データ(Ｂｈ）を転送する。
【００９０】一方、制御信号作成部２３から入出力Ｉ／Ｆ１５側に出力された２回のライト信号は、結合分離部２２と入出力バッファ２４とを介して順に入出力Ｉ／Ｆ１５に送られる。そして、１回目のライト信号が入出力Ｉ／Ｆ１５に出力されている間、１つ目の画像データ（Ａｈ）が入出力Ｉ／Ｆ１５に書き込まれる。また、２回目のライト信号が入出力Ｉ／Ｆ１５に出力されている間、２つ目の画像データ（Ｂｈ）が入出力Ｉ／Ｆ１５に書き込まれる。
【００９１】制御信号作成部２３は、上記した２つ目の画像データ（Ｂｈ）のＤＭＡ転送が終了した後、入出力Ｉ／Ｆ１５への回答信号を非アクティブとする（タイミングｔ３５）。このように、上記パターン７の場合には、メモリ１４から読み出された１６ビットの画像データ（ＡＢｈ）がＤＭＡ転送の途中（分離ブロック４４）で分離され、２つの８ビットの画像データ（Ａｈ)(Ｂｈ）に変換された後に、順次、入出力Ｉ／Ｆ１５に書き込まれるため、メモリ１４の１６ビットのデータバス幅を有効に利用し、且つ、従来よりも短い周期Ｔ３０で、メモリ１４から入出力Ｉ／Ｆ１５にＤＭＡ転送できる。
【００９２】＜８：１６ビットメモリ，８ビット入出力Ｉ／Ｆ，ＩＮ方向＞次に、ＤＭＡ転送の方向が「ＩＮ方向」の場合を説明する。これは図３のパターン８に相当する。パターン８では画像データの結合（８ビット→１６ビット）が必要になる。パターン８を表すパターン情報が結合分離部２２に出力されると、結合分離部２２では、上記パターン５と同様、結合ブロック４３が選択される（図４）。
【００９３】また、パターン８を表すパターン情報は制御信号作成部２３にも出力され、図８に示すように、リード信号を入出力Ｉ／Ｆ１５側に２回、ライト信号をメモリ１４側に１回出力する準備がなされる。このように、パターン８の場合には、制御信号作成部２３からリード信号およびライト信号を出力する方向が上記パターン５とは逆になっている。このため、上記した図１０のタイミングチャートにしたがって、入出力Ｉ／Ｆ１５からメモリ１４に画像データがＤＭＡ転送される。
【００９４】すなわち、制御信号作成部２３では、タイミング発生器４７からのタイミング信号を受け取ると、入出力Ｉ／Ｆ１５側にリード信号を２回アクティブとなる形で出力する（タイミングｔ２２,ｔ２３）。また、２回目のリード信号に続けて、制御信号作成部２３は、メモリ１４側にライト信号を１回出力する（タイミングｔ２４）。
【００９５】制御信号作成部２３からの２回のリード信号は、結合分離部２２と入出力バッファ２４とを介して順に入出力Ｉ／Ｆ１５に送られる。そして、１回目のリード信号に合わせて、１つ目の画像データ（Ａｈ）が入出力Ｉ／Ｆ１５から結合分離部２２に読み出される。また、２回目のリード信号に合わせて、２つ目の画像データ（Ｂｈ）が入出力Ｉ／Ｆ１５から結合分離部２２に読み出される。入出力Ｉ／Ｆ１５のデータバス幅が８ビットのため、１つ目の画像データ（Ａｈ）のビット数も、２つ目の画像データ（Ｂｈ）のビット数も、８ビットである。
【００９６】上記したように、結合分離部２２では、結合ブロック４３（図４）が選択されているため、入出力Ｉ／Ｆ１５から結合分離部２２に読み出された８ビットの画像データ（Ａｈ)(Ｂｈ）は、順に、入力セレクタ４１を介して結合ブロック４３に転送される。また、結合ブロック４３では、上記パターン５と同様、１回目のリード信号に合わせて読み出された１つ目の画像データ（Ａｈ）が、分岐回路５１を介してビット左シフタ５２に転送される（タイミングｔ２２）。そして、１つ目の画像データ（Ａｈ）は、ビット左シフタ５２において、下位８ビットが０の１６ビットの画像データ（Ａ０ｈ）に変換される（図６(ａ)）。
【００９７】また、結合ブロック４３では、２回目のリード信号に合わせて読み出された２つ目の画像データ（Ｂｈ）が、分岐回路５１を介してビット付加５３に転送される（タイミングｔ２３）。そして、２つ目の画像データ（Ｂｈ）は、ビット付加５３において、上位８ビット分が０の１６ビットの画像データ（０Ｂｈ）に変換される（図６(ｂ)）。
【００９８】ビット左シフタ５２からの画像データ（Ａ０ｈ）と、ビット付加５３からの画像データ（０Ｂｈ）とは、加算器５４において加算され（図６(ｃ)）、１６ビットの画像データ（ＡＢｈ）に変換される。このようにして結合ブロック４３で結合された１６ビットの画像データ（ＡＢｈ）は、出力セレクタ４２からアドレス制御部１６に転送される。
【００９９】一方、制御信号作成部２３からのライト信号は、アドレス制御部１６を介してメモリ１４に出力される。このとき、アドレス制御部１６からメモリ１４にはアドレス信号も出力されている。その結果、ライト信号が出力されている間のアドレス信号に基づいて、上記した１６ビットの画像データ（ＡＢｈ）がメモリ１４に書き込まれる。
【０１００】制御信号作成部２３は、上記した１６ビットの画像データ（ＡＢｈ）のＤＭＡ転送が終了した後、入出力Ｉ／Ｆ１５への回答信号を非アクティブとする（タイミングｔ２５）。このように、上記パターン８の場合には、入出力Ｉ／Ｆ１５から順に読み出された２つの８ビットの画像データ（Ａｈ)(Ｂｈ）がＤＭＡ転送の途中（結合ブロック４３）で結合され、１６ビットの画像データ（ＡＢｈ）に変換されるため、メモリ１４の１６ビットのデータバス幅を有効に利用し、且つ、従来よりも短い周期Ｔ２０で、入出力Ｉ／Ｆ１５からメモリ１４にＤＭＡ転送できる。
【０１０１】以上説明したように、本実施形態のデータ処理部１３によれば、メモリ１４のデータバス幅が８ビットで入出力Ｉ／Ｆ１５のデータバス幅が１６ビットの構成（パターン５,６）でも、逆にメモリ１４が１６ビットで入出力Ｉ／Ｆ１５が８ビットの構成（パターン７,８）でも、データバス幅が広い方のデバイス（メモリ１４または入出力Ｉ／Ｆ１５）を有効に利用し、且つ、効率良く画像データをＤＭＡ転送することができる。メモリ１４と入出力Ｉ／Ｆ１５が共に８ビットの構成（パターン１,２）や、共に１６ビットの構成（パターン３,４）でも、効率良く画像データをＤＭＡ転送できるのは言うまでもない。
【０１０２】なお、上記した実施形態では、メモリ１４の設計バス幅および入出力Ｉ／Ｆ１５の設計バス幅が共に１６ビットのデータ処理部１３を例に説明したが、本発明は、設計バス幅が３２ビットや６４ビットのデータ処理部にも適用できる。例えば、設計バス幅が２Ｘビット（Ｘ＝１６,３２,…）のデータ処理部において、メモリ１４のデータバス幅がＸビットで入出力Ｉ／Ｆ１５のデータバス幅が２Ｘビットの構成でも、逆にメモリ１４が２Ｘビットで入出力Ｉ／Ｆ１５がＸビットの構成でも、効率良く画像データをＤＭＡ転送できるようにするには、上記ビット左シフタ５２,ビット付加５３,加算器５４,ビット右シフタ５５,ビットマスク５６,セレクタ５７として、Ｘビット単位で処理する回路を用いれば良い。
【０１０３】また、設計バス幅が８Ｙビット（Ｙ＝４,８,…）のデータ処理部において、メモリ１４のデータバス幅が８ビットで入出力Ｉ／Ｆ１５のデータバス幅が８Ｙビットの構成でも、逆にメモリ１４が８Ｙビットで入出力Ｉ／Ｆ１５が８ビットの構成でも、効率良く画像データをＤＭＡ転送させることができる。例えば、Ｙ＝４の場合、上記ビット左シフタ５２と並列に１６ビット左シフタおよび２４ビット左シフタを設け、上記ビット右シフタ５５と並列に１６ビット右シフタおよび２４ビット右シフタを設け、加算器５４およびセレクタ５７として８Ｙビット単位で処理する回路を用い、制御信号作成回路２３からのリード信号またはライト信号をＹ回出力すれば良い。この場合には、(Ｙ＋１)回分の基準クロックで高速に画像データをＤＭＡ転送することができる。
【０１０４】さらに、上記した実施形態では、画像入力装置の一例としてフィルムスキャナ１０を説明したが、本発明は、フラットベッドスキャナやデジタルカメラなど、イメージセンサやＡ／Ｄ変換器を有する画像入力装置であれば全てに適用できる。また、上記した実施形態では、画像データをＤＭＡ転送する装置（データ処理部１３）について説明したが、本発明は、画像データ以外のデータをＤＭＡ転送する装置にも適用できる。例えば、計測機器の内部において計測データをＤＭＡ転送する装置や、コンピュータの内部において有限要素法による解析データをＤＭＡ転送する装置、ＧＰＳ(Global Positioning System)の内部において位置データをＤＭＡ転送する装置に、本発明を適用することが考えられる。
【０１０５】
【発明の効果】以上説明したように、本発明のデータ転送装置では、レジスタ部に記憶された情報（データバス幅およびＤＭＡ転送の方向）に基づいて調整部（結合分離部）がデータのビット数を調整するため、メモリと入出力インターフェースとの一方を設計バス幅より小さいデータバス幅のものに交換することによって、メモリのデータバス幅と入出力インターフェースのデータバス幅とが異なった場合でも、データバス幅が広い方のデバイス（メモリまたは入出力インターフェース）を有効に利用することができ、かつ、データを効率良くＤＭＡ転送することができる。
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| 【出願人】 |
【識別番号】０００００４１１２
【氏名又は名称】株式会社ニコン
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| 【出願日】 |
平成１２年１０月１８日（２０００．１０．１８） |
| 【代理人】 |
【識別番号】１０００７２７１８
【弁理士】
【氏名又は名称】古谷 史旺
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| 【公開番号】 |
特開２００２−１３２７０５（Ｐ２００２−１３２７０５Ａ） |
| 【公開日】 |
平成１４年５月１０日（２００２．５．１０） |
| 【出願番号】 |
特願２０００−３１８３３５（Ｐ２０００−３１８３３５） |
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