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【発明の名称】 ディジタル信号演算装置におけるディジタル信号プロセッサ間の信号群転送装置および方法
【発明者】 【氏名】パトリック ジェイ、スミス

【氏名】ジェイソン エイ、ジョーンズ

【氏名】ケビン エイ、マックゴニャール
【要約】 【課題】同一ディジタル信号演算装置においてディジタル信号プロセッサ間でデータ転送を行なう装置および方法を提供する。

【解決手段】少なくとも２つのディジタル信号プロセッサ３０，３０’を含むディジタル信号演算装置において、各ディジタル信号プロセッサにインタフェース・ユニット３１，３１’を追加し、ディジタル信号プロセッサ間における信号群の転送を実施する。インタフェース・ユニットは、信号群を供給するディジタル信号プロセッサの直接メモリ・アクセス・コントローラ３４，３４’から転送される信号群を受信する。次いで、インタフェース・ユニットは、信号群を要求する側の第２ディジタル信号プロセッサの直接メモリ・アクセス・コントローラに信号群を転送する。直接メモリ・アクセス・コントローラは、信号群の転送を支援するインタフェース・ユニットから制御信号を受け取る。
【特許請求の範囲】
【請求項１】 データ処理システムであって、少なくとも２つのディジタル信号プロセッサを含む第１ディジタル信号演算装置を備え、各ディジタル信号プロセッサが、コア演算ユニットと、信号群を格納するための少なくとも１つのメモリ・ユニットと、前記ディジタル信号プロセッサおよび外部構成素子間で信号を交換する少なくとも１つのシリアル・ポートと、メモリ・ユニットであって、前記コア演算ユニットによって処理される信号群を格納する、メモリ・ユニットと、インタフェース・ユニットと、前記ディジタル信号プロセッサの前記コア演算ユニット、前記メモリ・ユニット、前記シリアル・ポート、および前記インタフェース・ユニットに結合された直接管理コントローラと、を含み、前記インタフェース・ユニットが、他方のディジタル演算装置の直接メモリ・アクセス・コントローラに結合されていることを特徴とするデータ処理システム。
【請求項２】 複数のディジタル信号プロセッサを有するディジタル信号演算装置において、第１ディジタル信号プロセッサから第２ディジタル信号プロセッサに要求信号群を転送する方法であって、前記第１ディジタル信号プロセッサの直接メモリ・アクセス・コントローラが、前記第１ディジタル信号プロセッサのインタフェース・ユニットから、該インタフェース・ユニットが信号群を受け取る準備ができたことを示す第１制御信号を受け取ったときに、前記第１ディジタル信号プロセッサのメモリ・ユニットから前記第１ディジタル信号プロセッサのインタフェース・ユニットに要求信号を転送するステップと、前記第１ディジタル信号プロセッサのインタフェース・ユニット内に前記要求信号があるとき、前記第１ディジタル信号プロセッサのインタフェース・ユニットから前記第２ディジタル信号プロセッサの直接メモリ・アクセス・コントローラに第２制御信号を印加するステップと、前記第２制御信号の印加後に、前記要求信号群を、前記第２ディジタル信号プロセッサの直接メモリ・アクセス・コントローラに転送するステップと、を含むことを特徴とする方法。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、一般的に、データ処理装置に関し、更に特定すれば、一般にディジタル信号演算装置と呼ばれている、特殊高性能演算装置に関する。具体的には、本発明は、同一ディジタル信号演算装置におけるディジタル信号プロセッサ間のデータ転送に関する。
【０００２】
【従来の技術】図１を参照すると、従来技術による２つのディジタル信号プロセッサを有するディジタル信号演算装置１が示されている。第１ディジタル信号プロセッサ１０は、コア演算ユニット１２（演算コアと多くの場合呼ばれている）、直接メモリ・アクセス・ユニット１４、メモリ・ユニットまたは複数のメモリ・ユニット１６、およびシリアル・ポートまたは複数のシリアル・ポート１８を含む。メモリ・ユニット１６は、処理しようとする信号群、またはコア演算ユニット１２によって処理しようとする信号群の処理において補助する信号群を格納する。コア演算ユニット１２は、メモリ・ユニット１６における信号群の大量の演算を実行する。直接メモリ・アクセス・ユニット１４は、コア演算ユニット１２およびメモリ・ユニット１６に結合されており、これらの間での信号群の交換を仲介する。シリアル・ポート１８は、ディジタル信号演算装置１外部の処理構成素子と信号群を交換する。コア演算ユニット１２は、シリアル・ポート１８およびメモリ・ユニット１６に結合され、これらの構成素子間における信号群の交換を制御する。また、図１は、第２のディジタル信号プロセッサ１０’も含む。第２ディジタル信号プロセッサ１０’は、第１ディジタル信号プロセッサ１０の複製であり、コア演算ユニット１２’、直接メモリ・アクセス・ユニット１４’、メモリ・ユニット１６’、およびシリアル・ポート１８’を含む。ディジタル信号プロセッサ１０，１０’の構成素子の機能性は同じである。
【０００３】ディジタル信号プロセッサは、通常、機能性は限られるが、繰り返し行いしかも高速が要求される機能を実行するように設計され実施される。高速フーリエ変換（ＦＦＴ）の計算およびビタビ・アルゴリズム・デコードは、ディジタル信号プロセッサを利用して多大な効果が得られた２つの事例である。ディジタル信号プロセッサが確実に高い効率で動作するために、通常、限られた機能性の実行にコア演算を最適化する。最適化プロセスの一部は、可能な限り、最適化した機能（複数の機能）の対象とならないあらゆる処理をオフ・ロード(off-loading)することを含む。例えば、コア演算ユニット１２，１２’およびメモリ・ユニット１６，１６’間における信号群の交換は、直接メモリ・アクセス・コントローラ１４，１４’によって制御される。信号群の交換制御には、メモリ・ユニットに対するアドレシング機能を直接メモリ・アクセス・コントローラに割り当てることが含まれる。
【０００４】シリアル・ポート１８，１８’およびメモリ・ユニット１６，１６’間における信号群の転送に必要なコア演算ユニットの処理を軽減するために、このアクティビティの制御は、直接メモリ・アクセス・コントローラ２４，２４’に移転されている。図２を参照すると、メモリ・ユニット１６，１６’およびシリアル・ポート１８，１８’間における信号群転送を制御するディジタル信号演算装置のブロック図が示されている。このディジタル信号プロセッサの実施形態は、後に引用するAPPARATUS AND METHOD FOR THE EXCHANGE OF SIGNAL GROUPS BETWEEN APLURALITY COMPONENTS AND A DIRECT MEMORY ACCESS CONTROLLER IN A DIGITALSIGNAL PROCESSOR（ディジタル信号プロセッサにおける複数の構成素子および直接メモリ・アクセス・コントローラ間の信号群交換装置および方法）と題する特許出願に記載されている。ディジタル信号プロセッサ１０，１０’は、コア演算ユニット１２，１２’、直接メモリ・アクセス制御ユニット２４，２４’、メモリ・ユニット１６，１６’、およびシリアル・ポート１８，１８’を有する。即ち、図１に示すディジタル信号プロセッサにおける構成素子と同じである。図１および図２の実施形態における相違は、次の通りである。図１では、直接メモリ・アクセス・コントローラ１４，１４’は、メモリ・ユニット１６，１６’およびコア演算ユニット１２，１２’間の信号群の交換を制御する。図２では、直接メモリ・アクセス・コントローラ２４，２４’は、メモリ・ユニット１６，１６’およびコア演算ユニット１２，１２’間の信号群の交換を制御するだけでなく、メモリ・ユニット１６，１６’およびシリアル・ポート１８，１８’間の信号群の交換も制御する。この実施態様では、コア演算ユニット１２，１２’は、図１に示す実施態様と比較して、処理の負担を更に軽減される。したがって、コア演算ユニット１２，１２’は、結果的に、特定の演算動作のために更に最適化することが可能となる。直接メモリ・アクセス・コントローラ２４，２４’は、複数の制御可能なスイッチと同等と見なすことができる。これらのスイッチは、構成素子間の信号転送に制御可能なチャネルを設ける。（ディジタル信号プロセッサの好適な実施形態では、代表例として、２つのメモリ・ユニットおよび２つのシリアル・ポートがある。したがって、より多くのチャネルを用いることができる。好適な実施形態では、６つのチャネルが直接メモリ・アクセス・コントローラ２４，２４’では利用可能である。）
【０００５】複数のディジタル信号プロセッサ１０，１０’が内部に含まれるディジタル信号演算装置では、ディジタル信号プロセッサ１０，１０’間における信号群の転送が行なえると有利となる状況が発生し得る。例えば、各ディジタル信号プロセッサが複雑な処理動作の一部を実行している状況では、一方のディジタル信号プロセッサが実行する処理動作によって発生する結果、即ち、信号群の形態の結果を、第２ディジタル信号プロセッサが第２の処理動作のために必要とする場合があり得る。
【０００６】
【発明が解決しようとする課題】従来、このような信号群の転送は、ディジタル信号演算装置１外部の構成素子によって行われていた。即ち、ディジタル信号演算装置１が製作されているチップに含まれていない装置によって実行しなければならなかった。例えば、第１ディジタル信号プロセッサ１０からディジタル信号プロセッサ１０’に転送する信号群は、ディジタル信号プロセッサ１０のシリアル・ポート１８を経由して、ディジタル信号演算装置１にエクスポートされる。次に、信号群は、シリアル・ポート１８’を経由して、ディジタル信号演算装置１にインポートされる。シリアル・ポート１８’は、ディジタル信号プロセッサ１０’の一部であり、このプロセッサが信号群を必要とする。明らかであろうが、この転送は複雑で、同じチップ上に製作されているディジタル信号プロセッサ１０，１０’間における広範な外部調整を必要とするばかりでなく、転送には比較的長い時間量が必要であり、そのためディジタル信号演算装置の効率が低下する。
【０００７】したがって、同じディジタル信号演算装置において第１ディジタル信号プロセッサのメモリ・ユニットから第２ディジタル信号プロセッサのメモリ・ユニットへのデータ群交換を特徴の１つとして有する装置および関連する方法の必要性が感じられていた。更に、ディジタル信号プロセッサ１０，１０’を構成素子とするディジタル信号演算装置１内部においてディジタル信号プロセッサ間のデータ転送が行われることも、前述の装置および関連する方法の別の特徴である。また、一方のディジタル信号プロセッサから第２ディジタル信号プロセッサへの信号群の転送が、いずれのコア演算ユニットとの相互作用も最少に抑えて実行されるようにしたことも前述の装置および関連する方法の更に別の特徴である。更に、各ディジタル信号プロセッサにインタフェース・ユニットを設け、同じディジタル信号演算装置の２つのディジタル信号プロセッサ間における信号群の転送を容易にすることが、前述の装置および関連する方法のより具体的な特徴である。
【０００８】
【課題を解決するための手段】本発明によれば、前述の特徴およびその他の特徴は、ディジタル信号プロセッサにおいて各ディジタル信号プロセッサにインタフェース・ユニットを設けることによって達成される。このインタフェース・ユニットは、ディジタル信号プロセッサ間で転送される信号群を一時的に格納する。インタフェース・ユニットは、信号群を格納しているディジタル信号プロセッサにおける直接メモリ・アクセス・コントローラを介して、メモリ・ユニットから信号群を受け取り、直接メモリ・アクセス・ユニットを介して、信号群を必要とするディジタル信号プロセッサのメモリ・ユニットにこの信号群を印加する。インタフェース・ユニットは、第１制御信号を直接メモリ・アクセス・コントローラに印加する。インタフェース・ユニットが関連するメモリから信号群を受け取る準備ができると、インタフェース・ユニットは直接メモリ・アクセス・コントローラと連動する。信号群を送信するディジタル信号プロセッサにおけるインタフェース・ユニットは、信号群を受け取るディジタル信号プロセッサと連動する直接メモリ・アクセス・コントローラに第２制御信号を印加する。第２制御信号は、インタフェース・ユニット内に格納されている信号群の転送準備ができたことを示す。信号群の転送は、信号群を必要とするディジタル信号プロセッサから、信号群を格納しているディジタル信号演算装置への割込信号によって開始される。
【０００９】添付図面を参照することにより、当業者には本発明の理解が一層深まり、その多数の目的、特徴、および利点も明白となろう。異なる図面において同じ参照記号を用いる場合、同様または同一の構成を示すこととする。
【００１０】
【発明の実施の形態】１．図面の詳細な説明図１および図２については、本発明の背景に関して既に説明した。図３を参照すると、図２におけるディジタル信号プロセッサ２０，２０’と同様に実装された２つのディジタル信号プロセッサ３０，３０’を有するディジタル信号演算装置３が示されている。しかしながら、各ディジタル信号プロセッサ３０，３０’は、加えて、インタフェース・ユニット３１，３１’をそれぞれ含んでいる。各インタフェース・ユニット３１，３１’は、それぞれ、直接メモリ・アクセス・コントローラ３４，３４’に結合され、これらから信号群を受け取ることができる。各インタフェース・ユニット３１，３１’は、制御信号TXEMPTYを、結合されている直接メモリ・アクセス・ユニット３４，３４’にそれぞれ印加することができる。TXEMPTY信号は、この信号を発生したインタフェース・ユニット３１，３１’が、結合されている直接メモリ・アクセス・ユニット３４，３４’から信号群を受け取る準備ができたことを示す。各インタフェース・ユニット３１，３１’は、インタフェース・ユニットが位置するディジタル信号プロセッサ２０，２０’から、他方の信号プロセッサ、即ち３１’，３１内にそれぞれ位置する直接メモリ・アクセス・ユニット２４’，２４に信号群を印加するための導通経路に結合されている。加えて、各インタフェース・ユニット３１，３１’は、制御信号RXFULL, RXFULL'を発生することができる。RXFULL, RXFULL'制御信号は、それぞれ、制御信号を発生したインタフェース・ユニットを含まないディジタル信号プロセッサ３０，３０’の直接メモリ・アクセス・ユニット２４’，２４に印加される。RXFULL,RXFULL'信号は、インタフェース・ユニットが、その中に格納されている信号群を他方のディジタル信号プロセッサに送信する準備ができていることを示す。
【００１１】また、各ディジタル信号プロセッサは、INTERRUPT制御信号も発生し、他方のディジタル信号プロセッサにINTERRUPT信号を印加することができる。このINTERRUPT信号の目的は、本発明においては、演算装置間において信号群の転送を開始する機構を設けることである。
【００１２】図４を参照すると、本発明の好適な実施形態による直接メモリ・アクセス・コントローラ３４のブロック図が示されている。直接メモリ・アクセス・コントローラは、分離マルチプレクサ３４１、クロック・バッファ・ユニット３４２、調停ユニット３４３、割込多重ユニット３４４、状態制御ユニット３４５、チャネル・ユニット３４９、ｄｍａバス３４７、ＰＳＡユニット３４６を含む。分離マルチプレクサ３４１は、検査の目的のために、直接メモリ・アクセス・コントローラ３４への入力を分離する論理構成素子を含む。クロック・バッファ・ユニット３４２は、外部（即ち、ディジタル信号プロセッサの外部）クロック信号のスキューを補正するロジックを内蔵している。そして、クロック・バッファ３４２からのクロック信号は、直接メモリ・アクセス・コントローラ３４全域に分配される。割込マルチプレクサ・ユニット３４４は、ディジタル信号プロセッサ３０のコア演算ユニット１２に同期割込を供給する。調停ロジック３４３は、チャネルの１つの制御のための送信権要求(bid)に応答し、直接メモリ・アクセス・ユニット３４を介した信号群の転送のためにユーザを選択する装置を含む。ＰＳＡユニット３４６は、直接メモリ・アクセス・コントローラ３４の検査およびデバッグを行なう計算部である。状態制御ユニット３４５は、調停ユニット３４３からの信号に基づいて、直接メモリ・アクセス・コントローラ３４の状態（コンフィギュレーション）を選択し、ｄｍａバス３４７上に制御信号を印加する。制御信号は、本動作の実行のための機械コンフィギュレーションを設定する。本発明の目的上、直接メモリ・アクセス・コントローラの重要な要素は、調停ユニット３４３、状態制御ユニット３４５、およびチャネル・ユニット３４９である。信号TXEMPTY, RXFULL'は双方共調停ユニット３４３に印加される。調停ユニット３４３の目的は、チャネル割当に対するコンフリクトを解決することである。調停ユニット３４３は、状態制御部３４５に、信号転送のためにチャネルを供給する必要性を通知する。即ち、TXEMPTY'信号に対して、メモリ・ユニット１６’およびインタフェース・ユニット３１’間に、直接メモリ・アクセス・ユニット３４’を経由するチャネルを設ける。RXFULL'信号に対して、インタフェース・ユニット３１’およびメモリ・ユニット１６間に直接メモリ・アクセス・ユニット３４を経由するチャネルを設ける。ソース・アドレスおよび宛先アドレスは、ｄｍａバス３４９を経由して送信される。加えて、ｄｍａバス３４７上の制御信号がチャネル・ユニット３４９に印加される。信号群は、複数のチャネル・ユニット３４９の１つを介して転送される。
【００１３】図５を参照すると、図３に示したのと本質的に同じ制御信号および信号群を用いて、ディジタル信号プロセッサ５０，５０’間で信号群の転送を行なうディジタル信号演算装置５の第２実施形態が示されている。この第２実施形態では、図３に示した実施形態の場合と同様、転送される信号群は、ディジタル信号演算装置５が製作されているチップから離れない。代わりに、単一のインタフェース・ユニット５１を用いる。単一のインタフェース・ユニット５１は、図５では、ディジタル信号プロセッサのサブチップ５０にも５０’にも位置していないように示されているが、２つのサブチップの間に位置している。明らかであろうが、インタフェース・ユニット５１は、本発明から逸脱することなく、サブチップの一方に配置することができる。インタフェース・ユニット５１は、いずれかのメモリ・ユニット１６から、直接メモリ・アクセス・コントローラ５４を経由して入力信号群を受け取ることができ、あるいは直接メモリ・アクセス・コントローラ５４’を経由してメモリ・ユニット１６’から信号群を受け取ることができる。同様に、直接メモリ・アクセス・コントローラ５４を経由してインタフェース・ユニット５１からメモリ・ユニット１６に信号群を転送することができ、一方インタフェース・ユニット５１からの信号群は、直接メモリ・アクセス・コントローラ５４’を経由してメモリ・ユニット１６’に転送することができる。直接メモリ・アクセス・コントローラ５４，５４’は、図３の直接メモリ・アクセス・コントローラ３４，３４’と同様に実装することができる。即ち、直接メモリ・アクセス・コントローラ５４，５４’のいずれかによるTXEMPTY, RXFULL, TXEMPTY',RXFULL'制御信号に対する応答は、図３に示したものと同一である。インタフェース・ユニット５１の使用に対するコンフリクトを回避するために、信号群の交換を識別するINTERRUPT信号の受け取りにより、INTERRUPT信号を受け取ったコア演算ユニットが、（衝突する）INTERRUPT信号を、先のINTERRUPT信号を発信したコア演算ユニットに発行するのを禁止する。
【００１４】図６を参照すると、直接メモリ・アクセス・ユニットのチャネル・ユニット３４９の動作が示されている。チャネル・ユニット３４９は、複数のチャネルを含み、そのチャネルの１つが図６に示されている。マルチプレクサの入力端子には、信号群の発信元構成素子全てが結合されている。図６に示すように、発信元構成素子は、メモリ・ユニット１６、シリアル・ポート１８、コア演算ユニット１２、およびインタフェース・ユニット３１’を含む。尚、第２ディジタル信号プロセッサ３０’の直接メモリ・アクセス・ユニット３４’に入力端子が結合されていることを注記しておく。ｄｍａバス３４７からの制御信号は、マルチプレクサ・ユニット６１を介して送信されるソース構成素子を選択する。マルチプレクサ・ユニット６１を介して送信される信号群は、レジスタ・バンク６３に印加され、この中に格納される。レジスタ・バンク６３に格納された信号群は、スイッチ・ユニット６５に印加される。スイッチ・ユニット６５は、ｄｍａバス３４９からの制御信号に応答して信号群を送信し、可能な宛先構成素子、即ち、メモリ・ユニット１６、シリアル・ポート１８、コア演算ユニット１２、およびチャネル・ユニット３４９が位置するディジタル信号プロセッサ３０と連動するインタフェース・ユニット３１の内１つに信号群を印加する。
【００１５】２．好適な実施形態の動作本発明の動作は、次のように理解することができる。第１ディジタル・プロセッサのコア演算ユニットが必要とする信号群または複数の信号群は、現在第１ディジタル信号プロセッサのメモリ・ユニットに格納されていないと、第１ディジタル演算装置のソフトウエア・プログラムが判断する。また、プログラムは、必要な信号群が第２ディジタル信号プロセッサのメモリ・ユニットに格納されていると判断する。第１ディジタル信号演算装置のコア演算ユニットは、第２ディジタル信号演算装置のコア演算ユニットに、INTERRUPT信号を送る。INTERRUPT信号は、第１ディジタル信号演算装置に対するアクションが必要であることを、第２ディジタル演算装置に通知する。第１ディジタル信号プロセッサは、所定の信号群を形成し、インタフェース・ユニットが使用可能なときに直接メモリ・アクセス・ユニットを介して、所定の信号群を第１ディジタル信号プロセッサの第１インタフェース・ユニットに印加する。この信号群または複数の信号群のインタフェース・ユニットへの転送は、インタフェース・ユニットによるTXEMPTY信号の直接メモリ・アクセス・コントローラへの印加に応じて行われる。TXEMPTY信号は、信号群の格納のためにインタフェース・ユニットが使用可能であることを示す。したがって、TXEMPTY信号が発生すると、所定の信号群がインタフェース・ユニットに転送される。所定の信号群がインタフェース・ユニットに格納されると、インタフェース・ユニットはRXFULL制御信号を発生し、この信号を、必要な信号群が格納されているディジタル信号プロセッサの直接メモリ・アクセス・コントローラに印加する。RXFULL制御信号に応答して、所定の信号群が、制御信号を受け取った直接メモリ・アクセス・コントローラに転送される。次いで、直接メモリ・アクセス・コントローラは、所定の信号群を、関連するコア演算ユニットに転送する。コア演算ユニットは、所定の信号群を処理し、第１ディジタル信号プロセッサによって要求された信号群の関連するメモリ・ユニット内の格納位置を決定する。
【００１６】次に、コア演算ユニットは、所定の信号群によって指定された信号群をメモリから読み出し、これらの信号群を連携するインタフェース・ユニットに印加するように、直接メモリ・アクセス・コントローラに命令する。インタフェース・ユニットからの信号TXEMPTY'が、インタフェース・ユニットは信号群を受け取る準備ができていることを示す場合、直接メモリ・アクセス・コントローラは、要求された信号群をメモリ・ユニットからインタフェース・ユニットに転送する。インタフェース・ユニットは、RXFULL'信号を発生し、この制御信号を、信号群を要求しているディジタル信号演算装置内の直接メモリ・アクセス・コントローラに印加する。ここで、直接メモリ・アクセス・コントローラは、要求元のコア演算ユニットと連動するメモリ・ユニットに、要求された信号群を格納する。この時点で、要求された信号群は、コア演算ユニットに使用可能となる。
【００１７】当業者には明らかであろうが、前述の実施態様は、２つよりも多いディジタル信号プロセッサを含むディジタル信号演算装置にも拡張可能である。この拡張は、ディジタル信号プロセッサの全ておよび信号群ライン間における、各インタフェース・ユニットから他方のディジタル信号プロセッサに含まれる直接メモリ・アクセス・ユニットの全てまでの割込信号ラインを含む。更に、各ディジタル信号プロセッサと連動するインタフェース・ユニットは一時的記憶装置であることも明白であろう。インタフェース・ユニットは、信号群の転送を容易にするバッファ記憶ユニットである。インタフェース・ユニットは、レジスタ、例えば、先入れ先出し型構成素子、またはディジタル信号プロセッサ間で転送する信号群の一時的格納に適したその他のデバイスであればそのいずれによっても、実現することができる。
【００１８】先に明記した実施形態に関して本発明を説明したが、本発明は必ずしもこれらの実施形態に限定される訳ではない。したがって、ここには記載されていないその他の実施形態、変形、および改良も必ずしも本発明の範囲から除外される訳ではなく、本発明の範囲は特許請求の範囲によって規定されることとする。
【００１９】以上の説明に関して更に次の項を開示する。
（１）データ処理システムであって、少なくとも２つのディジタル信号プロセッサを含む第１ディジタル信号演算装置を備え、各ディジタル信号プロセッサが、コア演算ユニットと、信号群を格納するための少なくとも１つのメモリ・ユニットと、前記ディジタル信号プロセッサおよび外部構成素子間で信号を交換する少なくとも１つのシリアル・ポートと、メモリ・ユニットであって、前記コア演算ユニットによって処理される信号群を格納する、メモリ・ユニットと、インタフェース・ユニットと、前記ディジタル信号プロセッサの前記コア演算ユニット、前記メモリ・ユニット、前記シリアル・ポート、および前記インタフェース・ユニットに結合された直接管理コントローラと、を含み、前記インタフェース・ユニットが、他方のディジタル演算装置の直接メモリ・アクセス・コントローラに結合されている、データ処理システム。
（２）前記インタフェース・ユニットは、前記ディジタル信号プロセッサの直接メモリ・アクセス・コントローラから信号群を受け取り、第２ディジタル演算装置の直接メモリ・アクセス・コントローラに信号群を印加する、（１）項記載のデータ処理システム。
（３）前記インタフェース・ユニットは、ディジタル信号プロセッサ間で転送する信号群の一時的記憶ユニットである、（２）項記載のデータ処理システム。
（４）信号群の転送は、ディジタル信号プロセッサ間で転送される割込信号によって開始される、（２）項記載のデータ処理システム。
（５）前記インタフェース・ユニットは、当該インタフェース・ユニットが信号群を格納する準備ができたときに、前記ディジタル信号プロセッサの直接メモリ・アクセス・コントローラに制御信号を印加する、（２）項記載のデータ処理システム。
（６）前記インタフェース・ユニットは、当該インタフェース・ユニットが信号群を第２ディジタル信号プロセッサに転送する準備ができたときに、前記第２ディジタル信号プロセッサの直接メモリ・アクセス・コントローラに制御信号を印加する、（２）項記載のデータ処理システム。
（７）前記割込信号は、要求信号群を要求する前記ディジタル信号プロセッサによって発生され、前記ディジタル信号プロセッサは、前記要求信号群を特定する所定の信号群を形成する前記要求信号群を要求し、前記所定の信号群は、前記要求信号群を要求したディジタル信号プロセッサのインタフェース・ユニットを介して、前記要求信号群を有するディジタル信号プロセッサに転送される、（４）項記載のデータ処理システム。
【００２０】（８）複数のディジタル信号プロセッサを有するディジタル信号演算装置において、第１ディジタル信号プロセッサから第２ディジタル信号プロセッサに要求信号群を転送する方法であって、前記第１ディジタル信号プロセッサの直接メモリ・アクセス・コントローラが、前記第１ディジタル信号プロセッサのインタフェース・ユニットから、該インタフェース・ユニットが信号群を受け取る準備ができたことを示す第１制御信号を受け取ったときに、前記第１ディジタル信号プロセッサのメモリ・ユニットから前記第１ディジタル信号プロセッサのインタフェース・ユニットに要求信号を転送するステップと、前記第１ディジタル信号プロセッサのインタフェース・ユニット内に前記要求信号があるとき、前記第１ディジタル信号プロセッサのインターフェース・ユニットから前記第２ディジタル信号プロセッサの直接メモリ・アクセス・コントローラに第２制御信号を印加するステップと、前記第２制御信号の印加後に、前記要求信号群を、前記第２ディジタル信号プロセッサの直接メモリ・アクセス・コントローラに転送するステップと、を含む方法。
（９）更に、前記第２ディジタル信号プロセッサによって割込信号を発生するステップと、前記割込信号を前記第１ディジタル信号プロセッサに印加することによって、前記第１ディジタル信号プロセッサから前記第２ディジタル信号プロセッサに前記要求信号群の転送を開始するステップと、を含む、（７）項記載の方法。
（１０）更に、前記割込信号の前記第１ディジタル信号プロセッサへの印加後に、前記第２ディジタル信号プロセッサが所定の信号群を前記第１ディジタル信号プロセッサに送るステップを含み、前記所定の信号群が要求信号群を識別する、（８）項記載の方法。
（１１）更に、前記割込信号を前記第１ディジタル信号プロセッサに印加した後、前記第２プロセッサによって所定の信号群を形成するステップと、前記第２ディジタル信号プロセッサのインタフェース・ユニットが前記第２ディジタル信号プロセッサの直接メモリ・アクセス・コントローラに第１制御信号を印加した後、前記第２ディジタル信号プロセッサのインタフェース・ユニット内に前記所定の信号群を格納するステップと、前記第２ディジタル信号プロセッサのインタフェース・ユニットによって、前記第１ディジタル信号プロセッサの直接メモリ・アクセス・コントローラに第２制御信号を印加するステップと、前記第１ディジタル信号プロセッサの直接メモリ・アクセス・コントローラに、前記所定の信号群を転送するステップと、を含む、（９）項記載の方法。
【００２１】（１２）ディジタル信号演算装置であって、少なくとも第１および第２ディジタル信号プロセッサを備え、各ディジタル信号プロセッサが、コア演算ユニットと、少なくとも１つのメモリ・ユニットと、少なくとも１つのシリアル・ポートと、インタフェース・ユニットであって、第２ディジタル信号プロセッサの第２直接メモリアクセス・ユニットへのデータ信号経路を有する、インタフェース・ユニットと、直接メモリ・アクセス・コントローラであって、他の構成素子間における信号群の交換を制御する、直接メモリ・アクセス・コントローラと、を備え、インタフェース・ユニットが当該インタフェース・ユニットから信号群を受け取り格納可能となったときに、該インタフェース・ユニットは前記直接メモリ・アクセス・コントローラに第１制御信号を印加し、前記インタフェース・ユニットが前記第２ディジタル信号プロセッサに転送する信号群を有するとき、該インタフェース・ユニットは第２ディジタル信号プロセッサの直接メモリ・アクセス・コントローラに第２制御信号を印加する、ディジタル信号演算装置。
（１３）前記ディジタル信号プロセッサが要求信号群を要求するとき、前記ディジタル信号演算装置が前記第２ディジタル信号プロセッサに割込信号を印加する、（１２）項記載のディジタル信号演算装置。
（１４）前記ディジタル信号プロセッサが、前記第２ディジタル信号プロセッサに格納されている要求信号群を要求するとき、前記インタフェース・ユニットを介して前記第２ディジタル信号プロセッサの第２直接メモリ・アクセス・コントローラに所定の信号群を転送する、（１３）項記載のディジタル信号演算装置。
（１５）前記所定の信号群が前記要求信号群を特定する、（１４）項記載のディジタル信号演算装置。
（１６）前記要求信号群を、前記第２ディジタル信号プロセッサのインタフェース・ユニットから前記第１ディジタル信号プロセッサの直接メモリ・アクセス・コントローラに転送する、（１５）項記載のディジタル信号演算装置。
（１７）前記第１および第２ディジタル信号プロセッサによって単一のインタフェース・ユニットを共有する、（１２）項記載のディジタル信号演算装置。
【００２２】（１８）データ処理システムであって、少なくとも第１および第２ディジタル信号プロセッサを備え、各ディジタル信号プロセッサが、コア演算ユニットと、少なくとも１つのメモリ・ユニットと、少なくとも１つのシリアル・ポートと、直接メモリ・アクセス・コントローラであって、他の構成素子間におけるデータ群の交換を制御する、直接メモリ・アクセス・コントローラと、インタフェース・ユニットであって、各ディジタル信号プロセッサの前記直接メモリ・アクセス・コントローラへのデータ信号経路を有する、インタフェース・ユニットと、を含み、前記インタフェース・ユニットは、当該インタフェース・ユニットが第１制御信号を前記直接メモリ・アクセス・コントローラに印加するとき、前記直接メモリ・アクセス・コントローラの各々から信号群を受け取って格納し、直接メモリ・アクセス・コントローラへの第２制御信号の印加後、前記インタフェース・ユニットは前記直接メモリ・アクセス・コントローラに信号群を転送する、データ処理システム。
【００２３】（１９）少なくとも２つのディジタル信号プロセッサ３０，３０’を含むディジタル信号演算装置において、各ディジタル信号プロセッサにインタフェース・ユニット３１，３１’を追加し、ディジタル信号プロセッサ３０，３０’間における信号群の転送を実施する。インタフェース・ユニット３１，３１’は、信号群を供給するディジタル信号プロセッサ３０，３０’の直接メモリ・アクセス・コントローラ３４，３４’から転送される信号群を受信する。次いで、インタフェース・ユニット３１，３１’は、信号群を要求するディジタル信号プロセッサである、第２ディジタル信号プロセッサの直接メモリ・アクセス・コントローラ３４，３４’に信号群を転送する。直接メモリ・アクセス・コントローラ３４，３４’は、信号群の転送を支援するインタフェース・ユニット３１，３１’から制御信号を受け取る。
【００２４】本願は、１９９９年９月２８日に出願した米国予備出願第６０／１５６，６２６号の優先権を主張する。
関連出願本願と同一日付で出願され、本願の譲受人に譲渡された、Partric J. Smith,Jason A Jones およびKevin A. McGonagleが発明した米国特許出願第（弁理士整理番号TI-29707)号、APPARATUS AND METHOD FOR ACTIVATION OF A DIGITAL SIGNAL PROCESSOR IN AN IDLE MODE FOR INTERPROCESSOR TRANSFER OF SIGNAL GROUPS IN A DIGITAL SIGNAL PROCESSING UNIT （ディジタル信号演算装置における信号群のプロセッサ間転送のためにアイドル・モードにあるディジタル信号プロセッサを活性化する装置および方法）、本願と同一日付で出願され、本願の譲受人に譲渡された、Partric J. Smithおよび Jason A Jones が発明した米国特許出願第（弁理士整理番号TI-29710)号、APPARATUS AND METHOD FOR A HOST PROCESSOR INTERFACE UNIT IN A DIGITAL SIGNAL PROCESSING UNIT（ディジタル信号演算装置におけるホスト・プロセッサ・インタフェース・ユニットのための装置および方法）、本願と同一日付で出願され、本願の譲受人に譲渡された、Partric J. Smith,Jason A Jones ,Kevin A. McGonagleおよびTai H. Nguyenが発明した米国特許出願第（弁理士整理番号TI-29713)号、APPARATUS AND METHOD FOR THE EXCHANGEOF SIGNAL GROUPS BETWEEN A PLURALITY COMPONENTS AND A DIRECT MEMORY ACCESS CONTROLLER IN A DIGITAL SIGNAL PROCESSOR （ディジタル信号プロセッサにおける複数の構成素子および直接メモリ・アクセス・コントローラ間の信号群交換装置および方法）、本願と同一日付で出願され、本願の譲受人に譲渡された、Partric J. SmithおよびTai H. Nguyenが発明した米国特許出願第（弁理士整理番号TI-29715)号、APPARATUS AND METHOD FOR A SORTING MODE IN A DIRECT MEMORY ACCESS CONTROLLER OF A DIGITAL SIGNAL PROCESSOR （ディジタル信号プロセッサの直接メモリ・アクセス・コントローラにおけるソーティング・モードのための装置および方法）、および本願と同一日付で出願され、本願および関連出願の譲受人に譲渡された、Partric J. Smithが発明した米国特許出願第（弁理士整理番号TI-29717)号、APPARATUS AND METHOD FOR ADDRESS MODIFICATION IN A DIRECT MEMORY ACCESS CONTROLLER（直接メモリ・アクセス・コントローラにおけるアドレス変更装置および方法）。
【出願人】 【識別番号】５０１２２９５２８
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
【出願日】 平成１３年９月２６日（２００１．９．２６）
【代理人】 【識別番号】１０００６６６９２
【弁理士】
【氏名又は名称】浅村 皓 （外３名）
【公開番号】 特開２００２−１３２７０４（Ｐ２００２−１３２７０４Ａ）
【公開日】 平成１４年５月１０日（２００２．５．１０）
【出願番号】 特願２００１−２９３９８８（Ｐ２００１−２９３９８８）