| 【発明の名称】 |
半導体集積回路装置 |
| 【発明者】 |
【氏名】望月 幸代
|
| 【要約】 |
【課題】割り込み処理における条件分岐判定処理を行うことにより、プロセッサの演算効率の低下を防止する。
【解決手段】アドレス比較器１４は、メモリアクセス制御信号を受けて、アドレス設定回路１１に予め設定されたアドレスデータとアドレスバスＡＢを介して入力されるアドレスデータとを比較し、それらアドレスデータが一致した際にアドレス一致検出信号ＳＣを出力する。計測器１５はアドレス一致検出信号ＳＣの回数を計測し、回数比較器１３に出力する。回数比較器１３は、計測器１５の計測回数と回数設定回路１２に設定された検出回数とを比較し、一致すると計測回数一致信号ＫＳを出力する。条件判定機構１６は、計測回数一致信号ＫＳが入力され、かつ周辺モジュールの割り込み信号ＩＮＴＡが入力された場合にだけプロセッサに対して割り込み制御信号ＩＮＴＣを出力する。 |
【特許請求の範囲】
【請求項１】 任意のアドレスデータが設定されるアドレス設定部と、アドレス設定部に設定されたアドレスデータと入力されるアドレス信号とを比較し、一致した際にアドレス一致検出信号を生成して出力するアドレス比較部と、前記アドレス比較部から出力されたアドレス一致検出信号の回数を計測する計測部と、任意の検出回数が格納される回数設定部と、前記回数設定部に設定された検出回数と前記計測部が計測した計測回数とを比較し、一致すると計測回数一致信号を出力する回数比較部と、外部入力される割り込み信号と前記回数比較部の計測回数一致信号とが入力され、前記割り込み信号、および前記回数比較部の計測回数一致信号がいずれも有効となった際にだけプロセッサに対して割り込み制御信号を出力する条件判定部とを備えたことを特徴とする半導体集積回路装置。
【請求項２】 計測したいアドレスデータが設定されるアドレス設定部と、前記アドレス設定部に設定されたアドレスデータと入力されるアドレス信号とを比較し、一致した際にアドレス一致検出信号を生成して出力するアドレス比較部と、前記アドレス比較部から出力されたアドレス一致検出信号の回数を計測する計測部と、任意の検出回数が格納される回数設定部と、前記回数設定部に設定された検出回数と前記計測部が計測した計測回数とを比較し、一致すると計測回数一致信号を出力する回数比較部と、外部入力される割り込み信号と前記回数比較部の計測回数一致信号とが入力され、前記割り込み信号が有効となり、前記回数比較部の計測回数一致信号が有効となった際にだけプロセッサに対して割り込み制御信号を出力する条件判定部とを備えたことを特徴とする半導体集積回路装置。
【請求項３】 計測したいアドレスデータが設定されるアドレス設定部と、前記アドレス設定部に設定されたアドレスデータと入力されるアドレス信号とを比較し、一致した際にアドレス一致検出信号を生成して出力するアドレス比較部と、前記アドレス比較部から出力されたアドレス一致検出信号の回数を計測する計測部と、任意の検出回数が格納される回数設定部と、前記回数設定部に設定された検出回数と前記計測部が計測した計測回数とを比較し、一致すると計測回数一致信号を出力する回数比較部と、前記回数比較部の計測回数一致信号が入力され、前記計測回数一致信号が有効となるとプロセッサに対して割り込み制御信号を出力する条件判定部とを備えたことを特徴とする半導体集積回路装置。
【請求項４】 計測したいアドレスデータが設定されるアドレス設定部と、前記アドレス設定部に設定されたアドレスデータと入力されるアドレス信号とを比較し、一致した際にアドレス一致検出信号を生成して出力するアドレス比較部と、前記アドレス比較部から出力されたアドレス一致検出信号の回数を計測する計測部と、任意の検出回数が格納される回数設定部と、前記回数設定部に設定された検出回数と前記計測部が計測した計測回数とを比較し、一致すると計測回数一致信号を出力する回数比較部と、外部入力される割り込み信号と前記回数比較部の計測回数一致信号とが入力され、前記割り込み信号、および前記回数比較部の計測回数一致信号がいずれも有効となった際にはプロセッサに対して第１の割り込み制御信号を出力し、前記割り込み信号が有効となり、かつ前記回数比較部の計測回数一致信号が無効となった際にはプロセッサに対して第２の割り込み制御信号を出力する条件判定部とを備えたことを特徴とする半導体集積回路装置。
【請求項５】 任意のアドレスデータが設定されるアドレス設定部と、アドレス設定部に設定されたアドレスデータと入力されるアドレス信号とを比較し、一致した際にアドレス一致検出信号を生成して出力するアドレス比較部と、前記アドレス比較部から出力されたアドレス一致検出信号の回数を計測する計測部と、任意の検出回数が格納される回数設定部と、前記回数設定部に設定された検出回数と前記計測部が計測した計測回数とを比較し、一致すると計測回数一致信号を出力する回数比較部と、外部入力される割り込み信号と前記回数比較部の計測回数一致信号とが入力され、前記割り込み信号、および前記回数比較部の計測回数一致信号がいずれも有効となった際にだけプロセッサに対して割り込み制御信号を出力するとともに、前記計測部、または前記計測部と前記回数比較部とに初期化信号を出力する条件判定部とを備えたことを特徴とする半導体集積回路装置。
|
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、割り込み処理技術に関し、特に、ハードウェアによる割り込み処理に適用して有効な技術に関するものである。
【０００２】
【従来の技術】近年、ディジタル技術の急速な発展に伴って電子システムが複雑化しており、それに従い、動作も高速になり、プロセッサに接続される周辺回路の数も増大し、より多くの周辺回路を用いた並行処理が行われている。
【０００３】このような種々の処理要求に対応した処理は、割り込み処理によって実現されており、要求が入った時から短時間で開始し、その処理が終了すれば速やかにもとの処理に復帰しなくてはならない。
【０００４】割り込み要求信号が入力されると、プロセッサはプログラムに基づいて条件分岐処理などを行った後、割り込みベクタへの分岐、割り込み要求により実行したいプログラムへの分岐、および元のプログラムへの分岐が行われる。
【０００５】前述した条件分岐処理は、たとえば、ある特定のアドレス領域の前後、あるいは該アドレス領域中を予め設定された任意の回数通過したか否かによって判定し、割り込み処理プログラムの分岐先の条件判定処理を行っている。
【０００６】なお、この種の電子システムについて詳しく述べてある例としては、平成５年１１月２０日、株式会社 オーム社発行、財団法人 情報処理学会（編）、「情報処理ハンドブック」Ｐ３４５，Ｐ３４６があり、この文献には、計算機における命令制御方式の割り込み技術が記載されている。
【０００７】
【発明が解決しようとする課題】ところが、上記のような半導体集積回路装置における割り込み処理技術では、次のような問題点があることが本発明者により見い出された。
【０００８】すなわち、ある特定のアドレス領域の前後、あるいは該アドレス領域中を任意の回数通過したことの判定は、通過回数、または通過した場合に実行されるある特定の処理の実現可否などをプログラムを実行するプロセッサなどが判定処理しなければならず、該プロセッサの演算処理効率の低下を招いてしまうという問題がある。
【０００９】本発明の目的は、割り込み処理における条件分岐判定処理を行うことにより、プロセッサの演算効率の低下を防止することのできる半導体集積回路装置を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】すなわち、本発明の半導体集積回路装置は、任意のアドレスデータが設定されるアドレス設定部と、該アドレス設定部に設定されたアドレスデータと入力されるアドレス信号とを比較し、一致した際にアドレス一致検出信号を生成して出力するアドレス比較部と、該アドレス比較部から出力されたアドレス一致検出信号の回数を計測する計測部と、任意の検出回数が格納される回数設定部と、該回数設定部に設定された検出回数計測部が計測した計測回数とを比較し、一致すると計測回数一致信号を出力する回数比較部と、外部入力される割り込み信号と回数比較部の計測回数一致信号とが入力され、割り込み信号、および回数比較部の計測回数一致信号がいずれも有効となった際にだけプロセッサに対して割り込み制御信号を出力する条件判定部とを備えたものである。
【００１３】また、本発明の半導体集積回路装置は、計測したいアドレスデータが設定されるアドレス設定部と、該アドレス設定部に設定されたアドレスデータと入力されるアドレス信号とを比較し、一致した際にアドレス一致検出信号を生成して出力するアドレス比較部と、該アドレス比較部から出力されたアドレス一致検出信号の回数を計測する計測部と、任意の検出回数が格納される回数設定部と、該回数設定部に設定された検出回数と計測部が計測した計測回数とを比較し、一致すると計測回数一致信号を出力する回数比較部と、外部入力される割り込み信号と回数比較部の計測回数一致信号とが入力され、割り込み信号が有効となり、回数比較部の計測回数一致信号が有効となった際にだけプロセッサに対して割り込み制御信号を出力する条件判定部とを備えたものである。
【００１４】さらに、本発明の半導体集積回路装置は、計測したいアドレスデータが設定されるアドレス設定部と、該アドレス設定部に設定されたアドレスデータと入力されるアドレス信号とを比較し、一致した際にアドレス一致検出信号を生成して出力するアドレス比較部と、該アドレス比較部から出力されたアドレス一致検出信号の回数を計測する計測部と、任意の検出回数が格納される回数設定部と、該回数設定部に設定された検出回数と計測部が計測した計測回数とを比較し、一致すると計測回数一致信号を出力する回数比較部と、該回数比較部の計測回数一致信号が入力され、計測回数一致信号が有効となるとプロセッサに対して割り込み制御信号を出力する条件判定部とを備えたものである。
【００１５】また、本発明の半導体集積回路装置は、計測したいアドレスデータが設定されるアドレス設定部と、該アドレス設定部に設定されたアドレスデータと入力されるアドレス信号とを比較し、一致した際にアドレス一致検出信号を生成して出力するアドレス比較部と、該アドレス比較部から出力されたアドレス一致検出信号の回数を計測する計測部と、任意の検出回数が格納される回数設定部と、該回数設定部に設定された検出回数と計測部が計測した計測回数とを比較し、一致すると計測回数一致信号を出力する回数比較部と、外部入力される割り込み信号と回数比較部の計測回数一致信号とが入力され、割り込み信号、および回数比較部の計測回数一致信号がいずれも有効となった際にはプロセッサに対して第１の割り込み制御信号を出力し、割り込み信号が有効となり、かつ回数比較部の計測回数一致信号が無効となった際にはプロセッサに対して第２の割り込み制御信号を出力する条件判定部とを備えたものである。
【００１６】さらに、本発明の半導体集積回路装置は、任意のアドレスデータが設定されるアドレス設定部と、該アドレス設定部に設定されたアドレスデータと入力されるアドレス信号とを比較し、一致した際にアドレス一致検出信号を生成して出力するアドレス比較部と、該アドレス比較部から出力されたアドレス一致検出信号の回数を計測する計測部と、任意の検出回数が格納される回数設定部と、該回数設定部に設定された検出回数と計測部が計測した計測回数とを比較し、一致すると計測回数一致信号を出力する回数比較部と、外部入力される割り込み信号と回数比較部の計測回数一致信号とが入力され、割り込み信号、および回数比較部の計測回数一致信号がいずれも有効となった際にだけプロセッサに対して割り込み制御信号を出力するとともに、計測部、または計測部と回数比較部とに初期化信号を出力する条件判定部とを備えたものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】（実施の形態１）図１は、本発明の実施の形態１による電子システムのブロック図、図２は、本発明の実施の形態１による電子システムに設けられた割り込み制御機構のブロック図、図３は、本発明の実施の形態１による割り込み制御機構に設けられた条件判定機構の概略を示す説明図である。
【００１９】本実施の形態１において、ディジタル信号処理などの高度な処理を高速に実行する電子システム１は、図１に示すように、周辺モジュール２〜７、プログラムメモリ８、プロセッサ９、ならびに割り込み制御機構（半導体集積回路装置）１０から構成されている。
【００２０】これら周辺モジュール２〜７、プログラムメモリ８、プロセッサ９、割り込み制御機構１０は、アドレスバスＡＢ、データバスＤＢおよび制御信号バスＣＢなどを介してそれぞれ接続されている。
【００２１】周辺モジュール２〜７は周辺機能回路であり、プログラムメモリ８は、電子システム１におけるプログラムが格納されている。プロセッサ９は、プログラムメモリ８に格納されたプログラムに基づいて電子システム１における制御を司る。
【００２２】また、割り込み制御機構１０には、周辺モジュール２から出力された割り込み信号ＩＮＴＡが入力されるように接続されている。割り込み制御機構１０は、プロセッサ９の演算処理を中断させうる割り込み制御信号ＩＮＴＣを生成し、該プロセッサ９に出力する。
【００２３】さらに、割り込み制御機構１０は、図２に示すように、アドレス設定回路（アドレス設定部）１１、回数設定回路（回数設定部）１２、回数比較器（回数比較部）１３、アドレス比較器（アドレス比較部）１４、計測器（計測部）１５、ならびに条件判定機構（条件判定部）１６から構成されている。
【００２４】アドレス設定回路１１は、たとえば、メモリマップレジスタなどからなり、任意のアドレスデータがデータバスＤＢを介して設定される。このアドレス設定回路１１は、プログラムなどによってアドレスデータが設定される。設定時には、書き込み許可信号である書き込み信号Ｗ１がアドレス設定回路１１に入力される。
【００２５】アドレス設定回路１１には、アドレス比較器１４が接続されており、該アドレス比較器１４には、プロセッサ９から出力されるメモリアクセス制御信号ＭＡＣが入力されている。
【００２６】このアドレス比較器１４は、メモリアクセス制御信号ＭＡＣが入力されている場合にアクティブとなる。アドレス比較器１４は、メモリアクセス制御信号ＭＡＣに基づいて、アドレス設定回路１１に設定されたアドレスデータとアドレスバスＡＤから入力されるアドレスデータとを比較し、一致した際にアドレス一致検出信号ＳＣを出力する。
【００２７】アドレス比較器１４には計測器１５が接続されている。この計測器１５は、アドレス比較器１４から出力されたアドレス一致検出信号ＳＣの回数を計測する。計測器１５には回数比較器１３の一方の入力部が接続されている。回数比較器１３の他方の入力部には回数設定回路１２が接続されている。
【００２８】回数設定回路１２は、メモリマップレジスタなどからなり、プログラムなどによって任意の検出回数が設定される。この回数設定回路１２には、設定時の書き込み許可信号である書き込み信号Ｗ２が入力される。
【００２９】ここで、アドレス設定回路１１、ならびに回数設定回路１２は、メモリマップレジスタではなく、ハードウェアによりアドレスを指定する通常のレジスタなどであってもよい。
【００３０】回数比較器１３は、回数設定回路１２に設定された検出回数と計測器１５から出力された計測回数とを比較し、一致した場合には計測回数一致信号ＫＳを出力する。回数比較器１３には条件判定機構１６が接続されている。
【００３１】この条件判定機構１６には、周辺モジュール２から出力された割り込み信号ＩＮＴＡが入力されるように接続されている。条件判定機構１６は、回数比較器１３から出力された計測回数一致信号ＫＳと割り込み信号ＩＮＴＡとに基づいて割り込み条件の判定を行い、割り込み制御信号ＩＮＴＣをプロセッサ９に出力する。
【００３２】さらに、条件判定機構１６は、図３に示すように、セレクタＳから構成されている。このセレクタＳの一方の入力部には、割り込み信号ＩＮＴＡが入力されるように接続されており、他方の入力部には計測回数一致信号ＫＳが入力されるように接続されている。セレクタＳは、割り込み信号ＩＮＴＡと計測回数一致信号ＫＳとがいずれも有効となる場合に、出力部から割り込み制御信号ＩＮＴＣを出力する。
【００３３】次に、本実施の形態における割り込み制御機構１０の動作について説明する。
【００３４】まず、アドレス比較器１４は、プログラムメモリ８にアクセスする際にプロセッサ９が出力するメモリアクセス制御信号ＭＡＣを受けて動作を開始する。そして、アドレス比較器１４は、アドレス設定回路１１に予め設定されたアドレスデータとアドレスバスＡＢを介して入力されるアドレスデータとを比較する。
【００３５】アドレス比較器１４は、設定されたアドレスデータとアドレスバスＡＢから入力されたアドレスデータとが一致した際に、アドレス一致検出信号ＳＣを計測器１５に出力する。計測器１５は、入力されたアドレス一致検出信号ＳＣの回数を計測し、回数比較器１３に出力する。
【００３６】また、回数比較器１３には、回数設定回路１２に予め設定された任意の検出回数が入力されており、計測器１５から出力された計測回数と回数設定回路１２に設定されている検出回数とを比較する。
【００３７】これら計測器１５の計測回数と回数設定回路１２の検出回数とが一致した際には、回数比較器１３からアサート（有効）の計測回数一致信号ＫＳが出力される。この計測回数一致信号ＫＳは、条件判定機構１６に入力される。
【００３８】条件判定機構１６は、アサートの計測回数一致信号ＫＳが入力され、かつ周辺モジュール２からアサートの割り込み信号ＩＮＴＡが入力された場合に、割り込み信号ＩＮＴＡが有効であると判定し、プロセッサ９に対して割り込み制御信号ＩＮＴＣを出力する。よって、任意のアドレス領域のプログラム処理が、任意の回数実行された場合にだけ割り込み制御信号ＩＮＴＣが出力されることになる。
【００３９】それにより、本実施の形態１においては、プロセッサ９の演算処理機能が分岐判定に冗長に用いられることを防ぎ、該プロセッサ９の演算処理性能を向上することができる。
【００４０】また、割り込みの発生タイミングをハードウェア的に制御するので、ハードウェアとソフトウェアとの間にまたがって並列処理されるデータの受け渡しのタイミング制御を容易にすることができる。
【００４１】さらに、割り込み制御に関するプログラムを単純化することができるので、該プログラムを容易にでき、プログラミングミスなどを削減することができる。
【００４２】また、本実施の形態１では、計測回数一致信号ＫＳと周辺モジュール２から出力された割り込み信号ＩＮＴＡとが入力された際に割り込み制御信号ＩＮＴＣをプロセッサ９に出力する構成としたが、たとえば、割り込み制御機構（半導体集積回路装置）１０ａにおいて、図４に示すように、条件判定機構（条件判定部）１６ａは、計測回数一致信号ＫＳが出力されると割り込み信号ＩＮＴＡの状態に係わらず割り込み制御信号ＩＮＴＣを出力するようにしてもよい。
【００４３】それにより、計測回数一致信号ＫＳが、すなわち割り込み制御信号ＩＮＴＣとなるので、プロセッサ９の演算処理機能が分岐判定に冗長に使用されることを防ぎ、演算処理性能の向上を図ることができる。
【００４４】また、分岐判定結果がすなわち、割り込みの発生となるで、他の割り込み要因との割り込み優先順位制御に、ソフトウェア条件分岐を組み込むことを可能にすることができる。
【００４５】さらに、割り込み制御機構１０（図２）の割り込み判定機構１６ｂは、図５に示すように、ネゲート（無効）の計測回数一致信号ＫＳで、かつアサートの割り込み信号ＩＮＴＡの場合に、割り込み制御信号ＩＮＴＣを出力する構成としてもよい。
【００４６】これにより、任意のアドレス領域のプログラム処理が、任意の回数実行された場合に割り込み制御信号ＩＮＴＣの発行が禁止される。つまり、ソフトウェアにおける任意の演算処理中にハードウェアからの任意の割り込みによる処理の中断を防ぐことが可能となり、ソフトウェア処理の進捗に基づくハードウェア処理の制御を可能とすることができる。
【００４７】たとえば、デジタル放送、デジタル通信分野などの入力されたデータの処理を直ちに必要とし、時間がある程度経過したデータを遺棄するような演算システムにおいて特に有効となる。
【００４８】（実施の形態２）図６は、本発明の実施の形態２による電子システムに設けられた割り込み制御機構のブロック図である。
【００４９】本実施の形態２においては、電子システム１（図１）が、前記実施の形態１と同様に、周辺モジュール２〜７、プログラムメモリ８、プロセッサ９、および割り込み制御機構（半導体集積回路装置）１０ｂから構成されており、これらの接続構成も前記実施の形態１と同様である。
【００５０】また、割り込み制御機構１０ｂは、図６に示すように、アドレス設定回路１１、回数設定回路１２、回数比較器１３、アドレス比較器１４、計測器１５、ならびに条件判定機構（条件判定部）１６ｃから構成されている。
【００５１】割り込み制御機構１０ｂの構成は前記実施の形態１と同様であるが、条件判定機構１６ｃからは計測回数初期化信号（初期化信号）ＫＲＴが出力されており、この信号が、回数比較器１３、ならびに計測器１５に入力されるように接続されている点が前記実施の形態１と異なっている。計測器１５、および回数比較器１３は、入力された計測回数初期化信号ＫＲＴによって初期化される。
【００５２】次に、本実施の形態２における割り込み制御機構１０ｂの動作について説明する。
【００５３】まず、アドレス比較器１４は、プロセッサ９がプログラムメモリ８にアクセスする際に出力するメモリアクセス制御信号ＭＡＣを受けて動作を開始し、アドレス設定回路１１に予め設定されたアドレスデータとアドレスバスＡＢを介して入力されるアドレスデータとを比較する。
【００５４】そして、設定されたアドレスデータとアドレスバスＡＢから入力されたアドレスデータとが一致した際には、アドレス一致検出信号ＳＣを計測器１５に出力する。計測器１５は、入力されたアドレス一致検出信号ＳＣの回数を計測し、回数比較器１３に出力する。
【００５５】回数比較器１３には、回数設定回路１２に予め設定されたある検出回数が入力されているので、その検出回数と計測器１５から出力された計測回数とを比較する。
【００５６】これら計測回数と検出回数とが一致した際には、回数比較器１３からアサートの計測回数一致信号ＫＳが条件判定機構１６ｃに出力される。条件判定機構１６ｃは、アサートの計測回数一致信号ＫＳが入力され、かつ周辺モジュール２からアサートの割り込み信号ＩＮＴＡが入力された場合に、割り込み信号ＩＮＴＡが有効であると判定し、プロセッサ９に対して割り込み制御信号ＩＮＴＣを出力する。このとき、条件判定機構１６ｃからは、計測回数初期化信号ＫＲＴが出力され、回数比較器１３、ならびに計測器１５が初期化される。
【００５７】よって、任意のアドレス領域のプログラム処理が任意の回数実行される毎に割り込み制御信号ＩＮＴＣが発行される。
【００５８】それにより、本実施の形態２によれば、随時外部から入力されるデータを、演算の区切り目毎にのみ取り込み処理を行うなどのソフトウェアの演算処理に周期的に連動して割り込み処理を受け付る際に、プロセッサ９の演算処理性能を向上することができる。
【００５９】また、本実施の形態２では、条件判定機構１６ｃが回数比較器１３、および計測器１５に計測回数初期化信号ＫＲＴを出力する場合について記載したが、たとえば、計測回数初期化信号ＫＲＴを計測器１５だけに出力する構成としてもよい。
【００６０】さらに、計測回数初期化信号ＫＲＴを外部入力信号として外部端子用ピンなどから入力し、図７に示すように、計測器１５に計測回数初期化信号ＫＲＴを入力したり、あるいは外部入力された計測回数初期化信号ＫＲＴを回数比較器１３と計測器１５との両方に入力する構成としてもよい。
【００６１】（実施の形態３）図８は、本発明の実施の形態３による電子システムに設けられた割り込み制御機構のブロック図である。
【００６２】本実施の形態３においても、電子システム１（図１）が、前記実施の形態１と同様に、周辺モジュール２〜７、プログラムメモリ８、プロセッサ９、および割り込み制御機構（半導体集積回路装置）１０ｃから構成されており、これらの接続構成も前記実施の形態１と同様である。
【００６３】また、割り込み制御機構１０ｃは、図８に示すように、アドレス設定回路１１、回数設定回路１２、回数比較器１３、アドレス比較器１４、計測器１５、ならびに条件判定機構（条件判定部）１６ｄから構成されている。
【００６４】ここで、アドレス設定回路１１、回数設定回路１２、回数比較器１３、アドレス比較器１４、および条件判定機構１６ｄにおける接続構成については、前記実施の実施の形態１と同様である。
【００６５】また、条件判定機構１６ｄは、マルチプレクサＭＰからなる。このマルチプレクサＭＰには、割り込み信号ＩＮＴＡ、および回数比較器１３の計測回数一致信号ＫＳが入力されるように接続されている。
【００６６】マルチプレクサＭＰは、割り込み信号ＩＮＴＡがアサートであり、かつ計測回数一致信号ＫＳがネゲートの場合に割り込み制御信号（第２の割り込み制御信号）ＩＮＴＣ１を出力し、割り込み信号ＩＮＴＡがアサートであり、かつ計測回数一致信号ＫＳもアサートの際には、割り込み制御信号（第１の割り込み制御信号）ＩＮＴＣ２を出力する。
【００６７】次に、本実施の形態３における割り込み制御機構１０ｃの動作について説明する。
【００６８】まず、アドレス比較器１４は、プロセッサ９がプログラムメモリ８にアクセスする際に出力するメモリアクセス制御信号ＭＡＣを受けて動作を開始し、アドレス設定回路１１に予め設定されたアドレスデータとアドレスバスＡＢを介して入力されるアドレスデータとを比較する。
【００６９】そして、設定されたアドレスデータとアドレスバスＡＢから入力されたアドレスデータとが一致した際にはアドレス一致検出信号ＳＣを計測器１５に出力し、入力されたアドレス一致検出信号ＳＣの回数を計測して回数比較器１３に出力する。
【００７０】回数比較器１３は、回数設定回路１２に予め設定された検出回数と計測器１５から出力された計測回数とを比較し、これら回数が一致した際には、回数比較器１３から条件判定機構１６ｄに出力される。
【００７１】条件判定機構１６ｄは、周辺モジュール２からアサートの割り込み信号ＩＮＴＡが入力され、かつアサートの計測回数一致信号ＫＳが入力された場合には、プロセッサ９に対して割り込み制御信号ＩＮＴＣ２を出力する。
【００７２】また、周辺モジュール２からアサートの割り込み信号ＩＮＴＡが入力され、かつ回数比較器１３からアサートの計測回数一致信号ＫＳが出力されなかった場合、すなわち計測回数一致信号ＫＳがネゲートの場合には、プロセッサ９に対して割り込み制御信号ＩＮＴＣ１を出力する。
【００７３】よって、任意のアドレス領域のプログラム処理実行回数によって割り込みの分岐先が選択されることになり、ソフトウェアの進捗状況により、割り込み分岐処理を選択することを任意のレジスタを参照するなどの処理なしに可能にすることができる。
【００７４】それにより、本実施の形態３においても、プロセッサ９の演算処理機能が分岐反転に冗長に使用されることを防ぐことができるので、該プロセッサ９の演算処理性能を向上させることができる。
【００７５】以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７６】
【発明の効果】本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７７】（１）本発明によれば、割り込みの発生タイミングをハードウェア的に制御することによって、プロセッサの演算処理機能が分岐判定などに冗長に用いられることを防ぎ、該プロセッサの演算処理性能を向上することができる。
【００７８】（２）また、本発明では、上記（１）により、高度な演算能力を有する電子システムの構築に貢献することができ、該電子システムの性能を向上することができる。
|
| 【出願人】 |
【識別番号】０００００５１０８
【氏名又は名称】株式会社日立製作所
|
| 【出願日】 |
平成１２年１０月２０日（２０００．１０．２０） |
| 【代理人】 |
【識別番号】１０００８０００１
【弁理士】
【氏名又は名称】筒井 大和
|
| 【公開番号】 |
特開２００２−１３２７０３（Ｐ２００２−１３２７０３Ａ） |
| 【公開日】 |
平成１４年５月１０日（２００２．５．１０） |
| 【出願番号】 |
特願２０００−３２１３４７（Ｐ２０００−３２１３４７） |
|