メモリ制御方式

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【発明の名称】	メモリ制御方式
【発明者】	【氏名】長根健一
【要約】	【課題】マルチプロセッサシステムにおいて、プロセッサのメモリに対する書き込み処理と、メモリから読み出し処理の両方において優先処理を可能にし且つ書き込み処理時と読み出し処理時に使用するデータバッファの共通化を図るメモリ制御方式を提供する。【解決手段】メモリに対してメモリ・リード・サイクルを起動するためのアクセスキューを保持するアクセスキュー保持回路１８と、そのときのバッファ番号を保持するバッファ番号保持回路１９を設けることで、メモリ・リード・サイクルのアクセスキューの消失を防ぎ、書き込みおよび読み出し処理に共通化したデータバッファ１３の空きバッファ番号を競合することなく参照できるようにする。

【特許請求の範囲】
【請求項１】複数のプロセッサ、メモリコントローラおよびメモリを備え、バス制御回路およびメモリ制御回路間に配置され、前記メモリに対する前記プロセッサの書き込み処理および読み出し処理の際に使用するデータバッファを有するマルチプロセッサシステムにおけるメモリ制御方式において、前記データバッファを前記書き込み処理および読み出し処理に共通化し、前記メモリに対してメモリ・リード・サイクルを起動する際のアクセスキューを保持するアクセスキュー保持回路と、前記メモリに対してメモリ・リード・サイクルを起動する際の前記データバッファのバッファ番号を保持するバッファ番号保持回路を備えることを特徴とするメモリ制御方式。
【請求項２】前記バス制御回路および前記メモリ制御回路間に、前記データバッファが接続され、第１書き込み制御回路、第１優先順別バッファ管理ＦＩＦＯおよび第１読み出し制御回路が直列接続され、更に第２読み出し制御回路、第２優先順別バッファ管理ＦＩＦＯおよび第２書き込み制御回路が直列接続され、前記アクセスキュー保持回路および前記バッファ番号保持回路は、前記第１読み出し制御回路および前記第２書き込み制御回路間に接続されることを特徴とする請求項１に記載のメモリ制御方式。
【請求項３】前記アクセスキュー保持回路および前記バッファ番号保持回路には、前記メモリ制御回路からリクエスト受付信号が入力されることを特徴とする請求項２に記載のメモリ制御方式。
【請求項４】前記第１および第２読み出し制御回路から書き込み信号およびバッファ番号が入力され、先頭データを前記第１書き込み制御回路に出力する空きバッファ管理ＦＩＦＯを備えることを特徴とする請求項２又は３に記載のメモリ制御方式。
【請求項５】前記第１および第２優先順別バッファ管理ＦＩＦＯは、それぞれ高優先度（Ｈクラス）および低優先度（Ｌクラス）を備えることを特徴とする請求項２、３又は４に記載のメモリ制御方式。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明はメモリ制御方式、特に複数のプロセッサを使用するマルチプロセッサシステムにおけるメモリ制御方式に関する。
【０００２】
【従来の技術】電子機器および電子応用機器が高性能化するに連れて、複数のプロセッサを使用するマルチプロセッサ装置（又はシステム）化して、複数のタスクを効率良く且つ迅速に実行するようになっている。斯かるマルチプロセッサ装置およびそのメモリ制御回路に関連する従来技術は、例えば特開平８－３３９３５３号公報の「マルチプロセッサ装置」、特開平４－３６５１５０号公報の「メモリアクセス制御方式」および特開平４－２２０８３４号公報の「ＡＴＭスイッチにおける優先制御バッファの制御方式」等に開示されている。
【０００３】マルチプロセッサシステムにおける従来のメモリ制御回路は、優先処理を実現するために、上述した特開平４－２２０８３４号公報に開示されている如く、唯一の番号（アドレス）が割り当てられた複数個のデータバッファを、優先順位別に設けたバッファ管理ＦＩＦＯ（先入れ先出し）メモリと空きバッファ管理ＦＩＦＯを使用して制御する方式を採用するのが一般的である。この先行技術は、図５に示す如く、複数のプロセッサ１０１、１０２、これらプロセッサとシステムバス１００を介して接続されたメモリコントローラ１０３およびこのメモリコントローラに接続されたメモリ１０４により構成され、複数のプロセッサ１０１、１０２の読み込み／書き込み処理のメモリアクセス時間を短縮し、マルチプロセッサシステムの処理速度を向上させる技術を開示している。
【０００４】図６は、従来のマルチプロセッサシステムにおけるメモリ制御回路３２とバス制御回路３３との間の詳細構成図を示す。即ち、メモリ制御回路３２およびバス制御回路３３間に、データバッファ３１、４１、書き込み制御回路３４、４４、読み出し制御回路３６、４６、優先順別バッファ管理ＦＩＦＯ３５、４５および空きバッファ管理ＦＩＦＯ３８、４８を有する。メモリに対する書き込み処理、メモリからの読み出し処理のそれぞれにおいて、優先処理を実現する。そこで、データバッファ３１、４１は、ｎビット（ｎ＝１、２、３、．．．）のデータをｍ個（ｍ＝１、２、３、．．、以下ｍ個をｍワードと記述する）蓄えられるデータバッファを１組としたｋ組（ｋ＝１、２、３、．．．）で構成される。１組のデータバッファは、それぞれ唯一の番号が割り当てられていて、それぞれに独立して書き込み／読み出し処理を行うことができる。
【０００５】次に、図７および図８は、図６の回路におけるメモリ・ライトアクセス時のタイミングチャートを示す。図６乃至図８を参照してプロセッサの書き込み処理に対するバッファ制御動作を説明する。図６において、プロセッサからの書き込み処理を受けたバス制御回路３３は、書き込み制御回路３４に対してバスアクセス信号およびアクセスキューを出力する。ここで、アクセスキューは、アクセス種類（ライト／リード）、アクセスを発行したプロセッサ種別およびアクセスするメモリのアドレスを示す多ビットの情報である。書き込み制御回路３４は、バスアクセス信号が有効になっているとき、アクセスキューよりアクセスを発行したプロセッサの種別を判別し、その優先順に従って優先順別バッファ管理ＦＩＦＯ３５に対して書き込み信号を発行する。また、書き込み制御回路３４は、バスアクセス信号が有効になっているとき、空きバッファ管理ＦＩＦＯ３８の先頭に格納されているデータバッファ番号ｎ（ｎ＝１、２、３、．．．）およびアクセスキューを優先順別バッファ管理ＦＩＦＯ３５に対して出力する。
【０００６】以上の動作が、図７に示すクロック２で行われる。図７は、高優先度（以下、Ｈクラスと記す）のプロセッサから書き込み処理が行われた場合の例である。この後、書き込み制御回路３４は、データバッファ３１に対しデータバッファ選択信号としてデータバッファ番号ｎを出力し、同時にデータバッファ書き込み信号を出力する。また、優先順別バッファ管理ＦＩＦＯ３５には、アクセスキューおよびデータバッファ番号ｎ（ｎ＝１、２、３、．．．）が格納されている。以上の動作が、図７におけるクロック３での動作となる。この後、データバッファ選択信号によって示されたデータバッファ番号ｎに該当するデータバッファｎ（ｎ＝１、２、３、．．．）にプロセッサからの書き込みデータが格納される。以上のように、プロセッサからの書き込みデータをデータバッファ３１に格納し、優先順別バッファ管理ＦＩＦＯ３５にデータバッファ番号およびアクセスキューが格納されると、メモリに対してメモリ・アクセス・サイクルが起動され、メモリにデータが書き込まれる。図８は、この一連の動作のタイミングチャートである。
【０００７】図６において、優先順別バッファ管理ＦＩＦＯ３５にアクセスキューが格納されると、読み出し制御回路３６は、アクセスキューからメモリアクセス・アドレス、ライト・リード判別信号、メモリアクセス・リクエスト信号を生成してメモリ制御回路３２に対して出力する。また、読み出し制御回路３６は、データバッファ３１に対して読み出し選択信号としてバッファ番号ｎ（ｎ＝１、２、３、．．．）を出力する。以上が、図８におけるクロック２での動作となる。その後、メモリ制御回路３７は、メモリアクセス・リクエスト信号を受けてリクエスト受付け信号を読み出し制御回路３６に対して出力する。この動作が、図８におけるクロック３での動作である。リクエスト受付け信号を受けた読み出し制御回路３６は、データバッファ３１とメモリ制御回路３２に対してデータ出力信号を出力し、読み出し選択信号により選択されたデータバッファｎ（ｎ＝１、２、３、．．．）からはライト・データが出力される。以上が、図８におけるクロック４～６での動作である。この後、読み出し制御回路３６は、データバッファｎ（ｎ＝１、２、３、．．．）から全てのワードを読み出したら、優先順別バッファ管理ＦＩＦＯ３５に対してシフト信号を出力して、次のアクセスキューの読み出しに備える。これが、図８におけるクロック７の動作となる。
【０００８】この後、読み出し制御回路３６は、空きバッファ管理ＦＩＦＯ３８に対してバッファ番号ｎ（ｎ＝１、２、３、．．．）と空きバッファ管理ＦＩＦＯ書き込み信号を出力して、空きバッファ管理ＦＩＦＯ３８の最後にバッファ番号ｎ（ｎ＝１、２、３、．．．）を格納する。これが、図８におけるクロック８、９の動作となる。ここで、読み出し制御回路３６は、優先順別バッファ管理ＦＩＦＯ３５からアクセスキューを読み出す際には、優先順位を考慮してＨクラスのＦＩＦＯから読み出しを行う。従って、低優先度（Ｌクラス）のプロセッサの処理が優先順別バッファ管理ＦＩＦＯ３５に格納されていても、後から発生したＨクラスのプロセッサの処理が優先的に行われる。
【０００９】
【発明が解決しようとする課題】しかし、上述の如き従来技術により構成した図６に示す如きメモリ制御回路では、メモリからのリードデータをプロセッサに返却する際に、優先処理を行うためにはプロセッサ種別の情報を含んだアクセスキューが消失しているため、優先処理が行えないという問題がある。一方、図９は、プロセッサからの読み出し処理が連続した場合の読み出し制御回路３６、メモリ・インタフェース信号のタイミングチャートである。図９のクロック１において、アクセスキュー０、バッファ番号ｎが優先順別バッファ管理ＦＩＦＯ３５に格納されると、読み出し制御回路３６はメモリアクセス・リクエスト信号をメモリ制御回路３２に対して出力する。メモリアクセス・リクエスト信号を受けたメモリ制御回路３２は、クロック３でリクエスト受付け信号を読み出し制御回路３６に対して出力し、これと同時に読み出し制御回路３６は優先順別バッファ管理ＦＩＦＯ３５に対してシフト信号を出力し、次のアクセスキュー１に対応したメモリアクセス・リクエスト信号をメモリ制御回路３２に対して出力する。
【００１０】一方、クロック２でリクエスト受付け信号を出力したメモリ制御回路３２は、クロック４からメモリ・リード・サイクルを起動してメモリからデータの読み出しを行う。最初のメモリ・リード・サイクルを行っている間、メモリ制御回路３２は、読み出し制御回路３６から出力されているメモリアクセス・リクエスト信号に対して応答せず、メモリ・リード・サイクルが終了した時点で、次のリクエスト受付け信号を出力する。これが、クロック８における動作である。また、クロック８は、最初のメモリ・リード・サイクルに対するデータがメモリから出力されるタイミングでもあり、このデータをメモリ制御回路３２は、クロック１０でリード・データ確定信号と共に出力する。以上のようにプロセッサからの読み出し処理が連続した場合には、最初のメモリ・リード・データがメモリ制御回路３２から出力されデータバッファ３１に格納できるタイミングの時には、既にアクセスキューが失われているので、プロセッサ種別の判別を行えず優先処理が行えなくなっている。ここで、最初のアクセスキューを消失させないように優先順別バッファ管理ＦＩＦＯ３５に対する出力信号を、クロック１０まで待たせた場合には、次のメモリ・リード・サイクルの起動が遅くなり、処理能力が低下する。
【００１１】更に、従来技術は単に２重化した構成になっているので、データバッファまでも２重化する必要があり、回路規模が増大するという問題もある。図１０は、図６の２重化されているデータバッファ３１、４１と空きバッファ管理ＦＩＦＯ３８、４８の共通化を行った回路構成図である。メモリ制御回路３２およびバス制御回路３３間に、共通データバッファ７１、優先バッファ管理ＦＩＦＯ７２、７３および共通空きバッファ管理ＦＩＦＯ７４に加えて、書き込み制御回路３４、４４および読み出し制御回路３６、４６を有する。ここで、データバッファ７１が、プロセッサからの書き込みデータとメモリからの読み出しデータを格納する共通データバッファである。但し、上述したアクセスキューが消失してしまうという問題が解決されているものと仮定した場合の構成図である。
【００１２】データバッファは、それぞれ独立して書き込み／読み出し処理が行えるので、容易に共通化を計ることができる。しかし、空きバッファ管理ＦＩＦＯを共通化して空きバッファ管理ＦＩＦＯ７４とした場合には、プロセッサからの処理に対するアクセスキューを優先順別バッファ管理ＦＩＦＯ７２に格納するタイミングと、メモリ・リード・データに対するアクセスキューを優先順別バッファ管理ＦＩＦＯ７３に格納するタイミングが競合する可能性があり、空きバッファ管理ＦＩＦＯ７４の先頭のデータを同時に参照することになってしまうという問題がある。図１１は、プロセッサの処理に対する図１０に示すメモリ制御回路３２の動作を単純化したタイミングチャートである。網掛け部がプロセッサの読み出し処理、丸印がプロセッサの書き込み処理を示す。図１１では、クロック８において、空きバッファ管理ＦＩＦＯ７４の先頭データを参照するタイミングが競合していることが分かる。この競合タイミングが発生した場合には、何れか一方の処理を１クロック期間待機させることで問題の回避が考えられる。しかし、優先的に行われるべき処理が、例え１クロック期間であっても待機させられ処理能力が僅かなりとも低下することは避けたい。
【００１３】
【発明の目的】従って、本発明の目的は、データバッファの２重化をすることなく、メモリに対する書き込み処理と、メモリから読み出したデータの処理との両方において、優先処理を可能にするメモリ制御方式を提供することである。
【００１４】
【課題を解決するための手段】本発明のメモリ制御方式は、複数のプロセッサ、メモリコントローラおよびメモリを備え、バス制御回路およびメモリ制御回路間に配置され、メモリに対するプロセッサの書き込み処理および読み出し処理の際に使用するデータバッファを有するマルチプロセッサシステムにおけるメモリ制御方式であって、データバッファを書き込み処理および読み出し処理に共通化し、メモリに対してメモリ・リード・サイクルを起動する際のアクセスキューを保持するアクセスキュー保持回路と、メモリに対してメモリ・リード・サイクルを起動する際のデータバッファのバッファ番号を保持するバッファ番号保持回路を備える。
【００１５】また、本発明のメモリ制御方式の好適実施形態によると、バス制御回路およびメモリ制御回路間に、上述したデータバッファが接続され、第１書き込み制御回路、第１優先順別バッファ管理ＦＩＦＯおよび第２読み出し制御回路が直列接続され、更に第２読み出し制御回路、第２優先順別バッファ管理ＦＩＦＯおよび第２書き込み制御回路が直列接続され、アクセスキュー保持回路およびバッファ番号保持回路は、第１読み出し制御回路および第２書き込み制御回路間に接続される。アクセスキュー保持回路およびバッファ番号保持回路には、メモリ制御回路からリクエスト受付信号が入力される。第１および第２読み出し制御回路から書き込み信号およびバッファ番号が入力され、先頭データを第１書き込み制御回路に出力する空きバッファ管理ＦＩＦＯを備える。第１および第２優先順別バッファ管理ＦＩＦＯは、それぞれ高優先度（Ｈクラス）および低優先度（Ｌクラス）を備える。
【００１６】
【発明の実施の形態】以下、本発明によるメモリ制御方式の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００１７】先ず、図１は、本発明によるメモリ制御方式の好適実施形態の構成を示すブロック図である。このメモリ制御方式は、バス制御回路１１およびメモリ制御回路２０間に、データバッファ１３、書き込み制御回路１２Ａ、１２Ｂ、読み出し制御回路１７Ａ、１７Ｂ、優先順別バッファ管理ＦＩＦＯ１４、１５、空きバッファ管理ＦＩＦＯ１６、アクセスキュー保持回路１８およびバッファ番号保持回路１９を有する。
【００１８】データバッファ１３は、バス制御回路１１およびメモリ制御回路２０間に接続されている。また、書き込み制御回路１２Ａ、優先順別バッファ管理ＦＩＦＯ１４および読み出し制御回路１７Ａは、バス制御回路１１およびメモリ制御回路１８間に直列接続されている。一方、書き込み制御回路１２Ｂ、優先順別バッファ管理ＦＩＦＯ１５および読み出し制御回路１７Ｂは、メモリ制御回路１８およびバス制御回路１１間に直列接続されている。空きバッファ管理ＦＩＦＯ１６は、読み出し制御回路１７Ａ、１７Ｂから書き込み信号およびバッファ番号を受けると共に書き込み制御回路１２Ａからシフト信号を受け、書き込み制御回路１２Ａに先頭データを出力する。書き込み制御回路１２Ａ、１２Ｂは、データバッファ１３に書き込み信号およびバッファ選択信号を出力する。また、読み出し制御回路１７Ａ、１７Ｂは、データバッファ１３にバッファ選択信号およびデータ確定信号を出力する。アクセスキュー保持回路１８およびバッファ番号保持回路１９は、読み出し制御回路１７Ａおよび書き込み制御回路１２Ｂ間に接続されている。
【００１９】本発明のメモリ制御方式は、プロセッサからのアクセスおよびメモリ・リード・データの両方に対して優先処理可能なデータバッファ制御回路を有する。この優先処理可能なデータバッファ制御回路は、プロセッサからのバスアクセス信号を、バス制御回路１１を介して書き込み制御回路１２Ａに入力する。また、書き込み制御回路１２Ａは、空きバッファ管理ＦＩＦＯ１６の先頭に格納されているバッファ番号を参照して、プロセッサからの書き込みデータをデータバッファ１３のバッファ番号ｎ（ｎ＝１、２、３、．．．）のデータバッファに格納する。
【００２０】このとき、プロセッサからのアクセスが読み出し処理であった場合には、データバッファ１３には何も格納されない。また、同時に書き込み制御回路１２Ａは、優先順別に設けられた優先順別バッファ管理ＦＩＦＯ１４にプロセッサからのアクセスに対応したアクセスキューとバッファ番号を格納する。優先順別バッファ管理ＦＩＦＯ１４の先頭のアクセスキューとバッファ番号は、読み出し制御回路１７Ａに入力される。読み出し制御回路１７Ａは、メモリ制御回路２０に対してメモリ・アクセス・リクエスト信号を出力する。この出力は、メモリ制御回路２０で処理され、メモリに対してメモリ・アクセス・サイクルが起動される。メモリ制御回路２０は、メモリに対してメモリ・リード・サイクルを起動した場合には、メモリから読み出したデータをデータバッファ１３に入力し、リード・データ確定信号を書き込み制御回路１２Ｂに出力する。
【００２１】本発明によるメモリ制御方式は、上述の如く、アクセスキュー保持回路１８およびバッファ番号保持回路１９を有する。このアクセスキュー保持回路１８およびバッファ番号保持回路１９は、メモリ制御回路２０がメモリ・リード・サイクルを起動したときのアクセスキューおよびバッファ番号を書き込み制御回路１２Ｂに出力している。書き込み制御回路１２Ｂは、このバッファ番号を参照してメモリ・リード・データをデータバッファ１３のバッファ番号ｎ（ｎ＝１、２、３、．．．）のデータバッファに格納する。また、同時に書き込み制御回路１２Ｂは、優先順別に設けられた優先順別バッファ管理ＦＩＦＯ１５に、アクセスキューおよびバッファ番号を格納する。
【００２２】優先順別バッファ管理ＦＩＦＯ１５に格納されたバッファ番号は、読み出し制御回路１７Ｂに出力される。読み出し制御回路１７Ｂは、優先順に従って処理を行う。読み出し制御回路１７Ｂは、優先順に従って読み出したバッファ番号をデータバッファ１３に出力して、そのバッファ番号に対応するデータバッファからメモリ・リード・データの読み出しを行う。これと同時に、読み出し制御回路１７Ｂは、バス制御回路１１に対してデータ確定信号を出力し、データバッファ１３から出力されるデータの引取りを促す。その後、データバッファ１３からの読み出し処理が終了すると、読み出し制御回路１７Ｂは、空きバッファ管理ＦＩＦＯ１６の最後にバッファ番号を格納する。尚、図１中のバス制御回路１１およびメモリ制御回路２０は、当業者に周知であり、また本発明とは直接関係ないので、その詳細は省略する。
【００２３】以下、図１に示す本発明によるメモリ制御方式の好適実施形態の動作を説明する。先ず、プロセッサからの読み出し処理におけるメモリ制御回路１８のバッファ制御動作を、図２のタイミングチャートを参照して説明する。図２において、（ａ）はクロック、（ｂ）はアクセスキュー、（ｃ）はバスアクセス信号、（ｄ）は空きバッファ管理ＦＩＦＯ１６の先頭、（ｅ）はＨクラス書き込み信号、（ｆ）はＬクラス書き込み信号、（ｇ）は優先順別バッファ管理ＦＩＦＯ１４の入力データ、（ｈ）は書き込み制御回路１２Ａから空きバッファ管理ＦＩＦＯ１６へのシフト信号および（ｉ）は優先順別バッファ管理ＦＩＦＯ１４の先頭である。
【００２４】プロセッサからの読み出し処理は、バス制御回路１１を介し、クロック２においてアクセスキューおよびバスアクセス信号として書き込み制御回路１２Ａに入力される。このとき、書き込み制御回路１２Ａは、空きバッファ管理ＦＩＦＯ１６の先頭に格納されているデータバッファ１３のバッファ番号ｎ（ｎ＝１、２、３、．．．）を読み出し、アクセスキューおよびバッファ番号ｎを優先順別バッファ管理ＦＩＦＯ１４に対して出力する。これと同時に、書き込み制御回路１２Ａは、アクセスキューよりプロセッサ種別を判別し、それに対応した優先順別バッファ管理ＦＩＦＯ１４の書き込み信号を出力する。
【００２５】図２（ａ）に示すクロック２は、Ｈクラスのプロセッサからの処理があった場合の例である。更に、書き込み制御回路１２Ａは、空きバッファ管理ＦＩＦＯ１４にシフト信号を出力して（図２（ｈ）参照）、次の処理に対する準備を行う。以上の一連の動作を経て、クロック３において、優先順別バッファ管理ＦＩＦＯ１４の先頭にアクセスキューおよびバッファ番号ｎ（ｎ＝１、２、３、．．．）が格納される。図２の場合には、優先順別バッファ管理ＦＩＦＯ１４のＨクラス側に格納されることになる。
【００２６】一方、メモリに対する読み出し動作を、図３のタイミングチャートを参照して説明する。図３において、（ａ）はクロック、（ｂ）は優先順別バッファ管理ＦＩＦＯ１４の出力データ、（ｃ）はメモリアクセス・アドレス、（ｄ）はライト・リード判定信号、（ｅ）はメモリアクセス・リクエスト信号、（ｆ）はリクエスト受け付け信号、（ｇ）はバッファ番号保持回路１９の出力信号、（ｈ）はアクセスキュー保持回路１８の出力信号、（ｉ）はＨクラス書き込み信号、（ｊ）はＬクラス書き込み信号、（ｋ）はデータバッファ選択信号、（ｌ）はデータバッファ書き込み信号、（ｍ）は優先順別バッファ管理ＦＩＦＯ１５の出力信号、（ｎ）はデータ終了信号、（ｏ）はリード・データ確定信号、（ｐ）はメモリリード・データ、（ｑ）はメモリ・インタフェースの制御データおよび（ｒ）はメモリインタフェースのデータバスである。ここで、優先順別バッファ管理ＦＩＦＯ１４にアクセスキューおよびバッファ番号が格納されると、読み出し制御回路１７Ａは、優先順位に対応した読み出し処理を行う。図３のクロック２において、読み出し制御回路１７Ａは、優先順別バッファ管理ＦＩＦＯ１４から入力されるアクセスキュー０よりメモリアクセス・アドレス（図３（ｃ）参照）、メモリアクセス・リクエスト信号（図３（ｅ）参照）およびライト・リード判別信号（図３（ｄ）参照）を生成してメモリ制御回路２０に出力する。
【００２７】図３は、メモリからの読み出し動作のタイミングチャートであるので、ライト・リード判別信号（図３（ｄ）参照）は０のままである。読み出し制御回路１７Ａからメモリアクセス・リクエスト信号を受けたメモリ制御回路２０は、クロック３でリクエスト受け付け信号（図３（ｆ）参照）を読み出し、制御回路１７Ａ、アクセスキュー保持回路１８およびバッファ番号保持回路１９に出力し、クロック５からメモリに対してメモリ・リード・サイクルを起動する。クロック５から起動されたメモリ・リード・サイクルに対するメモリのデータ出力は、クロック９から開始される。このときのメモリ出力データをメモリ制御回路２０は、クロック１１以後、メモリリード・データをデータバッファ１３に出力し、同時に書き込み制御回路１７Ｂにリード・データ確定信号（図３（ｏ）参照）を出力する。このとき、リード・データ確定信号を受けた書き込み制御回路１７Ｂは、バッファ番号保持回路１９が示すバッファ番号をデータバッファ選択信号（図３（ｋ）参照）としてデータバッファ１３に出力する。また同時に、書き込み制御回路１７Ｂは、データバッファ１３にデータバッファ書き込み信号（図３（ｌ）参照）を出力する。このようにして、メモリリード・データをデータバッファ１３に格納する。この後、メモリ制御回路２０は、データバッファ１３にメモリリード・データ（図３（ｐ）参照）を全て出力したことを示すデータ終了信号（図３（ｎ）参照）を書き込み制御回路１２Ｂに出力する。
【００２８】図３は、４ワードのメモリ・リード・サイクルが起動された場合の例である。図３（ａ）に示すクロック１４でデータ終了信号を出力している。データ終了信号を受けた書き込み制御回路１２Ｂは、アクセスキュー保持回路１８が示すアクセスキューより優先順位を判別して優先順別バッファ管理ＦＩＦＯ１５に書き込み信号を出力する。この例は、図３（ｉ）に示す如く、Ｈクラスのプロセッサからの読み出し処理が行われた場合であり、クロック１４にてＨクラス書き込み信号が出力されている。この書き込み信号でバッファ番号保持回路に１９に保持されているバッファ番号が、優先順別バッファ管理ＦＩＦＯ１５に格納される。
【００２９】その後、バス制御回路１１に対するメモリ・リード・データの入力は、図４のタイミングチャートに示す如く実行される。図４中、（ａ）はクロック、（ｂ）は優先順別バッファ管理ＦＩＦＯ１５の出力データ、（ｃ）は読み出し選択信号、（ｄ）はデータ確定信号、（ｅ）はデータ読み出し終了信号、（ｆ）は空きバッファ管理ＦＩＦＯ１６の入力データおよび（ｇ）は空きバッファ管理ＦＩＦＯ１６への書き込み信号を示す。優先順別バッファ管理ＦＩＦＯ１５にアクセスキューおよびバッファ番号が格納されると、読み出し制御回路１７Ｂは優先順位に対応した読み出し処理を行う。図４のクロック２において読み出し制御回路１７Ｂは、優先順別バッファ管理ＦＩＦＯ１５から入力されたアクセスキューよりデータ確定信号をバス制御回路１１およびデータバッファ１３に入力する。このとき、読み出し制御回路１７Ｂは、読み出し選択信号として優先順別バッファ管理ＦＩＦＯ１５の出力データであるバッファ番号をデータバッファ１３に入力する。上述した一連の動作により、データバッファ１３は、読み出し選択信号が示すバッファ番号に該当するデータバッファからメモリ・リード・データをバス制御回路１１に出力する。この後、読み出し制御回路１７Ｂは、データバッファ１１から全てのメモリ・リード・データを読み出したことを示す読み出し終了信号をバス制御回路１１に出力する。
【００３０】図４は、４ワードのメモリ・リード・データを読み出した場合の例であり、クロック５にて読み出し終了信号が出力されている。このとき、読み出し制御回路１７Ｂは、空きバッファ管理ＦＩＦＯ１６に書き込み信号を出力し、空きバッファ管理ＦＩＦＯ１６の最後にバッファ番号を格納する。図４のクロック５、クロック６が、この動作を示す。
【００３１】このように、読み出し制御回路１７Ａがメモリ制御回路２０にメモリ・リードのリクエスト信号を出力したときのアクセスキューは、アクセスキュー保持回路１８に保持されているので、メモリ制御回路２０がメモリ・リード・データを出力したとき、アクセスキューが消失することはない。従って、メモリ・リード・データに関してもプロセッサ種別の判別が可能になり優先処理が実施できる。
【００３２】また、読み出し制御回路１７Ａがメモリ制御回路２０にメモリ・リードのリクエスト信号を出力したときのバッファ番号は、バッファ番号保持回路１９に保持されているので、メモリ・リード・データに対するアクセスキューを優先順別バッファ管理ＦＩＦＯ１５に格納するとき、空きバッファ管理ＦＩＦＯ１６を参照する必要がない。従って、プロセッサからの処理に対するアクセスキューを優先順別バッファ管理ＦＩＦＯ１４に格納するタイミングと、メモリ・リード・データに対するアクセスキューを、優先順別バッファ管理ＦＩＦＯ１５に格納するタイミングの競合がなくなり、何れか一方の処理を待機させ１クロック期間の処理能力低下を招くことなくデータバッファの共通化が可能である。
【００３３】以上、本発明によるメモリ制御方式の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００３４】
【発明の効果】以上の説明から明らかな如く、本発明のメモリ制御方式によれば、メモリ・リード・サイクルを起動するためのアクセスキューを保持するアクセスキュー保持回路とその時のバッファ番号を保持するバッファ番号保持回路を設け、アクセスキューの消失を防ぐことにより、メモリ・リード・データにおいても優先処理を実現する。また、空きバッファ管理ＦＩＦＯにおける競合動作を解消して、データバッファの共通化を実現したメモリ制御方式が得られる。

【出願人】	【識別番号】０００２３２０４７【氏名又は名称】日本電気エンジニアリング株式会社
【出願日】	平成１２年１０月３０日（２０００．１０．３０）
【代理人】	【識別番号】１０００８１７１０【弁理士】【氏名又は名称】福山正博
【公開番号】	特開２００２－１３２７０２（Ｐ２００２－１３２７０２Ａ）
【公開日】	平成１４年５月１０日（２００２．５．１０）
【出願番号】	特願２０００－３３０５１７（Ｐ２０００－３３０５１７）