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【発明の名称】 メモリ制御装置
【発明者】 【氏名】ブライアン・イー・ジェイ・ラゴイ・ジュニア
【要約】 【課題】システムバス（１０）により結合されたリクエスト側エージェント（１２）と応答側エージェント（１６）とを含むデータ処理システムにおいて用いるメモリ制御装置を提供する。

【解決手段】メモリ制御装置は、リクエスト側エージェントからの応答側エージェントのメモリ（２０）に対するアクセス要求を検出するリクエスト検出手段（６６）と、リクエスト検出手段に応答し、応答側エージェントのメモリへ順次アクセスするためにメモリバスを通じて複数のメモリアドレス制御信号をアサートする送出手段（６６）と、メモリに対するアクセスサイクルの完了を検出するアクセス終了検出手段（６６）とを備え、送出手段が、ローアドレスストローブ信号およびコラムアドレスストローブ信号を用いてページモード形式のメモリアクセスを実行する。
【特許請求の範囲】
【請求項１】 システムバス（１０）により電気的に結合された少なくとも１つのリクエスト側エージェント（１２）と応答側エージェント（１６）とを有し、前記リクエスト側エージェントは、前記応答側エージェントのメモリ（２０、６０）に前記システムバスを介してデータを記憶するため及び検索するために前記メモリに対するアクセスを要求し、前記メモリはメモリバス（ＲＡＳ、ＣＡＳ）によって前記応答側エージェントに結合されており、前記メモリバスは前記システムバスから分離しているデータ処理システムにおいて使用されるメモリ制御装置であって、前記システムバスに結合され、前記応答側エージェントの前記メモリに対するアクセスサイクルを開始する要求を検出するリクエスト検出手段（６６）であって、前記要求は前記システムバスを通じて前記リクエスト側エージェントによって生成される、リクエスト検出手段と、前記メモリバスに結合され、前記リクエスト検出手段に応答し、複数の連続的な読み出しアクセス又は書き込みアクセスを行い、読み出しアクセスに対して前記システムバスへデータを出力し、書き込みアクセスに対して前記システムバスからデータを入力するために前記応答側エージェントの前記メモリへ順次アクセスするために、前記メモリバスを通じて複数のメモリアドレス制御信号をアサートする送出手段（６６）であって、前記制御信号が少なくともローアドレスに関連するローアドレスストローブ信号と、コラムアドレスに関連するコラムアドレスストローブ信号とを含む、送出手段と、前記メモリに対するアクセスサイクルの完了を検出するアクセス終了検出手段（６６）であって、前記システムバスに結合され、前記システムバスを通じての前記リクエスト側エージェントにより発生されるサイクル終了制御信号の論理状態に応答する、アクセス終了検出手段と、を備え、前記送出手段が、前記メモリ内のデータのページを示すローアドレスとともにローアドレスストローブ信号をアサートすることによってメモリアドレス制御信号をアサートし、その後、前記システムバス上の前記リクエスト側エージェントによっての使用のために前記メモリバスを通じて複数のコラムアドレスとともにコラムアドレスストローブ信号をアサート及びアサート解除してページモード形式のメモリアクセスを実行する、ことを特徴とするメモリ制御装置。
【請求項２】 システムバス（１０）により電気的に結合された少なくとも１つのリクエスト側エージェント（１２）と応答側エージェント（１６）とを有し、前記応答側エージェントが更にメモリバス（ＲＡＳ、ＣＡＳ）を通じてメモリ（２０、６０）に結合され、前記システムバスから分離したアクセス用のバス（６８、７４）を通じて前記メモリに電気的に結合されたプロセッサ（８６）を有するデータ処理システムにおいて使用されるメモリ制御装置であって、前記システムバスに結合され、前記システムバスを通じて行われるリクエスト側エージェントの要求又は前記アクセス用のバスを通じて行われる前記プロセッサの要求に応答し、前記応答側エージェントの前記メモリに対するアクセスサイクルを開始するリクエスト検出手段（６６）と、前記メモリバスに結合され、前記リクエスト検出手段に応答し、複数の連続的な読み出しアクセス又は書き込みアクセスを行い、読み出しアクセスに対して前記システムバス又は前記アクセス用のバスへデータを出力し、書き込みアクセスに対して前記システムバス又は前記アクセス用のバスからデータを入力するために前記応答側エージェントの前記メモリへ順次アクセスするために、前記メモリバスを通じて複数のメモリアドレス制御信号をアサートする送出手段（６６）であって、前記制御信号が少なくともローアドレスに関連するローアドレスストローブ信号と、コラムアドレスに関連するコラムアドレスストローブ信号とを含む、送出手段と、前記メモリに対するアクセスサイクルの完了を検出するアクセス終了検出手段（６６）であって、前記システムバスに結合され、前記システムバスを通じての前記リクエスト側エージェントにより発生されるサイクル終了制御信号の論理状態に応答する、アクセス終了検出手段と、を備え、前記送出手段が、前記メモリ内のデータのページを示すローアドレスとともにローアドレスストローブ信号をアサートすることによってメモリアドレス制御信号をアサートし、その後、前記システムバス上の前記リクエスト側エージェントによる使用のため及び前記アクセス用のバスに結合された前記プロセッサによる使用のために前記メモリバスを通じて複数のコラムアドレスとともにコラムアドレスストローブ信号をアサート及びアサート解除してページモード形式のメモリアクセスを実行する、ことを特徴とするメモリ制御装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は一般にデジタルコンピュータに関し、特に、種々のエージェント（agent）同士を相互に接続するシステムバスと上記エージェント間でデータブロックの転送を行うためのページモードメモリアクセス手段を有するデジタルコンピュータシステムに関する。
【０００２】
【従来の技術】現代のコンピュータシステムは機能的に異なるタイプの複数の回路カード又はエージェントが一つのシステムバスにより互いに接続されるという特徴を有している場合が多い。かかる回路カードの設計とこれらカードを活用するために必要なソフトウエアルーチンの作成とを容易にするためかかるコンピュータバスは標準化されているのが普通である。そのようなバスの一つはＰ１２９６として知られる３２ビット高性能同期バスであって、これはマルチバスIIとしても一般に知られている。
【０００３】かかるバスは予め定義された複数の信号線から構成されるのが普通で、それらはメモリアドレスとデータをバスに互いに接続された２つ又はそれ以上の回路ボード間で転送するために使用される。その他の信号線はデータのバス上での転送を制御したり事象に割込んだりエラー状態用に用いられる。同様にしてエージェント間のデータの流れを同期するためにバスに一つもしくはそれ以上のクロックが設けられる。かかるバスはそれに相互接続された少なくとも一つの回路カードを有し同カードはその上部にマイクロプロセッサ装置の如きデータプロセッサを格納することになろう。他の回路カードは大容量記憶装置、ＣＲＴ、プリンタの如き外部装置のインターフェースとして入出力（Ｉ／Ｏ）回路から成る。バスに相互接続された他のカードは大容量メモリカードでデータを記憶したり検索するために使用されるダイナミックランダムアクセスメモリ（ＤＲＡＭ）の如き複数のリード／ライトメモリから成る。更に、大容量記憶装置を制御するようにしたカードの如き回路カードも、大容量記憶装置間を行き来するデータを局部的にバッファに記憶するために比較的大きなＤＲＡＭを備えると共に、大容量記憶装置を制御するためにローカルマイクロプロセッサ装置を備えることができる。
【０００４】
【発明が解決しようとする課題】かかるバス上の回路カード同士の間で比較的大きなデータブロックを転送しあうことが必要な場合には一つの問題が生ずる。
【０００５】バスは、当該バスに相互接続された回路カードの全てに共通な共有資源であると考えられるから、かかるデータ転送を迅速に行ってバスの帯域幅の縮小を回避するようにすることが望ましい。
【０００６】バスの帯域幅を大きくするためには要求側（リクエスト）エージェントと応答側エージェントの両方に対して先入先出（ＦＩＦＯ）バッファを設ける方法が従来より知られている。例えば、リクエストエージェントは応答側エージェントに対して、応答側エージェントのローカルメモリからデータブロックを読み出してその後にバスを介してリクエストエージェントに伝送してもらいたい旨を通知する。それに応えて応答して応答側エージェントは所望のメモリロケーションにアクセスしその内部に格納されたデータを応答側エージェントのＦＩＦＯ内にロードし、その後データはＦＩＦＯからバスを介してリクエストエージェントのＦＩＦＯに伝送され、そこからリクエストエージェントはそのデータを抽出しローカルメモリ内に記憶する。以上より理解できるように、かかるＦＩＦＯバッファを使用することによって該システムは余分のコストと複雑さを加えることになる。更に、利用可能なＦＩＦＯバッファの記憶容量は所望のデータブロックの大きさを転送する上で不十分となるおそれがあり、その結果ＦＩＦＯに２倍もしくはそれ以上のデータを十分ロードできるようにする必要が生ずる。
【０００７】他のシステムの場合、従来よりメモリインターリーブを活用してバスのデータ転送速度を向上させる方法が知られている。しかしながら、メモリインターリーブ法の場合もシステムコストが大きくなるおそれがある。同時にメモリインターリーブ法はある一定のタイプのデータ転送速度しか向上させることができないという欠点がある。
【０００８】高帯域幅のバスを得る若しくは維持する問題はまた、もしメモリ装置がＤＲＡＭ装置の場合、メモリ装置を周期的にリフレッシュする必要性と関連している。このリフレッシュの必要性のため、リフレッシュを行うためにブロックデータの転送を中断する必要がある。同様に、もしエージェント上にローカルプロセッサが設けられておれば、そのローカルプロセッサもメモリにアクセスする必要があるため、エージェント同士の間でのデータの転送と干渉しあうおそれがある。
【０００９】
【課題を解決するための手段】上記問題点とその他の利点は一本のシステムバスにより電気的に共に接続された少なくとも１つの要求する側のエージェント（以下リクエスト側エージェントと称する）と応答（する側の）エージェントを有するデータ処理システム中に使用されるメモリ制御装置によって、克服ないし実現され、上記リクエスト側エージェントは応答側エージェントのメモリにアクセスを要求しその内部のデータをシステムバスを介して記憶及び検索する。メモリ制御装置は、応答側エージェントのメモリに対するアクセスサイクルを開始するためのリクエストを検出する手段と、該リクエスト検出手段に応答して複数のメモリアドレス制御信号を送出（アサート、assert）して応答側エージェントのメモリを順次アクセスする手段と、上記メモリに対するアクセスサイクルの完了を検出する手段とから成り、上記制御信号はロー（行）アドレスに関連する少なくとも一つのローアドレスストローブ（信号）と、コラム（列）アドレスに関連するコラムアドレスストローブ（信号）とから成り、上記完了検出手段がリクエスト側エージェントにより生成されたサイクル終了制御信号の論理状態に応答するようになっている。
【００１０】本発明による上記メモリアドレス制御信号送出手段はメモリ内の１ページデータを表わすローアドレスと共にローアドレスストローブ信号を複数回送出（アサート）することによってメモリアドレス制御信号をアサートし、その後、複数のコラムアドレスと共にコラムアドレスストローブ信号をアサートしたり、デアサート（deassert、アサート解除）したりしてページモード形式のメモリアクセスを実行する。
【００１１】本発明の方法によれば一本のシステムバスにより共に電気的に接続される少なくとも一つのリクエスト側エージェントと応答側エージェントを有するデータ処理システム内に使用されるメモリ制御方法であって、リクエスト側エージェントが応答側エージェントのメモリにアクセスを要求してその内部のデータをシステムバスを介して記憶及び検索するようになった方法が開示される。上記方法は応答側エージェントのメモリに対するアクセスサイクルを開始するための要求を検出する段階、複数のメモリアドレス制御信号をアサートして応答側エージェントのメモリにアクセスする段階、メモリに対するアクセスサイクルの完了を検出する段階より成る。
【００１２】上記制御信号はローアドレスに関連する少なくとも一つのローアドレスストローブ（信号）とコラムアドレスに関連するコラムアドレスストローブ（信号）とから成り、上記完了検出手段はリクエスト側エージェントが発生したサイクル終了制御信号の論理状態に応答する。上記メモリアドレス制御信号アサート段階は、メモリ内の１ページのデータを表示するローアドレスと共にローアドレスストローブ信号をアサートし、その後、複数のコラムアドレスと共にコラムアドレスストローブ信号をアサート及びデアサートしてページモード形式のメモリアクセスを行うことによって行われる。
【００１３】
【発明の実施の形態】実施例本発明の方法と装置は本文中ではマルチバスIIの環境の文脈で説明するけれども、本発明はバス上に相互接続された少なくとも２つのエージェント同士の間でデータを転送しあうバスを有する多くのデジタルコンピュータシステムでも実施可能なことを理解すべきである。
【００１４】マルチバスIIの動作特性は「高性能３２ビットバス標準Ｐ１２９６（High Performance 32-Bit Bus Standard P1296)」と題する文書中に説明されている。上記文書はＩＥＥＥマイクロプロセッサ標準委員会Ｐ１２９６作業グループ（theIEEE microprocessor standards committee P1296 working group）により作成されたものであるが（１９８６年６月２０日、草案(draft)２,０）これを本文に採用する。
【００１５】図１について述べると、バス１０とそれに接続された複数のエージェント１２−１４から成るデジタルコンピュータシステム１の一部がブロック線図で示してある。図１に示す如く、リクエスト側エージェント１２と応答側エージェント１４、１６とはバス１０に対して双方向に接続されている。リクエスト側エージェント１２はダイナミックランダムアクセスメモリ（ＤＲＡＭ）から成るローカルメモリ１８を有する。応答側エージェント１６も同様にＤＲＡＭより成るローカルメモリ２０を有するように描かれている。応答側エージェント１６には大容量記憶装置２２も接続されていて、同装置２２は良く知られたウインチェスタ若しくはフロッピ磁気ディスクより成り、データとプログラムの情報を大量にストアする。
【００１６】図１には、リクエスト側エージェントが１つと応答側エージェント１４及び１６が２つ示されているが、かかるデジタルコンピュータシステムは複数のリクエスト側エージェントと複数の応答側エージェントをバスに接続できることを理解されたい。更にシステム１の作業中ある時にはリクエスト側エージェント１２が応答側エージェントとなり、応答側エージェント１６がリクエスト側エージェントとなることができることも理解されたい。一つのエージェントを応答側エージェントとして特徴づけるかリクエスト側エージェントとして特徴づけるかは以下に述べるような一定のバス信号によって行われる。
【００１７】かかるシステムの動作例として、もしシステム１がワード処理システムである場合、リクエスト側エージェント１２は中央コンピュータボードとし、応答側エージェント１６はディスク制御ボードとして、同ボードが大容量記憶装置２２からドキュメントデータを記憶及び検索するようにすることができる。かかるシステムにおいて、オペレータはキーボードその他の手段を介して中央コンピュータボード上のプログラムと対話することができる。上記プログラムはオペレータが大容量記憶装置２２上に記憶されたドキュメントデータを入力するワード処理プログラムを具体化する。かかるドキュメントデータはデータページとして編成できるけれども、一定のブロックサイズのデータを利用して、２Ｋバイトデータの如き視覚表示ドキュメントページを表すことができることが判る。かくして、かかるシステムではデータブロックをバス１０を介して２Ｋバイトブロックとして転送してドキュメントデータのページをシステム内で転送しやすくすることが望ましいということも判る。
【００１８】バス１０は９６本の導線より成り、異なる動きを有する群に分割される。中央制御信号群２４はリセット信号や初期化制御信号の如きシステム全体にわたる信号を提供する。マルチバスIIには８個の中央制御信号が規定され、そのうちの幾つかはシステムを初期化するための１つのリセット信号と２つのクロック信号、即ちバスクロック（ＢＣＬＫ＊）と中央クロック（ＣＣＬＫ＊）である。
【００１９】然しながら、システムによってはシステムクロック（ＳＣＬＫ＊）２４ａ（図５に示す）の如き第３のクロック信号を設けることが望ましいかもしれない。例えば、マルチバスIIはバス内のデータ転送が１ＢＣＬＫ＊サイクルを必要とし、ＣＣＬＫ＊がＢＣＬＫ｝の周波数の２倍となるような仕様となっている。かくして、もしＢＣＬＫ＊が１０ＭＺＨであれば、ＣＣＬＫ＊は２０ＭＨＺであり、一つのバスデータ転送は２００ナノ(ｎ)秒を要することになる。然しながら、システムによってはＢＣＬＫ＊を５ＭＨＺで動作させ、ＣＣＬＫ＊を１０ＭＨＺで動作させることが望ましいが、バスデータ転送を行わせるために１ＢＣＬＫ＊サイクルを必要とする。更に、かかるシステムでは、バスに接続された複数のエージェントに高周波バスタイミング信号その他の信号を発生させるために２０ＭＨＺで動作するＳＣＬＫ＊２４ａのようなより高周波数のクロック信号を提供することが望ましい。
【００２０】調停（arbitration）サイクル信号群２６は７つの信号線より成り、一つはバス上の各エージェント間のワイヤＯＲＥＤであるバス要求（ＢＲＥＱ＊）である。バス１０にアクセスを要求するエージェントは何れもＢＲＥＱ＊をアサートしてアクセスを許諾される必要がある。アクセスは図１に示していないが調停論理回路により許諾されるのが普通である。バスに対するアクセスを要求するエージェントにより、６個の調停識別信号ＡＲＢ０＊−ＡＲＢ５＊が駆動されるが、これらの信号は調停コントローラに対する入力となる。
【００２１】アドレス／データバス信号群２８はデータリード／ライトバス転送のためにアドレス信号、データ信号およびパリティ信号を供給する。全部で３６個のアドレス／データバス信号があり、そのうち３２はマルチプレックスアドレス／データバス信号（ＡＤ０＊−ＡＤ３１＊）であり、４つはデータのバイトと関連するパリティ信号、即ちＰＡＲ０＊−ＰＡＲ３＊である。
【００２２】エクセプションサイクル信号群３０はバス転送サイクルを終了させるために使用されるエラー検出を行う。２つの非常サイクル信号、即ち、バスエラー信号（ＢＵＳＥＲＲ＊）及びタイムアウト信号（ＴＩＭＯＵＴ＊）がある。
【００２３】システム制御信号群３２はバスを通じてアドレス及びデータを転送するために用いられる制御信号を供給する。マルチバスIIには１０個のシステム制御信号ＳＣ０＊−ＳＣ９＊が存在する。バス転送サイクルの要求フェーズ(相)中、リクエスト側エージェント１２は応答側エージェント１６の如き応答側エージェントにコマンド情報を提供するためにＳＣ０＊ないしＳＣ９＊を駆動する。バス転送サイクルの応答相中、リクエスト側エージェントはＳＣ９＊とＳＣ０＊−ＳＣ３＊を駆動する一方、応答側エージェントはＳＣ８＊とＳＣ４＊−ＳＣ７＊を駆動して、リクエスト側と応答側のエージェントの間のハンドシェーキング及び状態情報を提供する。
【００２４】一般に、マルチバスIIはメッセージタイプの如き異なるタイプの複数のデータ転送をサポートする。これらのメッセージタイプは求められなかった複数のメッセージタイプでもよい。
【００２５】更にメモリスペースのデータの転送も行うことができる。最大６４Ｋバイトまでのデータ転送がバスによりサポートされる。然しながら、従来の多くのシステムのバスのデータ転送は３２バイトパケットに制限される。各エージェントでは先入先出（ＦＩＦＯ）バッファが使用されるのが普通で、応答側エージェントでＦＩＦＯバッファにデータが十分ロードされた後、データはバス１０へ転送され、そこでリクエスト側エージェントのＦＩＦＯバッファにより受け取られる。先に述べた如く、かかるＦＩＦＯバッファを使用するとシステムのコストと複雑さが大きくなる。更に、ＦＩＦＯバッファに十分ロードしたりＦＩＦＯバッファからアンロードするには相当な時間が必要である。
【００２６】ここで図２、３、４を見ると、データインとデータアウト信号線と複数のアドレス線ＡＤ０〜ＡＤ８を有する良く知られたＤＲＡＭが示されている。ＤＲＡＭ４０はまたＲａｓ＊、ＣＡＳ＊、およびＲ／Ｗの信号制御線を有する。最小数の入力信号ピン、従って小パッケージサイズの大容量データ記憶装置を得るために、かかるＤＲＡＭはアドレス線を多重化することによって、装置の操作中のある時にはアドレス線がＲａｓ＊の制御の下にローアドレス線として特徴付けられ、サイクル中の別の時にはＣａｓ＊の制御の下にコラムアドレス線として特徴付けられるようになっている。図２に示す装置は９個のアドレス信号ピンを有し、全部で１８のアドレス入力を有し、全部で２５６Ｋビットのメモリロケーションを有する装置を作りだす。もちろん、他のＤＲＡＭは６４Ｋや１Ｍビット装置の如き９アドレス以下もしくは以上の入力を有することができ、他の装置は４ビットデータを同時に記憶したり検索するようになった装置のように、１ビット以上のデータを記憶することができる。
【００２７】図３に示すように、かかるＤＲＡＭの従来のアドレッシングモードは、ＲＡＭ内でＡＤ０−ＡＤ８上に現れるローアドレス線をラッチするためにＲａｓ＊が出される結果になる。Ｒａｓ＊のアサートに次いでアドレス線ＡＤ０−ＡＤ８の状態は所望のコラムアドレスにスイッチされ、Ｃａｓ＊がアサートされる（４４）。また、Ｃａｓ＊のアサートは、Ｒ／Ｗ＊の状態に応じて、指定されたローとコラムのアドレスにおけるデータビットを装置内に記憶するか又は装置から読み出すかをするのが典型的である。
【００２８】図４にはページモードタイプのアクセスとして知られるもう一つのタイプのアドレス指定ノードが示されている。上記ノードではＲａｓ＊が４６で一度アサートされ、装置内のローアドレスをラッチする。その後、コラムアドレスを繰返し変化させ、Ｃａｓ＊を複数回（４８−５８）アサートしてデータを記憶もしくは検索する。ローアドレス線は装置内のデータビットページを定義すると考えられるから、Ｃａｓ＊を複数回アサートして従来のＲａｓ＊−Ｃａｓ＊タイプのサイクルよりも著しく迅速にデータページ内を「スクロール」することができる。かかるページモードアクセスは、データが順次アクセスされる場合、即ちコラムアドレスが各アクセスにつき一つだけ増分もしくは減分される場合に特に便利である。もちろん、非順次ページモードアドレスも可能であり、ある種の用途には望ましいかもしれない。
【００２９】本発明の方法と装置によると、このページモードタイプのアクセスサイクルを使用して、少なくともメモリスペースタイプのデータ転送についてシステムバスの帯域幅を大きくする。バス間にデータを転送するために従来のＲａｓ＊−Ｃａｓ＊タイプのサイクルを活用する方法が知られているから、それぞれのメモリアクセスに対してＲａｓ＊のアサートによりひき起こされる遅延のために、上記ＦＩＦＯバッファを使用して一時的にデータをバッファ記憶する必要があることが多い。本発明によれば、ページモードタイプのアクセスを使用して、出入りするデータについてローカルのバッファ記憶の必要を除去して所望のバス帯域幅を維持することにより、より高速のメモリアクセスサイクルを得ることができる。
【００３０】図５について見ると、本発明の実施例が示されている。メモリ６０はバンク１６２とバンク２ ６４として編成したＤＲＡＭ装置の如きメモリ装置の２つのバンクから構成される。両バンク間の選択はそれぞれバンク１とバンク２に対する入力であるＲａｓ０＊とＲａｓ１＊の信号線により行われる。
【００３１】バンク６２と６４はそれぞれバイト編成のメモリ装置の４つのサブバンクより構成される。バンク内の特定バイトの選択はＣａｓ０＊−Ｃａｓ３＊の信号線の状態により行われる。特定のアドレス指定モードはメモリコントローラ６６に対する入力であるＡ０、Ａ１、Ｗ０およびＷ１の信号線の状態により決定される。これらの信号線は、例えば、各種のメモリアドレスバス６８のアドレス信号とシステム制御信号群３２の制御信号である。上記信号の状態はメモリコントローラ６６と関連するデコーダ７０によりデコードされ、メモリ転送の幅と選択されたメモリ装置のコラムを選択する。デコーダ７０の動作を記述する真理値表を以下に示す。
【００３２】
【表１】

【００３３】
【表２】

【００３４】また、メモリコントローラ６６に対するＲ０入力はアドレス線とすることができ、その状態はバンク１かバンク２の何れかを選択してＲａｓ０＊若しくはＲａｓ１＊を介してアクセスする。
【００３５】リクエスト／肯定応答（アクノレッジ）（Ｒ／Ａ）入力信号は双方向信号であって、コントローラ６６が動作静止状態にある場合にはメモリコントローラ６６に対する入力となるのが普通である。メモリ６０に対するアクセスの要求が順次データ転送の要求相中にリクエスト側エージェントにより行われた場合、Ｒ／Ａ信号線は外部ロジック（図示せず）によりローパルス状態となる。メモリアクセスに対するかかるリクエストを行った後、Ｒ／Ａ信号線は外部ロジックにより解放され、メモリリクエスト／肯定応答サイクル中にコントローラ６６により駆動される。リクエストに応答してメモリコントローラ６６はリード／ライト（ＲＷ）入力の状態と共にＡ０、Ａ１、Ｗ０、Ｗ１、およびＲ０ラインの状態に従ってメモリ６０にアクセスする。その後、メモリコントローラ６６はＲ／Ａを論理ローの信号レベルに駆動してメモリアクセスに対して肯定応答する。メモリアクセスを開始後、メモリコントローラ６６は、ＥＯＣ信号線（バス信号ＳＣ２＊）がサイクル終了の状態を示すべく信号がアサートされるまで、繰返しメモリをアクセスする。ＥＯＣがアサートされると、メモリコントローラ６６には現在のメモリアクセスが順次データ転送の応答相の最終的メモリアクセスであることが知らされる。
【００３６】ここで図６について述べると、順次データ転送の応答相中にコントローラ６６によって行われるメモリ６０に対する連続的メモリアクセスの一部を示すタイミング線図が示されている。同図より判る通り、各アクセスにつきＲ／Ａ信号線はコントローラ６６により低（ロー）の方に駆動され、その後に解放される。これらのメモリサイクル中、本発明に従うと、Ｒａｓ＊ラインはアサートされた状態、又はロー（低）状態に維持され、Ｃａｓ＊ラインは繰返しトグルされてページモードメモリアクセスサイクルを実現する。連続ページモードアクセスサイクル中、ＳＣ４＊信号線がメモリコントローラ６６によりアサートされ、リクエスト側のエージェントに、応答者がレディ状態にあること、即ちメモリコントローラ６６が要求者のためにデータにアクセス中であることを通知する。メモリコントローラにより出力されるＤＥＮＯ信号線は、データがメモリ６０から読出される時に、メモリデータバス７４からのデータをシステムバス１０上へ配置するためにバッファ７２をイネーブルにするために用いられる。
【００３７】図６について述べると、本発明の特徴であるページモードタイプのメモリアクセスは高いバス帯域幅を提供するのに有利であることがわかる。Ｒａｓ＊信号線は各メモリアクセスにつき駆動される必要がないから、各Ｃａｓ＊と共にＲａｓ＊のアサーション（アサート）によりひき起こされる余分の遅れが排除されるため、メモリ６０との間のデータブロックの転送全体の速度を増加することができる。
【００３８】図２に示したＤＲＡＭの場合、所与のデータページはＲａｓ＊信号と関連する９本のローアドレス線によって特徴付けられる。そのため、ＤＲＡＭは５１２のデータページから成ることが判る。同様にして、各ページはＣａｓ＊信号と関連する９本のコラムアドレス線のために５１２のメモリロケーションを有する。もし所望のデータブロックサイズが５１２バイトを超えるならば、装置内で１つの以上のデータページをアクセスする必要がある。本発明の場合、このことは、コラムアドレス線がそれぞれロジック１の状態にあるときにそれを検出するための９個の入力を有するナンド（ｎａｎｄ）ゲートであるメモリコラムアドレスデコーダ７６により行うことができる。かくして、デコーダ７６の出力はメモリコントローラ６６に対する入力であるページクロス（ページ横切り）検出（ＰＣ）信号となる。このことは図６に時刻Ｔ１で示されている。そこではＰＣ＊はデコーダ７６によりローに駆動される。それに応答してそのメモリアクセスは完了し、Ｒａｓ＊信号線がＲ／Ａ信号及びＳＣ４＊と共にメモリコントローラ６６によりハイ（高）の方に駆動される。このメモリコントローラ６６の動作は、応答者レディハンドシエーク信号ＳＣ４＊のデアサートを介して、応答者がすでにレディ状態にないことがデータを受け取るエージェントに対して通知される。Ｒａｓ＊がデアサートされた場合、アドレスラッチ７７内のローアドレスは例えば１だけ増進され、メモリ装置内の次の連続するデータページを選択する。その後、時刻Ｔ３でＲＡＳ＊がアサートされることによって新たなローアドレスをメモリ装置内へラッチし、ページモードメモリアクセスサイクルが以前同様開始され、ＳＣ４＊ラインが再度アサートされ、Ｒ／Ａが再度ロー状態に駆動される。
【００３９】本発明の場合、メモリ６０内のＤＲＡＭのリフレッシュはブロック化リフレッシング法により行うことができる。タイマ７８は１３．８マイクロ秒毎に発生されるリフレッシュ要求のように所定間隔でリフレッシュ要求を発生する。リフレッシュ要求はリフレッシュ要求カウンタ８０によりカウントされ、コンパレータ８２はカウントされたリフレッシュ要求数が例えば２４の如き所定閾値と等しいかそれを超える時を判断する。この時コントローラ６６は２４個の係属する要求の全てをバーストリフレッシュ（burst refresh）しようと試みることになろう。然しながら、もしバス転送が進行中であれば、メモリコントローラ６６はバーストリフレッシュを行うことはない。メモリコントローラ６６はバス転送が完了するまで、即ちＥＯＣがアサートされる転送が行われるまで待機することになろう。然しながら、もしカウンタ８０が最大数のリフレッシュ要求、例えば４１のものが係属中であることを表示した場合、バス転送は中断され、バーストリフレッシュが行われる。バス転送が中断されると、係属中のリフレッシュは全て実行される。係属中のリフレッシュの閾値として選んだ特定数と係属中のリフレッシュの最大数とは、閾値と最大値の間の差により表わされる時間量がその時間内に所定データブロックサイズを転送することができる程十分な時間量となるように決定される。例えば、１３．８マイクロ秒毎に行われるリフレッシュ要求の場合、２４と４１のリフレッシュ要求の間の差はほぼ２３４．５マイクロ秒であって、それは２Ｋバイト（２０４８バイト）のバス転送操作を完了するのに十分な量の時間であることが分かっている。
【００４０】かくしてもし２Ｋバイトの順次バス転送操作が、２４の係属中のリフレッシュ要求が蓄積される直前に開始されるならば、バス転送は完了するまで実行された後メモリがリフレッシュされることになろう。例えば、最大値がカウンタ８０により表示された場合、バースト中には偶数のロー（行）、例えば４２個のロー（行）がリフレッシュされることが望ましい。
【００４１】メモリ群をバーストリフレッシュするためにはリフレッシュコントローラ８３によりリフレッシュ肯定応答（ＲＡＣＫ）信号が発生され、ＲＡＣＫ信号はリフレッシュカウンタ８４をイネーブルにしてリフレッシュローアドレスをメモリアドレスバス上に配置するようにする。ＲＡＣＫは次いで例えば２４サイクルの間コントローラ８３の制御を受けてハイとローの状態の間をトグルされることによって２４のローアドレスをバーストリフレッシュする。リフレッシュ中、ＲＡＳ０＊とＲＡＳ１＊信号とが共にアサートされることによって両メモリバンクを同時にリフレッシュすることが望ましい。リフレッシュローカウンタ８４はＲＡＣＫ信号の立上りにより増分され、各リフレッシュサイクルの完了時にカウンタ８４はリフレッシュされる次のローアドレスに相当する値を有するようにされる。
【００４２】ローカルプロセッサ８６もまたそれぞれ別個のアドレスとデータラッチ８８、９０を介してメモリ６０にアクセスすることができる。同様にしてローカルプロセッサ８６はメモリアクセス信号を発生させる働きを行う専用のメモリコントローラ（図示せず）により補助される。ローカルプロセッサがメモリ６０に対するアクセスを許されると、ＡＥＮ１信号が駆動されてローカルプロセッサのアドレス及びデータのラッチをそれぞれメモリアドレス及びメモリデータバス６８、７４上に対してイネーブルにする。
【００４３】本発明の場合、ローカルプロセッサはまたメモリコントローラ６６に対する入力となる高優先順位（ハイプライオリティ（ＨＰ））信号を与えられ、必要に応じて現在のバス転送を中断する。それ故、ＨＰ信号によってローカルプロセッサが現在のバス転送をオーバーライドすることによってメモリに対してアクセスすることが可能になる。ＨＰ信号はそれがアサートされている間現在のバス転送をオーバライド（override）し、それによってローカルプロセッサ８６が一連の連続的な高優先順位アクセスをメモリ６０に対して行うことが可能になる。
【００４４】上記ブロック化リフレッシュは、一連の高優先順位ローカルプロセッサによるメモリアクセスが進行中である場合には幾分異なった形で行われる。先に述べたように、メモリコントローラ６６は係属中のリフレッシュ要求を４１の最大数まで蓄積することになろう。もしこの時高優先順位のアクセスが進行中であれば、高優先順位アクセスは一時的にオーバライドされるが、２つのメモリリフレッシュだけが行われることになろう。かくしてローカルプロセッサによる高優先順位のアクセスはローカルプロセッサが再びメモリ６０に対するアクセスを許される前に比較的短時間だけ中断される。勿論、２つのリフレッシュが行われた後、カウンタ８０はリフレッシュ要求の蓄積を継続し、カウンタが再び４１に達したとき、また高優先順位のアクセスが依然進行中である場合、メモリコントローラは再び次の連続する２つのローアドレスに対するバーストリフレッシュと高優先順位アクセスとを中断することになろう。上記ブロック化されたバーストリフレッシュと高優先順位要求の動作は図７と図８の波形中に示されている。
【００４５】メモリコントローラ６６とそれに関連する回路の上記説明は例示的であって当業者は一連の異なる実施例を想到できると思われる。例えば、上記メモリコントローラ６６の機能は複数の個別の論理デバイスにより実行するか、殊にＬＳＩ半導体装置内に具体化することができる。同様にして、メモリコントローラ６６と関連する各種要素をかかるＬＳＩ装置内に内蔵することもできるし、しなくともよい。例えば、リフレッシュ要求カウンタ８０やタイマ７４を装置の外部におくこともできる。更に、システムバス１０の活動を監視及び制御させるようにした別の装置、例えば、バス１０上の或るエージェントがメモリ６０に対するアクセス要求を行ったときにＲ／Ａをアサートする働きをする装置のような装置とともにメモリコントローラ６６を動作させるようにできることも理解すべきである。また、例として、ＳＣ３＊とＳＣ４＊信号線はバス１０からメモリコントローラに直接接続せずに、他の論理素子によりバッファ記憶されるか修正されるようにしてもよい。
【出願人】 【識別番号】５９６０３４２７４
【氏名又は名称】エルジー セミコン カンパニー リミテッド
【出願日】 昭和６３年９月１７日（１９８８．９．１７）
【代理人】 【識別番号】１０００８９７０５
【弁理士】
【氏名又は名称】社本 一夫 （外５名）
【公開番号】 特開２００２−１３２７０１（Ｐ２００２−１３２７０１Ａ）
【公開日】 平成１４年５月１０日（２００２．５．１０）
【出願番号】 特願２００１−２７００１４（Ｐ２００１−２７００１４）