| 【発明の名称】 |
メモリ障害切り分け方式 |
| 【発明者】 |
【氏名】江見 覚
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| 【要約】 |
【課題】メモリ障害検出時にエラーアドレス、エラーデータ、チェックデータを保持する装置では外付けメモリへの同アドレスへのライトアクセス時の書込データ、チェックデータをオシロスコープ、ロジックアナライザ等の測定器を用いて測定する必要が生じた。
【解決手段】外付けメモリ上の書き込みデータに対してチェックデータを生成するチェックデータ生成回路１３と、上位プロセッサが指示したアドレスを保持する指定アドレス保持回路１４と、この回路１４に格納されたアドレスの外付けメモリのメモリアクセスが発生した時の書込データ、チェックデータを保持するライトデータ保持回路１５と、外付けメモリから読出したデータ、チェツクデータを用いて読出データをチェックして読出データの正誤性をチェックする読出データチェック回路１６と、この回路１６のチェックの結果が誤りになった時のアドレスを保持するエラーアドレス保持回路１７と、読出データチェック回路１６のチェックの結果が誤りになった時の読出データ及びチェックデータを保持するエラーデータ保持回路１７とを設ける。 |
【特許請求の範囲】
【請求項１】 Ｇ／Ａ、ＦＰＧＡを有するメモリ制御回路が外付けメモリに対してリード／ライトアクセスするシステムにおいて、前記外付けメモリのインタフェースを制御するメモリ制御手段と、前記外付けメモリ上の書き込みデータに対してパリティビット、ＥＣＣ等のチェックデータを生成するチェックデータ生成手段と、上位プロセッサが指示したアドレスを保持する指定アドレス保持手段と、該指定アドレス保持手段に格納されているアドレス番地の前記外付けメモリのメモリアクセスが発生した時の書き込みデータ及びチェックデータを保持するライトデータ保持手段と、前記外付けメモリから読み出したデータ及びチェツクデータを用いて該読み出しデータをチェックすることにより該読み出しデータの正誤性をチェックする読み出しデータチェック手段と、該読み出しデータチェック手段によるチェックの結果が誤りになった時のアドレス番地を保持するエラーアドレス保持手段と、前記読み出しデータチェック手段によるチェックの結果が誤りになった時の読み出しデータ及びチェックデータを保持するエラーデータ保持手段と、前記メモリ制御回路と接続された前記上位プロセッサ間で、前記指定アドレス保持手段、ライトデータ保持手段、エラーアドレス保持手段、エラーデータ保持手段内の各データの通信制御を行うプロセッサ応答手段とを具備することを特徴としたメモリ障害切り分け方式。
【請求項２】 前記読み出しデータチェック手段でのチェックの結果が誤りになった時に、エラーアドレス保持手段に誤りになった時のアドレス番地を、前記エラーデータ保持手段に誤りになった時の読み出しデータおよびチェックデータを保持し、前記プロセッサ応答手段はリードデータの障害が発生したことを上位プロセッサへ伝えることを更に特徴とする請求項１に記載のメモリ障害切り分け方式。
【請求項３】 リードデータ障害が発生したことを認識した前記上位プロセッサは、障害発生アドレス番地を前記エラーアドレス保持手段より読み出し、指定アドレス保持手段に設定することを更に特徴とする請求項２に記載のメモリ障害切り分け方式。
【請求項４】 同一アドレス番地でリードデータ障害が発生した時に、該メモリ制御回路の前記ライトデータ保持手段に保持されている書き込みデータ及びチェックデータとエラーデータ保持手段に保持されている読み出しデータ及びチェックデータとを比較することにより、両者のデータが同じであればＧ／Ａ、ＦＰＧＡの個別故障として、両者のデータが異なれば前記外付けメモリの個別故障として、故障箇所の検出を行うことを更に特徴とする請求項３に記載のメモリ障害切り分け方式。
【請求項５】 前記指定アドレス保持手段に設定可能なアドレスを複数面設け、該複数面に同様の指定アドレス保持制御を行うことを更に特徴とする請求項１〜４のいずれか一項に記載のメモリ障害切り分け方式。
【請求項６】 前記読み出しデータの障害発生時のアドレス番地を前記指定アドレス保持手段に自動的に設定する手段を有することを更に特徴とする請求項１〜５のいずれか一項に記載のメモリ障害切り分け方式。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、メモリ障害切り分け方式に関し、特に、Ｇ／Ａ（Ｇａｔｅ／Ａｒｒａｙ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を有するメモリ制御回路が外付けメモリに対してリード／ライトアクセスする装置において、メモリ障害発生時に、Ｇ／Ａ、ＦＰＧＡの個別故障であるのか、それとも外付けメモリの個別故障であるのかを検出するメモリ障害切り分け方式に関するものである。
【０００２】
【従来の技術】従来、メモリ障害検出時に、エラーアドレス、エラーデータ及びチェックデータを保持する装置では、結局外付けメモリへの同アドレス番地へのライトアクセス時の書き込みデータ、及びチェックデータをオシロスコープ、ロジックアナライザ等の測定器を用いて測定する必要が生じ、故障箇所切り分けに時間を必要としていた。
【０００３】
【発明が解決しようとする課題】叙上の如く、メモリ障害検出時に、エラーアドレス、エラーデータ及びチェックデータを保持する装置では、結局外付けメモリへの同アドレス番地へのライトアクセス時の書き込みデータ、及びチェックデータをオシロスコープ、ロジックアナライザ等の測定器を用いて測定する必要が生じ、故障箇所切り分けに時間を必要とする課題があった。
【０００４】本発明は従来の上記実情に鑑みてなされたものであり、従って本発明の目的は、従来の技術に内在する上記課題を解決することを可能とした新規なメモリ障害切り分け方式を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するために、本発明に係るメモリ障害切り分け方式は、Ｇ／Ａ、ＦＰＧＡを有するメモリ制御回路が外付けメモリに対してリード／ライトアクセスするシステムにおいて、前記外付けメモリのインタフェースを制御するメモリ制御手段と、前記外付けメモリ上の書き込みデータに対してパリティビット、ＥＣＣ等のチェックデータを生成するチェックデータ生成手段と、上位プロセッサが指示したアドレスを保持する指定アドレス保持手段と、該指定アドレス保持手段に格納されているアドレス番地の前記外付けメモリのメモリアクセスが発生した時の書き込みデータ及びチェックデータを保持するライトデータ保持手段と、前記外付けメモリから読み出したデータ及びチェツクデータを用いて該読み出しデータをチェックすることにより該読み出しデータの正誤性をチェックする読み出しデータチェック手段と、該読み出しデータチェック手段によるチェックの結果が誤りになった時のアドレス番地を保持するエラーアドレス保持手段と、前記読み出しデータチェック手段によるチェックの結果が誤りになった時の読み出しデータ及びチェックデータを保持するエラーデータ保持手段と、前記メモリ制御回路と接続された前記上位プロセッサ間で、前記指定アドレス保持手段、ライトデータ保持手段、エラーアドレス保持手段、エラーデータ保持手段内の各データの通信制御を行うプロセッサ応答手段とを具備して構成されている。
【０００６】前記読み出しデータチェック手段でのチェックの結果が誤りになった時に、エラーアドレス保持手段に誤りになった時のアドレス番地を、前記エラーデータ保持手段に誤りになった時の読み出しデータおよびチェックデータを保持し、前記プロセッサ応答手段はリードデータの障害が発生したことを上位プロセッサへ伝えることを特徴としている。
【０００７】リードデータ障害が発生したことを認識した前記上位プロセッサは、障害発生アドレス番地を前記エラーアドレス保持手段より読み出し、指定アドレス保持手段に設定する。
【０００８】同一アドレス番地でリードデータ障害が発生した時に、該メモリ制御回路の前記ライトデータ保持手段に保持されている書き込みデータ及びチェックデータとエラーデータ保持手段に保持されている読み出しデータ及びチェックデータとを比較することにより、両者のデータが同じであればＧ／Ａ、ＦＰＧＡの個別故障として、両者のデータが異なれば前記外付けメモリの個別故障として、故障箇所の検出を行う。
【０００９】
【発明の実施の形態】次に、本発明をその好ましい一実施の形態について図面を参照しながら詳細に説明する。
【００１０】図１は本発明による一実施の形態を示すブロック構成図である。
【００１１】
【実施の形態の構成】図１を参照するに、本発明による一実施の形態におけるメモリ制御回路１は、プロセッサ応答回路部１１、メモリ制御回路部１２、チェックデータ生成回路部１３、指定アドレス保持回路部１４、ライトデータ保持回路部１５、読み出しデータチェック回路部１６、エラーアドレス保持回路部１７、エラーデータ保持回路部１８とにより構成されている。
【００１２】プロセッサ応答回路部１１は、本メモリ制御回路１と接続された上位プロセッサ間で、指定アドレス保持回路部１４、ライトデータ保持回路部１５、エラーアドレス保持回路部１７、エラーデータ保持回路部１８内の各データの通信制御を行う回路である。
【００１３】メモリ制御回路部１２は、外付けメモリとして使用するＳＲＡＭ、またはＤＲＡＭ等々のインタフェースを制御する回路である。
【００１４】チェックデータ生成回路部１３は、外付けメモリ上の書き込みデータに対してパリティビット、またはＥＣＣ（Ｅｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）データ等のチェックデータを生成する回路である。
【００１５】指定アドレス保持回路部１４は、上位プロセッサが指示したアドレスを保持する回路である。
【００１６】ライトデータ保持回路部１５は、指定アドレス保持回路部１４に格納されているアドレス番地の外付けメモリアクセスが発生した時の書き込みデータ、及びチェックデータを保持する回路である。
【００１７】読み出しデータチェック回路部１６は、外付けメモリからリードしたデータ、及びチェックデータを用いてチェックすることによりリードデータの正誤性をチェックする回路である。
【００１８】エラーアドレス保持回路部１７は、読み出しデータチェック回路部１６でのチェック結果が誤りになった時のアドレス番地を保持する回路である。
【００１９】エラーデータ保持回路部１８は、読み出しデータチェック回路部１６でのチェック結果が誤りになった時の読み出しデータ、及びチェックデータを保持する回路である。
【００２０】
【実施の形態の動作】次に本発明による一実施の形態の動作例について図面を参照して説明する。
【００２１】図２は本発明による一実施の形態の処理動作フロー例を示すフローチャートである。
【００２２】Ｇ／Ａ、ＦＰＧＡを有するメモリ制御回路が外付けメモリに対してリード／ライトアクセスする装置において、メモリ障害発生時に、Ｇ／Ａ、ＦＰＧＡの個別故障であるのか、それとも外付けメモリの個別故障であるのかを検出する場合の実施例を説明する。
【００２３】図１、図２を参照するに、ステップＳ２１において、メモリ制御回路１にアクセス要求入力があったか否かの判断がなされ、その判断の結果、アクセス要求があった場合には、ステップＳ２２においてそのアクセス要求がライトアクセスか否かが判断される。
【００２４】ステップＳ２２の判断の結果、ライトアクセスである場合には、ステップＳ２３で指定アドレス保持回路部１４に指定アドレスが設定されているか否かが判断される。
【００２５】ステップＳ２３の判断の結果、指定アドレス保持回路部１４に指定アドレスが設定されている場合には、ステップＳ２４で、ライトデータ保持回路部１５にライトデータ、及びチェックデータを保持する。
【００２６】ステップＳ２４に続いて、ステップＳ２５において、ライトデータ保持回路部１５に格納されているライトデータを外付けメモリの指定されたアドレスに書き込む。
【００２７】ステップＳ２２による判断の結果、ライトアクセスでない場合には、ステップＳ２６において外付けメモリのリードデータ、及びチェックデータを読み出す。ここで、読み出されたリードデータがチェックデータに基づいて読み出しデータチェック回路部１６によってチェックがなされる。
【００２８】続いて、ステップＳ２７において、リードデータに障害が発生したか否かが判断される。
【００２９】ステップＳ２７の判断の結果、リードデータに障害が発生している場合には、ステップＳ２８で、障害が発生したリードアドレス番地をエラーアドレス保持回路部１７に格納する。
【００３０】次いで、ステップＳ２９に進み、障害が発生したリードデータ、及びチェックデータをエラーデータ保持回路部１８に格納する。
【００３１】続いてステップＳ３０において、プロセッサ応答回路部１１に障害が発生したことを通知する。
【００３２】メモリ制御回路１は、読み出しデータチェック回路部１６でのチェックの結果が誤りになった時に、エラーアドレス保持回路部１７に誤りになった時のアドレス番地を、エラーデータ保持回路部１８に誤りになった時の読み出しデータ、及びチェツクデータをそれぞれ保持し、プロセッサ応答回路部１１はリードデータ障害が発生したことを上位プロセッサへ伝える。
【００３３】リードデータ障害が発生したことを認識した上位プロセッサは、障害発生アドレス番地をエラーアドレス保持回路部１７より読み出し、指定アドレス保持回路部１４に設定する。
【００３４】叙上のようにすることで、同一アドレス番地でリードデータ障害が発生した時に、メモリ制御回路１のライトデータ保持回路部１５に保持されている書き込みデータ、及びチェックデータとを、エラーデータ保持回路部１８に保持されている読み出しデータ、及びチェックデータとを比較することにより、両者のデータが同じであればＧ／Ａ、ＦＰＧＡの個別故障、両者のデータが異なれば外付けメモリの個別故障として、故障箇所の検出を容易に行うことができる。
【００３５】
【発明の他の実施の形態】次に、本発明による他の実施の形態について説明する。
【００３６】本発明による他の実施の形態として、指定アドレス保持回路部１４に設定できるアドレスを複数面設けることができる。
【００３７】このように、複数のアドレスを設けることにより、同様の制御を行うことで、複数アドレス番地で障害が発生した時により有効な故障箇所の解析に役立つ。
【００３８】また更に他の実施の形態として、リードデータ障害発生時のアドレス番地を自動的に指定アドレス保持回路部１４に設定するモードを追加することが可能である。
【００３９】このような構成にすることによって、上位プロセッサ間制御を省き、メモリ制御回路１を自立で動作させることが可能になる。
【００４０】
【発明の効果】以上説明したように、本発明によれば、メモリ障害検出は、リードデータに対して行われるために、メモリ障害発生時に、Ｇ／Ａ、ＦＰＧＡの個別故障であるのか、それとも外付けメモリの個別故障であるのかを検出するためには、オシロスコープ、ロジックアナライザ等の測定器を用いて、ライトアクセス時の書き込みデータ、及びチェックデータとリードアクセス時の読み出しデータ、及びチェックデータを測定し、両者のデータを比較することにより障害切り分けを実施する必要があるが、本発明に係る方式を用いることで、メモリ制御回路１のライトデータ保持回路部１５に保持されている書き込みデータ、及びチェックデータとエラーデータ保持回路部１８に保持されている読み出しデータ、及びチェックデータを比較ことにより敏速に障害切り分けが可能となり、故障箇所の解析に役立つ。
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| 【出願人】 |
【識別番号】０００００４２３７
【氏名又は名称】日本電気株式会社
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| 【出願日】 |
平成１２年１０月３０日（２０００．１０．３０） |
| 【代理人】 |
【識別番号】１０００７６３２５
【弁理士】
【氏名又は名称】熊谷 雄太郎
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| 【公開番号】 |
特開２００２−１３２５９０（Ｐ２００２−１３２５９０Ａ） |
| 【公開日】 |
平成１４年５月１０日（２００２．５．１０） |
| 【出願番号】 |
特願２０００−３３０７６９（Ｐ２０００−３３０７６９） |
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