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【発明の名称】 メモリチェック手段内蔵コンピュータメモリ
【発明者】 【氏名】稲熊 勝宏

【氏名】斉藤 圭民
【要約】 【課題】アクセスするアドレスを特定するデコード回路の異常を効率よく検知することができるメモリチェック手段を有するコンピュータメモリの提供。

【解決手段】ＲＯＭ１と、デコード回路５と、デコード回路５の異常を検知するＲＯＭＳＵＭ２０１〜２１８（メモリチェック手段）とを有するコンピュータメモリにおいて、ＲＯＭＳＵＭは、昇順加算処理ルーチン２０２〜２０９（昇順加算手段）と、降順加算処理ルーチン２１０〜２１７（降順加算手段）とを有し、昇順加算処理ルーチン２０２〜２０９と降順加算処理ルーチン２１０〜２１７とを交互に行い、昇順加算処理ルーチン２０２〜２０９による演算結果又は降順加算処理ルーチン２１０〜２１７による演算結果が、ＲＯＭ１の各アドレス内のデータを全て加算した加算データＲＯＭ＿ＳＵＭと一致しないときデコード回路５を異常と判断することとした。
【特許請求の範囲】
【請求項１】 複数のアドレスを有し各アドレス内にデータが格納されているリードオンリーメモリと、複数の論理素子にて構成されるとともにアクセスするアドレスを特定するデコード回路と、前記リードオンリーメモリ内に格納されているデータを順次読み出し前記デコード回路の異常を検知するメモリチェック手段とを有し、前記リードオンリーメモリは各アドレス内のデータを全て加算した加算データを予め記憶した加算データ記憶手段を備えたコンピュータメモリにおいて、前記メモリチェック手段は、前記リードオンリーメモリの各アドレス内に格納されているデータを最下位アドレス内のデータから最上位アドレス内のデータまで前記デコード回路によりアクセスするアドレスを特定しながら順次加算する昇順加算手段と、前記リードオンリーメモリの各アドレス内に格納されているデータを最上位アドレス内のデータから最下位アドレス内のデータまで前記デコード回路によりアクセスするアドレスを特定しながら順次加算する降順加算手段とを有し、前記昇順加算手段による演算と前記降順加算手段による演算とを交互に行い、前記昇順加算手段による演算結果又は前記降順加算手段による演算結果が前記加算データ記憶手段が記憶している加算データと一致しないとき前記デコード回路を異常と判断することを特徴とするコンピュータメモリ。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、アクセスするアドレスを特定するデコード回路の異常を検知するメモリチェック手段を備えたコンピュータメモリに関する。
【０００２】
【従来の技術】従来より、アクセスするアドレスを特定するデコード回路の異常を検知するメモリチェック手段を備えたコンピュータメモリが知られている。すなわち、例えば車両制御用コンピュータシステムにおいては、車両を制御する制御プログラムを中央演算処理装置（以下、「ＣＰＵ」という。）内のリードオンリーメモリ（以下、「ＲＯＭ」という。）に記憶させてあり、かかる制御プログラムを読み出す際には、ＣＰＵから指令されたアドレスをデコード回路が特定し、デコード回路により特定されたアドレス内に格納されている制御プログラムデータをＣＰＵが順次読み出すことにより適切な順序で制御プログラムが実行されるようになっている。
【０００３】従って、アクセスするアドレスを特定するデコード回路に異常があり、デコード回路がＣＰＵから指令されたアドレスとは異なるアドレスを特定してしまうと、制御プログラムデータが適切な順序でＣＰＵに読み出されなくなり、適切な順序で制御プログラムが実行されなくなってしまう。
【０００４】そこで、車両制御中においてデコード回路に異常が発生した場合には、即座にその異常を検知し、かかる制御の中止等を行なう手段が必要であり、コンピュータメモリには、デコード回路の異常を検知するメモリチェック手段が設けられている。
【０００５】かかるメモリチェック手段は、プログラムデータが記憶されているＲＯＭの各アドレス内に格納されているプログラムデータを、最下位アドレス内のデータから最上位アドレス内のデータまでデコード回路によりアクセスするアドレス値を１つづつ加算して特定しながら一方向にのみ順次加算して、その演算結果と、ＲＯＭが有する加算データ記憶手段により予め記憶されている各アドレス内のデータを全て加算した加算データとを比較し、両者が一致しないときに、デコード回路がＣＰＵから指令されたアドレスとは異なるアドレスを特定した段階があると判断し、デコード回路を異常と判断するものであった。
【０００６】
【発明が解決しようとする課題】ところで、このデコード回路は、複数の論理素子にて構成されており、複数の論理素子を互いに様々な組み合わせでＯＮ−ＯＦＦ（ＨＩＧＨーＬＯＷ）に切り替えることによりアクセスするアドレスを特定している。具体的には、デコード回路は、ＣＰＵにより指令されたアドレスを２進数にて表現したときの各ビットごとに対応する信号線を有しており、各信号線の情報（１（ＨＩＧＨ）か０（ＬＯＷ））を入力したとき対応する論理素子が全てＯＮとなる唯一のアドレスを指定することによりＣＰＵが指令したアドレスを特定している。
【０００７】ここで、このような複数の論理素子にて構成されるデコード回路は、あるひとつの論理素子に着目すると、当該論理素子がＯＮからＯＦＦ又はＯＦＦからＯＮに切り替わるタイミングが、隣接する他の論理素子の状態（ＯＮかＯＦＦか）によって一時的に遅れ、制御周期内に切り替わらず、誤ったアドレスを特定してしまうといった誤動作の問題が発生しやすいことが知られている。かかる誤動作の問題は、ＳＰＵの製造上のミス（例えば、隣接する論理素子同士が互いに接近しすぎている場合）、論理素子へのゴミの付着、使用する環境温度によるものである。従って、デコード回路は、ある特定のアドレスを特定する際に、前述のあるひとつの論理素子が切り替わる必要がある場合を考えると、そのひとつ前に既に特定しているアドレスの値によっては、当該論理素子に隣接する論理素子がＯＮになっている場合とＯＦＦになっている場合とが存在し、当該論理素子の切り替えが正常に切り替わる場合と一時的に遅れて制御周期内に切り替わらない場合とが発生する。すなわち、デコード回路は、上記誤動作の問題が内在している場合には、ＣＰＵにより指令されたあるアドレスを特定する際に、そのひとつ前に既に特定しているアドレスの値によっては、正常にアドレスを特定することができる場合とできない場合とが発生することがある。
【０００８】従って、従来のようなメモリチェック手段のように、プログラムデータが記憶されているＲＯＭの各アドレス内に格納されているプログラムデータを、最下位アドレス内のデータから最上位アドレス内のデータまでデコード回路によりアクセスするアドレス値を１つづつ加算して特定しながら一方向にのみ順次加算してデコード回路の異常をチェックする方式では、メモリチェック手段がチェックする過程において、デコード回路がアドレスを特定するひとつ前に特定されているアドレスの値は毎回一定（ひとつ小さい値）であり、たとえデコード回路が上述した誤動作の問題を内在している状態にあるとしても、上述した誤動作が発生せずその異常を検知することができない場合もある。特に、ＲＯＭ内に記憶されている制御プログラムを実行する際には、制御プログラムによっては、例えばジャンプ命令等により次に読み出すアドレスが毎回異なる場合も存在し、メモリチェック手段はデコード回路が正常であると判断している場合であっても、デコード回路には上記誤動作の問題が内在している場合がある。その結果、次に読み出すべき制御プログラムが格納されているアドレスをデコード回路が誤って特定してしまう事態が発生し、不適切な順序で制御プログラムが実行されてしまうという事態が発生するという問題がある。
【０００９】本発明は、上記問題を解決するためになされたものであり、アクセスするアドレスを特定するデコード回路の異常を効率よく検知することができるメモリチェック手段を有するコンピュータメモリを提供することを課題とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため、本発明は、複数のアドレスを有し各アドレス内にデータが格納されているリードオンリーメモリと、複数の論理素子にて構成されるとともにアクセスするアドレスを特定するデコード回路と、リードオンリーメモリ内に格納されているデータを順次読み出しデコード回路の異常を検知するメモリチェック手段とを有し、リードオンリーメモリは各アドレス内のデータを全て加算した加算データを予め記憶した加算データ記憶手段を備えたコンピュータメモリにおいて、メモリチェック手段は、リードオンリーメモリの各アドレス内に格納されているデータを最下位アドレス内のデータから最上位アドレス内のデータまでデコード回路によりアクセスするアドレスを特定しながら順次加算する昇順加算手段と、リードオンリーメモリの各アドレス内に格納されているデータを最上位アドレス内のデータから最下位アドレス内のデータまでデコード回路によりアクセスするアドレスを特定しながら順次加算する降順加算手段とを有し、昇順加算手段による演算と降順加算手段による演算とを交互に行い、昇順加算手段による演算結果又は降順加算手段による演算結果が加算データ記憶手段が記憶している加算データと一致しないときデコード回路を異常と判断することを特徴とするコンピュータメモリとした。
【００１１】本発明によれば、メモリチェック手段は、昇順加算手段による演算と降順加算手段による演算とを交互に行い、デコード回路の異常を判断するので、以下の効果を奏する。すなわち、メモリチェック手段がＲＯＭの各アドレス内に格納されているデータをデコード回路によりアクセスするアドレスを特定しながら順次加算する段階において、デコード回路が特定したある特定のアドレス値に着目すると、そのひとつ前に既に特定しているアドレスの値が、昇順加算手段による演算を行なっているとき（ひとつ小さい値）と降順加算手段による演算を行なっているとき（ひとつ大きい値）とでは異なる。従って、前述した従来技術のような、デコード回路がアドレスを特定するひとつ前に特定されているアドレスの値が毎回一定（ひとつ小さい値）となる場合に比して、本発明にかかるメモリチェック手段によれば、前述した誤動作の問題が内在している場合には、少なくともかかる誤動作の異常を発見することができる可能性が増加することになる。従って、本発明によれば、デコード回路の異常を効率よく検知することができるメモリチェック手段を有するコンピュータメモリを提供することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面を用いて説明する。図１は、本発明に係るコンピュータメモリの概念図である。図１において、メモリアドレスは、最下位アドレスの０００００Ｈから最上位アドレスのＦＦＦＦＦＨまで割り当てられている（「Ｈ」は１６進数表記であることを示す。）。これらのうち、０００００ＨからＤＦＦＦＦＨまでは、リードアクセスメモリ（以下、「ＲＡＭ」という。）領域３であり、Ｅ００００ＨからＦＦＦＦＦＨまではＲＯＭ領域１である。ＲＯＭ領域１には、図示しないＣＰＵから指令されたアドレスを特定するデコード回路を駆動するプログラム、デコード回路の異常を検知するプログラムであるＲＯＭＳＵＭ（メモリチェック手段）、及び、例えば、本コンピュータメモリを搭載したＣＰＵを車両制御に用いる場合には、そのメインの車両制御プログラム等が格納されている。また、ＲＯＭ領域１内のＲＯＭ＿ＳＵＭ番地９（加算データ記憶手段）には、ＲＯＭ領域１内の各アドレス内に格納されているデータを１バイトごと（又は１ワードごと）に全て加算した合計値の最下位バイトデータ値（又は最下位ワードデータ値）であるＲＯＭ＿ＳＵＭが格納されている。
【００１３】図２は、本コンピュータメモリのＲＯＭの概念図である。デコード回路５は、図示しない複数の論理素子にて構成されており、ＲＯＭ領域１内に格納されているデコード回路駆動プログラムにより駆動されるとともに、複数の論理素子を互いに様々な組み合わせでＯＮ−ＯＦＦ（ＨＩＧＨーＬＯＷ）に切り替えることによりアクセスするアドレス７を特定している。具体的には、デコード回路は、ＣＰＵにより指令されたアドレスを２進数にて表現したときの各ビットごとに対応する信号線を有しており、各信号線の情報（１（ＨＩＧＨ）か０（ＬＯＷ））を入力したとき対応する論理素子が全てＯＮとなる唯一のアドレス７を指定することにより図示しないＣＰＵが指令したアドレスを特定している。デコード回路の詳細な構成及び作動については周知であるので、ここではその詳細な説明を省略する。
【００１４】図３は、図示しないＣＰＵが処理するメインルーチンのフローチャートを示す。まずステップ１０１では、初期化処理を行なう。具体的には、以下に示す各メモリのクリア・初期値代入を行なう。すなわち、ＲＡＭには、ＲＯＭＳＵＭがＲＯＭ内に格納されているデータを順次読み出す際にデコード回路５が特定するアドレス値を一時保管しておくためのＲＯＭ＿ＡＤＲＳ、ＲＯＭＳＵＭがＲＯＭ内に格納されているデータを順次読み出す過程において加算されていくデータの合計値を一時保管しておくためのＳＵＭ＿ＤＡＴＡ、ＲＯＭＳＵＭがＲＯＭ内に格納されているデータを順次読み出す過程において最下位アドレス内のデータから最上位アドレス内のデータまで順次加算する昇順加算手段を行なうタイミングなのか、最上位アドレス内のデータから最下位アドレス内のデータまで順次加算する降順加算手段を行なうタイミングなのかを決定するフラグであるＵＰ＿ＦＬＡＧ（＝１：降順，＝０：昇順）、図示しないＣＰＵがメインルーチンのフローチャートに沿って処理を実行している過程においてＲＯＭＳＵＭ処理を行なってよいか否かを決定する判断時刻を一時保管しておくためのＲＯＭＣＨＫＴＭ、ＲＯＭＳＵＭ処理を行なうにあたり途中の計算過程にて使用する一時的な値を保管しておくワークメモリであるＲＥＧＡ，ＲＥＧＤ等が割り当てられている。
【００１５】ここで、ステップ１０１では、これらのメモリのうち、ＲＯＭ＿ＡＤＲＳにはＲＯＭ領域１の最下位アドレスであるＥ００００Ｈが、ＳＵＭ＿ＤＡＴＡには０が、ＵＰ＿ＦＬＡＧにも０が、そして、ＲＯＭＣＨＫＴＭには現在の時刻に５ｍｓを加算した時刻がそれぞれ初期値として代入される。現在の時刻の読み込みは、図示しないＣＰＵに内蔵されているクロック回路を用いて行なう。
【００１６】ステップ１０１にて初期値代入等の処理が終了したら、次にステップ１０２へ進み、後述する本発明のポイントとなるＲＯＭＳＵＭ処理が実行される。ＲＯＭＳＵＭ処理が終了しデコード回路に異常がないと判断されたら、次にステップ１０３へ進み、現在の時刻が読み込まれる。次のステップ１０４では、ステップ１０３にて読み込まれた現在の時刻がＲＯＭＣＨＫＴＭに格納されている時刻を越えているか否かが判断される。現在の時刻がＲＯＭＣＨＫＴＭに格納されている時刻を越えていなければステップ１０２へ戻り、現在の時刻がＲＯＭＣＨＫＴＭに格納されている時刻を越えるまで繰り返しＲＯＭＳＵＭ処理が行なわれる。ステップ１０４にて現在の時刻がＲＯＭＣＨＫＴＭに格納されている時刻を越えていたら、次のステップ１０５へ進みＲＯＭＣＨＫＴＭに格納されている時刻に５ｍｓを加算した時刻をＲＯＭＣＨＫＴＭに格納する。そして次のステップ１０６にてメインの車両制御プログラムが実行され、車両の各種制御が行なわれる。車両制御プログラムの１制御周期が終了したら、再度ステップ１０２へ戻り、上記処理が繰り返し実行される。
【００１７】以上のように図示しないＣＰＵはメインのフローチャートを処理する。すなわち、ＲＯＭＳＵＭ処理は、基本的にはメインの車両制御プログラムの１制御周期ごとに１回行なわれる。しかし、車両制御プログラムの１制御周期は、５ｍｓを基本としているものの、車両の状態に応じては１制御周期が５ｍｓより短くなることもあり、このような場合には、余った時間をＲＯＭＳＵＭ処理に当てて、少しでもＲＯＭＳＵＭ処理の実行回数を増やし、より効率よくデコード回路５の異常を検知することができるようにしている。
【００１８】図４は、本発明のポイントであるＲＯＭＳＵＭ処理のフローチャートを示す。図４において、ステップ２０２〜ステップ２０９までは昇順加算処理ルーチン（昇順加算手段）、ステップ２１０〜ステップ２１７までは降順加算処理ルーチン（降順加算手段）である。ＲＯＭＳＵＭ処理の第１ステップ２０１では、ＵＰ＿ＦＬＡＧが０か１かによって、昇順加算処理ルーチンを選択するか降順加算処理ルーチンを選択するかが判断されるが、図３におけるメインルーチンのステップ１０１の初期値代入段階にてＵＰ＿ＦＬＡＧには０が代入されており、また、昇順加算処理ルーチンの最終ステップであるステップ２０９ではＵＰ＿ＦＬＡＧに１が代入され、降順加算処理ルーチンの最終ステップであるステップ２１７ではＵＰ＿ＦＬＡＧに０が代入される。従って、ＲＯＭＳＵＭ処理は、図３のメインルーチン処理開始の当初は昇順加算処理ルーチンが実行されるが、その後は、降順加算処理ルーチンと昇順加算処理ルーチンとが交互に実行されることになる。
【００１９】以下、ＲＯＭＳＵＭ処理の詳細を図４のフローチャートに従って詳述する。まず、ステップ２０１にてＵＰ＿ＦＬＡＧが０か１かが判断される。ＵＰ＿ＦＬＡＧが１であれば後述する降順加算処理ルーチンが実行され、ＵＰ＿ＦＬＡＧが０であれば以下に説明する昇順加算処理ルーチンが実行される。
【００２０】昇順加算処理ルーチンでは、まずステップ２０２にて、ＲＯＭＳＵＭがＲＯＭ内に格納されているデータを順次読み出す際にデコード回路５が特定するアドレス値が一時保管されているＲＯＭ＿ＡＤＲＳの値を一時保管メモリＲＥＧＡに代入し、ＲＥＧＡ番地内に格納されているデータをデコード回路５が特定し一時保管メモリＲＥＧＤに代入する。すなわち、デコード回路５が特定するアドレスに格納されているデータが、ＲＥＧＡを介してＲＥＧＤに代入されることになる。なお、ＲＯＭ＿ＡＤＲＳの初期値は、メインルーチンのステップ１０１にてＲＯＭ領域１の最下位アドレスであるＥ００００Ｈが代入されている。
【００２１】ステップ２０３では、ＳＵＭ＿ＤＡＴＡにＲＥＧＤを加算し、加算後の値をＳＵＭ＿ＤＡＴＡに代入する。すなわち、ＳＵＭ＿ＤＡＴＡには、ＲＯＭＳＵＭがＲＯＭ内に格納されているデータを順次読み出す過程において加算されていくデータの合計値が順次一時保管されていくことになる。
【００２２】ステップ２０４では、ＲＥＧＡに１（又は１ワード単位ごとの値）を加算した値がＲＯＭ＿ＡＤＲＳに代入される。すなわち、ＲＯＭ＿ＡＤＲＳの値が１（又は１ワード単位ごとに）増加する。これにより、デコード回路５が特定するアドレス値がＥ００００Ｈから順次１づつ（又は１ワード単位ごとに）加算されていくことになる。
【００２３】ステップ２０５では、順次１づつ（又は１ワード単位ごとに）加算されていくＲＯＭ＿ＡＤＲＳがＦＦＦＦＦＨになったか否かが判断される。すなわち、ＲＯＭ＿ＡＤＲＳがＲＯＭ領域１の最上位アドレスであるＦＦＦＦＦＨになっていれば、現在実行中の昇順加算処理ルーチンを終了させ次の降順加算処理ルーチンを開始させるための処理を行なう（ステップ２０６〜ステップ２０９）。そうでなければ、まだ昇順加算処理ルーチンの途中であるので、昇順加算処理ルーチンを一時中断し、図３に示すメインルーチンに戻り、その後ステップ１０２に進んだ段階にて、中断されていた昇順加算処理ルーチンが再開される。
【００２４】ステップ２０５にてＲＯＭ＿ＡＤＲＳがＦＦＦＦＦＨになっていれば、ステップ２０６，ステップ２０７へ進み、前述のステップ２０２，ステップ２０３と同様の処理を行う。ステップ２０７が実行された段階にて、ＳＵＭ＿ＤＡＴＡには、ＲＯＭ領域１の各アドレス内のデータを全て加算した値が格納されていることになる。
【００２５】次のステップ２０８では、ＲＯＭ領域１内のＲＯＭ＿ＳＵＭ番地９（加算データ記憶手段）に格納されている加算データであるＲＯＭ＿ＳＵＭと、ＳＵＭ＿ＤＡＴＡとが比較されることになる。具体的には、ＲＯＭ＿ＳＵＭには、ＲＯＭ領域１内の各アドレス内に格納されているデータを１バイトごとに全て加算した合計値の最下位バイトデータ値であるが格納されているので、このＲＯＭ＿ＳＵＭと、ＳＵＭ＿ＤＡＴＡの最下位バイトデータ値とが比較される。その結果、両者の値が一致していれば、デコード回路５は正常に作動していたと判断し、ステップ２０９へ進む。ステップ２０９では、次の降順加算処理ルーチンを開始させるための準備として、ＵＰ＿ＦＬＡＧに１を代入するとともにＳＵＭ＿ＤＡＴＡをクリアした後、図３のメインルーチンに復帰する。ステップ２０８にて両者の値が一致していなければ、デコード回路５は、少なくとも、昇順加算処理ルーチンの処理の途中のステップ２０２又はステップ２０６の段階で誤ったアドレスのデータを読み出した段階があると判断され、図示しないＣＰＵは、デコード回路５を異常と判断し、ステップ２１８にて所定の異常処置を行なう。
【００２６】次に、降順加算処理ルーチンについて説明する。降順加算処理ルーチンは、ステップ２０１にてＵＰ＿ＦＬＡＧが１であった場合に実行される。まずステップ２１０にて、ＲＯＭ＿ＡＤＲＳの値を一時保管メモリＲＥＧＡに代入し、ＲＥＧＡ番地内に格納されているデータをデコード回路５が特定し一時保管メモリＲＥＧＤに代入する。すなわち、デコード回路５が特定するアドレスに格納されているデータが、ＲＥＧＡを介してＲＥＧＤに代入されることになる。なお、ＲＯＭ＿ＡＤＲＳの初期値は、既実行済みの昇順加算処理ルーチン内のステップ２０４にて、ＲＯＭ領域１の最上位アドレスであるＦＦＦＦＦＨとなっている。
【００２７】ステップ２１１では、ＳＵＭ＿ＤＡＴＡにＲＥＧＤを加算し、加算後の値をＳＵＭ＿ＤＡＴＡに代入する。すなわち、ＳＵＭ＿ＤＡＴＡには、ＲＯＭＳＵＭがＲＯＭ内に格納されているデータを順次読み出す過程において加算されていくデータの合計値が順次一時保管されていくことになる。
【００２８】ステップ２１２では、ＲＥＧＡから１（又は１ワード単位ごとの値）を減算した値がＲＯＭ＿ＡＤＲＳに代入される。すなわち、ＲＯＭ＿ＡＤＲＳの値が１（又は１ワード単位ごとに）減少する。これにより、デコード回路５が特定するアドレス値がＦＦＦＦＦＨから順次１づつ（又は１ワード単位ごとに）減算されていくことになる。
【００２９】ステップ２１３では、順次１づつ減算されていくＲＯＭ＿ＡＤＲＳがＥ００００Ｈになったか否かが判断される。すなわち、ＲＯＭ＿ＡＤＲＳがＲＯＭ領域１の最下位アドレスであるＥ００００Ｈになっていれば、現在実行中の降順加算処理ルーチンを終了させ次の昇順加算処理ルーチンを開始させるための処理を行なう（ステップ２１４〜ステップ２１７）。そうでなければ、まだ降順加算処理ルーチンの途中であるので、降順加算処理ルーチンを一時中断し、図３に示すメインルーチンに戻り、その後ステップ１０２に進んだ段階にて、中断されていた降順加算処理ルーチンが再開される。
【００３０】ステップ２１３にてＲＯＭ＿ＡＤＲＳがＥ００００Ｈになっていれば、ステップ２１４，ステップ２１５へ進み、前述のステップ２１１，ステップ２１２と同様の処理を行う。ステップ２１５が実行された段階にて、ＳＵＭ＿ＤＡＴＡには、ＲＯＭ領域１の各アドレス内のデータを全て加算した値が格納されていることになる。
【００３１】次のステップ２１６では、ＲＯＭ領域１内のＲＯＭ＿ＳＵＭ番地９（加算データ記憶手段）に格納されている加算データであるＲＯＭ＿ＳＵＭと、ＳＵＭ＿ＤＡＴＡとが比較されることになる。具体的には、ＲＯＭ＿ＳＵＭには、ＲＯＭ領域１内の各アドレス内に格納されているデータを１バイトごと（又は１ワードごと）に全て加算した合計値の最下位バイトデータ値（又は最下位ワードデータ値）が格納されているので、このＲＯＭ＿ＳＵＭと、ＳＵＭ＿ＤＡＴＡの最下位バイトデータ値（又は最下位ワードデータ値）とが比較される。その結果、両者の値が一致していれば、デコード回路５は正常に作動していたと判断し、ステップ２１７へ進む。ステップ２１７では、次の昇順加算処理ルーチンを開始させるための準備として、ＵＰ＿ＦＬＡＧに０を代入するとともにＳＵＭ＿ＤＡＴＡをクリアした後、図３のメインルーチンに復帰する。ステップ２１６にて両者の値が一致していなければ、デコード回路５は、少なくとも、降順加算処理ルーチンの処理の途中のステップ２１０又はステップ２１４の段階で誤ったアドレスのデータを読み出した段階があると判断され、図示しないＣＰＵは、デコード回路５を異常と判断し、ステップ２１８にて所定の異常処置を行なう。
【００３２】以上のように、ＲＯＭＳＵＭ処理は、図３のメインルーチン処理開始の当初は昇順加算処理ルーチンが実行されるが、その後は、降順加算処理ルーチンと昇順加算処理ルーチンとが交互に実行され、その都度デコード回路の異常を判断する。従って、ＲＯＭＳＵＭ処理段階において、デコード回路が特定したある特定のアドレス値に着目すると、そのひとつ前に既に特定しているアドレスの値が、昇順加算手段による演算を行なっているとき（ひとつ小さい値）と降順加算手段による演算を行なっているとき（ひとつ大きい値）とでは異なる。従って、前述した従来技術のような、デコード回路がアドレスを特定するひとつ前に特定されているアドレスの値が毎回一定（ひとつ小さい値）となる場合に比して、本発明にかかるＲＯＭＳＵＭ処理（メモリチェック手段）によれば、前述した誤動作の問題が内在している場合には、少なくともかかる誤動作の異常を発見することができる可能性が増加することになる。従って、本発明によれば、デコード回路の異常を効率よく検知することができるメモリチェック手段を有するコンピュータメモリを提供することができる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、アクセスするアドレスを特定するデコード回路の異常を効率よく検知することができるメモリチェック手段を有するコンピュータメモリを提供することが可能となる。
【出願人】 【識別番号】０００００００１１
【氏名又は名称】アイシン精機株式会社
【出願日】 平成１２年１０月２６日（２０００．１０．２６）
【代理人】
【公開番号】 特開２００２−１３２５８９（Ｐ２００２−１３２５８９Ａ）
【公開日】 平成１４年５月１０日（２００２．５．１０）
【出願番号】 特願２０００−３２７５５２（Ｐ２０００−３２７５５２）