メモリ管理機構

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【発明の名称】	メモリ管理機構
【発明者】	【氏名】毛利篤史
【要約】	【課題】マイクロプロセッサの動作周波数を向上させる。【解決手段】複数のアドレス変換情報を格納するページ表を有する計算機に備えられる、仮想ページアドレスと物理ページアドレスとを変換するメモリ管理機構において、少なくとも一つの上記アドレス変換情報を格納するＴＬＢ１（１）と、ＴＬＢ１（１）よりも多くのアドレス変換情報を格納するＴＬＢ２（１０００）と、ページ表に格納されているアドレス変換情報を読みこみ、読みこんだアドレス変換情報を上記第二のアドレス変換バッファへ登録することを制御する第二制御部（３１）と、第二制御部（３１）がアドレス変換情報を登録した時に、上記アドレス変換情報を入力し、入力したアドレス変換情報をＴＬＢ１（１）へ登録することを制御する第一制御部（９）とを備え、さらに、ＴＬＢ１は、アドレス変換情報をマージ処理して登録するマージ処理部（３）を備える。

【特許請求の範囲】
【請求項１】仮想ページを特定する仮想ページアドレスと物理ページを特定する物理ページアドレスとを対応づける複数のアドレス変換情報を格納するページ表を有する計算機に備えられる、仮想ページアドレスと物理ページアドレスとを変換するメモリ管理機構において、少なくとも一つの上記アドレス変換情報を格納する第一のアドレス変換バッファと、上記第一のアドレス変換バッファよりも多くの上記アドレス変換情報を格納する第二のアドレス変換バッファと、上記ページ表に格納されているアドレス変換情報を読みこみ、読みこんだアドレス変換情報を上記第二のアドレス変換バッファへ登録することを制御する第二の制御部と、上記第二の制御部が上記登録したアドレス変換情報を入力し、入力したアドレス変換情報を上記第一のアドレス変換バッファへ登録することを制御する第一の制御部とを備えることを特徴とするメモリ管理機構。
【請求項２】上記第二の制御部は、上記第二のアドレス変換バッファへ新たなアドレス変換情報を登録する領域がない場合に、既に第二のアドレス変換バッファへ登録されているアドレス変換情報から無効にするアドレス変換情報を選択し、上記第一の制御部へ上記選択したアドレス変換情報を通知し、上記第一の制御部は、上記選択したアドレス変換情報が上記第一のアドレス変換バッファに格納されているかを検索し、検索した結果、上記選択したアドレス変換情報が格納されている場合は、上記選択したアドレス変換情報を無効にすることを特徴とする請求項１記載のメモリ管理機構。
【請求項３】上記アドレス変換情報は、仮想ページアドレスを含み、上記第一のアドレス変換バッファは、さらに、仮想ページアドレスを入力し、上記第一のアドレス変換バッファに格納されたアドレス変換情報に含まれる仮想ページアドレスと入力した仮想ページアドレスとを比較し、比較した結果から上記入力した仮想ページアドレスが上記アドレス変換情報に含まれているかを判定する比較部を備えることを特徴とする請求項１または２記載のメモリ管理機構。
【請求項４】上記比較部は、新たに登録するアドレス変換情報を入力し、第一のアドレス変換バッファに格納されたアドレス変換情報と上記新たに登録するアドレス変換情報とを比較して比較結果を出力し、上記第一のアドレス変換バッファは、さらに、上記比較部から比較結果を入力し、第一のアドレス変換バッファへ格納されているアドレス変換情報によって特定される物理ページと上記新たに登録するアドレス変換情報によって特定される物理ページとが連続しているページであるかを判定するマージ処理部を備えることを特徴とする請求項３記載のメモリ管理機構。
【請求項５】上記マージ処理部は、連続していると判定した場合に、既に登録されているアドレス変換情報へ新たに登録するアドレス変換情報を併合して一つのアドレス変換情報として登録することを特徴とする請求項４記載のメモリ管理機構。
【請求項６】上記アドレス変換情報は、アドレス変換情報によって特定される物理ページの属性の情報を含み、上記マージ処理部は、上記新たに登録するアドレス変換情報と既に登録されているアドレス変換情報とにそれぞれ含まれる物理ページの属性の情報が一致する場合に、上記既に登録されているアドレス変換情報へ上記新たに登録するアドレス変換情報を併合して一つのアドレス変換情報として登録することを特徴とする請求項５記載のメモリ管理機構。
【請求項７】上記マージ処理部は、上記既に登録されているアドレス変換情報へ上記新たに登録するアドレス変換情報を併合して一つのアドレス変換情報として登録した場合は、上記新たに登録するアドレス変換情報に関する情報をマージ情報として、上記一つのアドレス変換情報へ設定し、比較部は、上記第一のアドレス変換バッファに格納されているアドレス変換情報にマージ情報が設定されている場合には、上記マージ情報を用いて、入力した仮想ページアドレスが上記アドレス変換情報に含まれているかを判定することを特徴とする請求項６記載のメモリ管理機構。
【請求項８】上記第一のアドレス変換バッファは、複数のアドレス変換情報を格納し、上記複数のアドレス変換情報それぞれに対応する複数の比較部と複数のマージ処理部とを備えることを特徴とする請求項４から７いずれかに記載のメモリ管理機構。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、階層的アドレス変換バッファ構成を採る高速処理可能なメモリ管理機構に関するものである。
【０００２】
【従来の技術】近年、マイクロプロセッサは、動作周波数の向上を図るために、パイプライン処理により命令実行が行われている。パイプライン処理とは、複数の命令をオーバラップさせて同時実行する技術である。１個の命令の処理過程を複数の小さな処理過程（パイプライン・ステージ）に分割する。各ステージが順に接続されて１本のパイプラインを形成し、命令がパイプの一端から入って複数のステージを進み最後にパイプのもう一方の端から出て行く。このパイプラインの単位時間当りの処理性能は、最も遅いステージの処理時間により決まる。そのため、通常は、各ステージの処理時間が均一になるように設計されている。Ｎステージからなるパイプライン処理では、パイプライン処理されない場合に比較して、理想的にはＮ倍の処理性能を達成することが可能である。近年、マイクロプロセッサの動作周波数を向上させる競争は激しさを増してきており、各パイプラインステージの処理時間はますます短くなってきている。
【０００３】一方、近年のマイクロプロセッサでは、ＷｉｎｄｏｗｓＣＥやＬｉｎｕｘのような汎用オペレーティング・システム（ＯＳ）を動作させて、プログラム開発効率の向上を図るのが当たり前のようになってきている。そのため、マイクロプロセッサに、メモリ管理機構（ＭｅｍｏｒｙＭａｎａｇｅｍｅｎｔＵｎｉｔ）を内蔵するようになってきている。メモリ管理機構（ＭＭＵ）では、一般的に仮想記憶方式によりメモリの管理を実施している。仮想記憶とは、物理的に限られた容量しかないメモリを多くのプロセスで分割使用する手段である（プロセッサ・アーキテクチャｐｐ４３７－４５６）。すなわち、物理メモリを複数のブロックに分割し、そのブロックを各プロセスに割り当てる方法である。
【０００４】この仮想記憶という技術が考案される以前は、プログラムが物理メモリの容量を越えてしまった場合は、その容量の中でプログラムを実行できるようにする全責任はプログラマにあった。すなわち、まずプログラムを小片に分割し互いに排他的なものを見出す。そして、これらオーバレイ部分をどういう順序で主記憶にロードするかを、全てユーザのプログラムで制御する。プログラマは、実行中に物理メモリの制限を越えないように動作を保証しなければならない。こういうことがプログラマの生産性を阻害する要因であった。このような苦労からプログラマを解放する目的で考え出されたのが仮想記憶であり、プログラマに対しては実装する物理メモリよりも大きく連続する仮想のアドレス空間を提供する機構である。
【０００５】図６に、従来から用いられている仮想記憶方式における仮想アドレスの変換方式について示す。仮想アドレス（１０５０）は仮想ページアドレスを示す上位フィールド（１０５１）とページ内オフセットを示す下位フィールド（１０５２）に分割される。仮想アドレス空間と物理メモリ空間は、ページ内オフセット（１０５２）で示されるページサイズに分割される。仮想アドレス空間には、仮想ページアドレス（１０５１）で示される個数だけのページが存在する。仮想アドレス空間中のどのページが、物理メモリ空間中のどのページに割り当てられるかはページ表（１０５６）により管理される。このページ表の基点となるアドレスであるページ表ベース（１０５４）と、表の大きさの値であるページ表限界（１０５５）は、それぞれのシステムレジスタに格納されている。仮想アドレスから物理アドレスを生成するためには、仮想アドレスの仮想ページアドレス（１０５１）とページ表ベース（１０５４）を加算器（１０５３）により加算し、この値に基づいてページ表内の一つのページ表エントリ（１０５７）を特定する。この時に、加算器（１０５３）の出力がページ表限界（１０５５）を超えないことを確認する（１０５８）。この値を超えている場合は、エラーを検知する。特定されたページ表エントリ（１０５７）から物理アドレス空間中の物理ページアドレスを取り出し、仮想アドレスのページ内オフセットと結合させて物理アドレス（１０６０）を生成する。そして、この物理アドレス（１０６０）により、主記憶等の物理メモリのアクセスを行う。
【０００６】この仮想記憶方式では、当然仮想アドレス空間で扱うページ数よりも、物理メモリ空間で扱うページ数は少ない。そのため、物理メモリ上にない仮想アドレス空間上のページをプログラムがアクセスした場合には、ページ・フォールトと呼ばれる例外が発生する。ページ・フォールトでは、新たにページ表エントリを追加したり、２次記憶（ディスク等）から物理メモリにプログラムをロードする処理が必要となる。ページフォールトに伴う一連の処理等は、ユーザプログラムが意識する必要はなく、オペレーティング・システムの管理下に置かれるのが一般的である。
【０００７】図７に、メモリ管理機構を内蔵した従来のマイクロプロセッサ（１１５０）を示す。このマイクロプロセッサは、ＣＰＵコア（１１５２）と、メモリ管理部（１１６１）と、命令キャッシュメモリ（１１５５）と、データキャッシュメモリ（１１５６）と、バスインターフェイス部（１１５７）より構成されている。マイクロプロセッサ（１１５０）は、バスインターフェイス部（１１５７）を介して外部メモリ（１１５８）のリード／ライト処理を実施している。ＣＰＵコア（１１５２）は、５段のパイプラインステージ（１１６０）より構成されている。このパイプラインは、命令フェッチを行うＩＦステージと、命令のデコード処理を行うＤステージと、命令の実行を行うＥステージと、オペランドのアクセスを行うＭステージと、実行結果を汎用レジスタへ書き戻すＷステージより構成されている。メモリ管理部（１１６１）は、ＴＬＢ（ＴｒａｎｓｌａｔｉｏｎＬｏｏｋａｓｉｄｅＢｕｆｆｅｒ）として、命令ＴＬＢ（１１５３）と、データＴＬＢ（１１５４）とをそれぞれ内蔵している。命令ＴＬＢ（１１５３）は、ＩＦステージからの命令フェッチ用仮想アドレスを物理アドレスへ変換する。また、データＴＬＢ（１１５４）は、Ｍステージからのオペランドアクセス用の仮想アドレスを物理アドレスへ変換する。このようにして生成された物理アドレスによって、命令キャッシュメモリ（１１５５）及びデータキャッシュメモリ（１１５６）のアクセスを行う。命令及びデータキャッシュメモリ上に所望の命令及びデータがそれぞれあった場合は、ＣＰＵコアは、所望の命令及びデータに対して処理を施す。命令及びデータキャッシュメモリ上に所望の命令及びデータがなかった場合は、バスインターフェイス部（１１５７）を介して外部メモリへアクセスを行う。
【０００８】図８に、図７に示したＴＬＢ（ＴｒａｎｓｌａｔｉｏｎＬｏｏｋａｓｉｄｅＢｕｆｆｅｒ）の詳細な構成を示す。図８に一例として示すＴＬＢは、図７の命令ＴＬＢ（１１５３）、データＴＬＢ（１１５４）において適用される機構である。ＴＬＢとは、仮想アドレスと物理アドレスのペアを保持しているアドレス変換バッファである。プロセッサは仮想アドレスでページ表をアクセスする代わりに、ＴＬＢをアクセスすることにより高速にアドレス変換を行うことが可能である。
【０００９】次に、図８に示すダイレクトマッピング方式のＴＬＢ（図８ではＴＬＢ２と呼んでいる）について説明する。ダイレクトマッピング方式とは、仮想アドレスの一部をデコードしてエントリ選択を行い、選択されたエントリのタグと入力論理アドレスを比較して、そのヒットミスにより選択されたエントリのデータを出力する構成を備える方式をいう。
【００１０】ＴＬＢ２（１０００）は、アドレスデコーダ部（１００１）と、ＴＬＢタグ部（１００２）と、ＴＬＢデータ部（１００３）と、アドレス比較部（１００４）と、データ出力部（１００５）より構成されている。アドレスデコーダ部の結果により選択されたＴＬＢタグ部（１００２）のある行（１０１０）（以下、「タグ部（１０１０）」という）と、ＴＬＢデータ部のある行（１０１１）（以下、「データ部（１０１１）」という）を合わせて、ページテーブルエントリ（ＰＴＥ）と呼んでいる。各ＰＴＥには、図６に示すページ表内のページ表エントリのコピーを持つことが可能である。通常、ＴＬＢは、複数エントリより構成されており、近年の大容量ＴＬＢでは６４エントリを備えるマイクロプロセッサも出てきている。
【００１１】図８のＴＬＢ２（１０００）において、各ＰＴＥにあるタグ部（１０１０）は、以下の２フィールド（ａ）～（ｂ）より構成されている。
（ａ）ＶＰＡ［１：１９］：ＶｉｒｔｕａｌＰａｇｅＡｄｄｒｅｓｓ（仮想ページアドレス）
（ｂ）ＡＳＩＤ：ＡｄｄｒｅｓｓＳｐａｃｅＩＤ（ＩｄｅｎｔｉｆｉｃａｔｉｏｎＮｕｍｂｅｒ）（アドレス空間ＩＤ）
ＯＳは、プロセス毎にＡＳＩＤを管理することにより多重仮想アドレス空間を実現することが可能である。
【００１２】また、各ＰＴＥ内のデータ部（１０１１）は、以下の６フィールド（ｃ）～（ｈ）より構成されている。
（ｃ）ＰＰＡ［１：１９］：ＰｈｙｓｉｃａｌＰａｇｅＡｄｄｒｅｓｓ（物理ページアドレス）
最小ページサイズ４ｋＢに対応した物理ページアドレスを保持。ＭＭＵレジスタＭＰＳＺで示されるページサイズに応じて、使用サイズが変更される。
４ｋＢページ：ＰＰＡ［１：１９］全て使用１６ｋＢページ：ＰＰＡ［１：１７］を不使用６４ｋＢページ：ＰＰＡ［１：１５］を不使用（ｄ）Ｎ：ＮｏｎＣａｃｈａｂｌｅＡｒｅａｂｉｔ（ノンキャッシャブルビット）
０＝キャッシング可能領域１＝キャッシング不可領域（ｅ）ＡＣ［０：２］：ＡｃｃｅｓｓＣｏｎｔｒｏｌｂｉｔｓ（アクセス制御ビット）
ＡＣ［０］：０＝リードアクセス可能、１＝リードアクセス不可ＡＣ［１］：０＝ライトアクセス可能、１＝ライトアクセス不可ＡＣ［２］：０＝実行可能、１＝実行不可【００１３】（ｆ）Ｍ：Ｍｏｄｉｆｙｂｉｔ（変更ビット）
命令ＴＬＢにはなく、データＴＬＢにのみ存在する。
０＝ライトアクセス未発生１＝ライトアクセス発生（ｇ）Ｇ：ＧｌｏｂａｌＰａｇｅｂｉｔ（グローバル・ページビット）
０＝ローカル・ページ１＝グローバル・ページ（ｈ）Ｖ：ＥｎｔｒｙＶａｌｉｄｂｉｔ（有効ビット）
０＝無効エントリ１＝有効エントリ【００１４】次に、図８に示すＴＬＢ２の動作について説明する。まず、仮想アドレス（１０５０）が入力されてくると、アドレスデコード部（１００１）にて、この仮想アドレス内の仮想ページアドレスの下位アドレスをデコードし、ＴＬＢタグ部（１００２）及びＴＬＢデータ部（１００３）から一つのページテーブルエントリ（１０１０，１０１１）を選択する。選択されたページテーブルエントリ内のタグ部（１０１０）は、アドレス比較器（１００４）に入力される。また、アドレス比較器（１００４）には、仮想アドレス（１０５０）と、ＭＭＵレジスタ（１１００）内のＡＳＩＤと、選択されたページテーブルエントリ内のデータ部（１０１１）のＧ，Ｖビットが入力される。
【００１５】アドレス比較器（１００４）では、入力された仮想アドレス（１０５０）、ＭＭＵレジスタ（１１００）内のＡＳＩＤと、タグ部（１０１０）のＶＰＡ，ＡＳＩＤがそれぞれ比較される。ＡＳＩＤの比較はＧビットが０の時のみ有効であり、全体の比較結果はＶビットが１の時のみ有効である。Ｖビットが０であれば、無条件で比較結果は不一致となる。アドレス比較器（１００４）で比較した結果一致したと判明（ＴＬＢヒット）すれば、プログラムで発生したメモリアクセス先の仮想ページに対するページ表エントリがＴＬＢ２（１０００）に登録されていることを意味する。よって、選択されたページテーブルエントリのデータ部（１０１１）のＰＰＡがデータ出力部（１００５）より出力される。出力されたＰＰＡは、論理アドレス（１０５０）中のオフセットアドレスと結合処理（１０１４）されて、物理アドレス（１０１５）として出力される。
【００１６】同時に、ヒットしたページテーブルエントリ内のデータ部（１０１１）のＮ，ＡＣビットは、ＴＬＢ２制御部（１１０１）へ出力される。Ｎビットがセット（＝１）されていると、生成された物理アドレスでアクセスしたデータをキャッシュメモリに登録しないような処理が実行される。ＡＣビットは、生成された物理アドレスを用いて実施されるアクセスに対する例外を検出するために使用される。また、生成された物理アドレス（１０１５）を用いて実施されるアクセスがライト処理である場合には、物理ページが変更されたことを示しており、データ部（１０１１）内のＭビットをセットする処理が実施される。通常、ＯＳは、物理ページを物理メモリからページアウトする場合に、Ｍビットがセットされていれば物理ページの内容を２次記憶に書き戻す処理を実施する。
【００１７】アドレス比較器（１００４）において、比較結果が一致しなかった場合（ＴＬＢミス）は、その結果がＴＬＢ２制御部（１１０１）に伝達される。ＴＬＢ２制御部（１１０１）では、ＴＬＢミスに伴う例外処理が必要であることをＣＰＵコア（１０５２）に伝達する。この例外発生に伴う例外処理ルーチンは、ＣＰＵコア（１０５２）でソフトウェア的に処理される。すなわち、ソフトウェアでは、ＴＬＢミスは仮想ページに対するページ表エントリがＴＬＢに登録されていないことを意味するため、ＴＬＢミスを起こしたページ表エントリをＴＬＢ２へ登録するための一連の処理を行う。さらに、メモリアクセスを再実行するために、ＴＬＢミスを発生した命令へ戻る処理を行う。このため、ＴＬＢ２内のＴＬＢタグ部（１００２）とＴＬＢデータ部（１００３）は、ＣＰＵコア（１０５２）で実行されるロード／ストア命令によりアクセス可能となっている。ストア命令によりデータを書き込む場合は経路（１１１０）から、ロード命令によりデータを読み出す場合は経路（１１１１）により実行される。
【００１８】また、図８に示すように、ＴＬＢ２（１０００）を制御するために、ＭＭＵレジスタ（１１００）がある。ＭＭＵレジスタ（１１００）は、ＴＬＢタグ部（１００２）及びＴＬＢデータ部（１００３）と同様に、ＣＰＵコアからのロード／ストア命令によりアクセス可能である。このＭＭＵレジスタ（１１００）は、命令ＴＬＢ及びデータＴＬＢで共通して使用されるものである。
【００１９】次に、図９は、図８にあるＭＭＵレジスタ（１１００）の一例を表した図である。
◇ＭＴＯＰ（ＭＭＵＴＬＢＯｐｅｒａｔｉｏｎＤｅｓｉｇｎａｔｉｏｎＲｅｇｉｓｔｅｒ）（１２００）
ＴＬＢのオペレーションを指定する。
ｂｉｔ０＜Ｐｉ＞：命令ＴＬＢ全エントリパージ０＝ＴＬＢをパージしない１＝ＴＬＢの全エントリをパージするｂｉｔ１＜Ｐｄ＞：データＴＬＢ全エントリパージ０＝ＴＬＢをパージしない１＝ＴＬＢの全エントリをパージするｂｉｔ３１＜Ｓ＞：命令ＴＬＢ及びデータＴＬＢサーチ０＝ＴＬＢをサーチしない１＝ＭＰＶＡレジスタ内の仮想アドレスとＡＳＩＤを用いてＴＬＢをサーチする。マッチしたＴＬＢエントリのインデックス・アドレスをＭＩＤＸレジスタへ登録する。
【００２０】◇ＭＰＳＺ（ＭＭＵＰａｇｅＳｉｚｅＤｅｓｉｇｎａｔｉｏｎＲｅｇｉｓｔｅｒ）（１２０１）
メモリのページサイズを指定する。
ｂｉｔ３０－３１＜Ｓｉｚｅ＞：ページサイズ指定００＝４ＫＢＰａｇｅ０１＝１６ＫＢＰａｇｅ１０＝６４ＫＢＰａｇｅ１１＝Ｒｅｓｅｒｖｅｄ【００２１】◇ＭＡＳＩＤ（ＭＭＵＡｄｄｒｅｓｓＳｐａｃｅＩＤＲｅｇｉｓｔｅｒ）（１２０２）
オペレーティングシステムが管理するプロセスのアドレス空間ＩＤを保持する。
Ｂｉｔ２４－３１＜ＡＳＩＤ＞：アドレス空間ＩＤ（８ビット）
【００２２】◇ＭＩＥＶＡ（ＭＭＵＩｎｓｔｒｕｃｔｉｏｎＥｘｃｅｐｔｉｏｎＶｉｒｔｕａｌＡｄｄｒｅｓｓＲｅｇｉｓｔｅｒ）（１２０３）
例外を発生した命令の仮想アドレス（ページアドレス）とＭＡＳＩＤレジスタ内アドレス空間ＩＤを保持する。
ｂｉｔ１－１９＜ＥＶＡ＞：例外仮想アドレス（ページアドレス）
ｂｉｔ２４－３１＜ＡＳＩＤ＞：アドレス空間ＩＤ（８ビット）
【００２３】◇ＭＤＥＶＡ（ＭＭＵＯｐｅｒａｎｄＥｘｃｅｐｔｉｏｎＶｉｒｔｕａｌＡｄｄｒｅｓｓＲｅｇｉｓｔｅｒ）（１２０４）
例外を発生したオペランドの仮想アドレス（ページアドレス）とＭＡＳＩＤレジスタ内アドレス空間ＩＤを保持する。
ｂｉｔ１－１９＜ＥＶＡ＞：例外仮想アドレス（ページアドレス）
ｂｉｔ２４－３１＜ＡＳＩＤ＞：アドレス空間ＩＤ（８ビット）
【００２４】◇ＭＥＳＴＳ（ＭＭＵＥｘｃｅｐｔｉｏｎＳｔａｔｕｓＲｅｇｉｓｔｅｒ）（１２０５）
ＭＭＵ例外を起こした要因を示す。
ｂｉｔ２７＜ＤＳ＞：オペランドストアフラグ（ストア処理が例外を発生させた）
ｂｉｔ２８＜ＤＡ＞：オペランドアクセス例外フラグｂｉｔ２９＜ＤＴ＞：オペランドＴＬＢミス例外フラグｂｉｔ３０＜ＩＡ＞：命令アクセス例外フラグｂｉｔ３１＜ＩＴ＞：命令ＴＬＢミス例外フラグ【００２５】◇ＭＰＴＢ（ＭＭＵＰａｇｅＴａｂｌｅＢａｓｅＲｅｇｉｓｔｅｒ）（１２０６）
現在のページ表のベースアドレスを保持する。
ｂｉｔ１－２７＜ＰＴＢａｓｅ＞：ページテーブル表ベース【００２６】◇ＭＰＶＡ（ＭＭＵＰｕｒｇｅＶｉｒｔｕａｌＡｄｄｒｅｓｓＲｅｇｉｓｔｅｒ）（１２０７）
ＴＬＢサーチ操作で使用される情報を保持する。
ｂｉｔ１－１９＜ＰＶＡ＞：ＴＬＢタグ部のＶＰＡと比較されるページアドレスＭＭＵレジスタＭＰＳＺで示されるページサイズに応じて、使用サイズが変更される。
４ｋＢページ：ＰＶＡ［１：１９］全て使用１６ｋＢページ：ＰＶＡ［１：１７］を不使用６４ｋＢページ：ＰＶＡ［１：１５］を不使用ｂｉｔ２４－３１＜ＰＡＳＩＤ＞：ＴＬＢタグ部のＡＳＩＤと比較されるＡＳＩＤ【００２７】◇ＭＩＤＸ（ＭＭＵＳｅａｒｃｈＩｎＤｅＸＲｅｇｉｓｔｅｒ）（１２０８）
ＴＬＢサーチ操作の結果がセットされる。
ｂｉｔ８＜Ｉ＞：ＩＴＬＢマッチ検出フラグｂｉｔ９－１５＜ＩＤＸＩ＞：マッチしたＩＴＬＢエントリのインデックス・アドレスｂｉｔ２４＜Ｄ＞：ＤＴＬＢマッチ検出フラグｂｉｔ２５－３１＜ＩＤＸＤ＞：マッチしたＤＴＬＢエントリのインデックス・アドレス【００２８】以上、図８で説明したＴＬＢ２を用いた仮想記憶方式によるアドレス変換処理は、ＣＰＵコアからは命令フェッチとオペランドアクセスで発生する。近年、プロセッサの処理速度の向上は目覚しく数１００ＭＨｚで動作するものが珍しくなくなってきた。このため、パイプラインの１ステージにかけることができる処理時間がますます短くなってきている。しかも、プログラム実行時に使用するメモリサイズが大きくなってきているため、ＭＭＵでアドレス変換効率の向上を図るためのＴＬＢのエントリ数が増加してきている。そして、このＴＬＢエントリ数増加が、マイクロプロセッサの動作周波数向上の足かせとなってきている。
【００２９】
【発明が解決しようとする課題】そこで、この発明は、ＴＬＢへのエントリ数を削減することによってマイクロプロセッサの動作周波数を向上させることを目的とする。
【００３０】
【課題を解決するための手段】この発明に係るメモリ管理機構は、仮想ページを特定する仮想ページアドレスと物理ページを特定する物理ページアドレスとを対応づける複数のアドレス変換情報を格納するページ表を有する計算機に備えられる、仮想ページアドレスと物理ページアドレスとを変換するメモリ管理機構において、少なくとも一つの上記アドレス変換情報を格納する第一のアドレス変換バッファと、上記第一のアドレス変換バッファよりも多くの上記アドレス変換情報を格納する第二のアドレス変換バッファと、上記ページ表に格納されているアドレス変換情報を読みこみ、読みこんだアドレス変換情報を上記第二のアドレス変換バッファへ登録することを制御する第二の制御部と、上記第二の制御部が上記登録したアドレス変換情報を入力し、入力したアドレス変換情報を上記第一のアドレス変換バッファへ登録することを制御する第一の制御部とを備えることを特徴とする。
【００３１】上記第二の制御部は、上記第二のアドレス変換バッファへ新たなアドレス変換情報を登録する領域がない場合に、既に第二のアドレス変換バッファへ登録されているアドレス変換情報から無効にするアドレス変換情報を選択し、上記第一の制御部へ上記選択したアドレス変換情報を通知し、上記第一の制御部は、上記選択したアドレス変換情報が上記第一のアドレス変換バッファに格納されているかを検索し、検索した結果、上記選択したアドレス変換情報が格納されている場合は、上記選択したアドレス変換情報を無効にすることを特徴とする。
【００３２】上記アドレス変換情報は、仮想ページアドレスを含み、上記第一のアドレス変換バッファは、さらに、仮想ページアドレスを入力し、上記第一のアドレス変換バッファに格納されたアドレス変換情報に含まれる仮想ページアドレスと入力した仮想ページアドレスとを比較し、比較した結果から上記入力した仮想ページアドレスが上記アドレス変換情報に含まれているかを判定する比較部を備えることを特徴とする。
【００３３】上記比較部は、新たに登録するアドレス変換情報を入力し、第一のアドレス変換バッファに格納されたアドレス変換情報と上記新たに登録するアドレス変換情報とを比較して比較結果を出力し、上記第一のアドレス変換バッファは、さらに、上記比較部から比較結果を入力し、第一のアドレス変換バッファへ格納されているアドレス変換情報によって特定される物理ページと上記新たに登録するアドレス変換情報によって特定される物理ページとが連続しているページであるかを判定するマージ処理部を備えることを特徴とする。
【００３４】上記マージ処理部は、連続していると判定した場合に、既に登録されているアドレス変換情報へ新たに登録するアドレス変換情報を併合して一つのアドレス変換情報として登録することを特徴とする。
【００３５】上記アドレス変換情報は、アドレス変換情報によって特定される物理ページの属性の情報を含み、上記マージ処理部は、上記新たに登録するアドレス変換情報と既に登録されているアドレス変換情報とにそれぞれ含まれる物理ページの属性の情報が一致する場合に、上記既に登録されているアドレス変換情報へ上記新たに登録するアドレス変換情報を併合して一つのアドレス変換情報として登録することを特徴とする。
【００３６】上記マージ処理部は、上記既に登録されているアドレス変換情報へ上記新たに登録するアドレス変換情報を併合して一つのアドレス変換情報として登録した場合は、上記新たに登録するアドレス変換情報に関する情報をマージ情報として、上記一つのアドレス変換情報へ設定し、比較部は、上記第一のアドレス変換バッファに格納されているアドレス変換情報にマージ情報が設定されている場合には、上記マージ情報を用いて、入力した仮想ページアドレスが上記アドレス変換情報に含まれているかを判定することを特徴とする。
【００３７】上記第一のアドレス変換バッファは、複数のアドレス変換情報を格納し、上記複数のアドレス変換情報それぞれに対応する複数の比較部と複数のマージ処理部とを備えることを特徴とする。
【００３８】
【発明の実施の形態】実施の形態１．この発明に係る実施の形態１のメモリ管理機構は、ソフトウェアから扱える大容量ＴＬＢ２（第二のアドレス変換バッファ）の上位階層に、ハードウェア処理する高速処理可能な小用量ＴＬＢ１（第一のアドレス変換バッファ）を設けて、このＴＬＢ１をパイプラインの１ステージ処理に組み込むようにしたメモリ管理機構に関するものである。
【００３９】図１に、本発明のメモリ管理機構を示す。マイクロプロセッサの構成は、図７と同様である。図１のＴＬＢ２（１０００）は、図８に示す従来のＴＬＢ２と同一方式のダイレクトマッピング方式ＴＬＢである。ＴＬＢ２（１０００）では、従来と同様に、仮想アドレス（１０５０）の入力とＭＭＵレジスタ（３０）内のＡＳＩＤに対してＴＬＢの検索を行う。ＴＬＢヒットした場合は、物理アドレス（１０１５）を生成する。一方、ＴＬＢミスした場合は、この結果がＴＬＢ２制御部（３１）に伝達され、ＣＰＵコアに対して例外処理が発生する。また、ＴＬＢ２（１０００）内のＴＬＢタグ部（１００２）とＴＬＢデータ部（１００３）は、ＣＰＵコア（１１５２）からロード／ストア命令によりアクセス可能であり、ストア命令時には経路（１１１０）からデータが入力され、ロード時には経路（１１１１）からデータが読み出される。ＴＬＢ２制御部（第二の制御部）（３１）は、図８に示す従来のＴＬＢ２制御部（１１０１）とは異なり、ＴＬＢ１制御部（第一の制御部）（９）と信号（３３）をやり取りして制御する（この制御に関しては後述する）。
【００４０】また、ＭＭＵレジスタ（３０）は、図９に示す従来のＭＭＵレジスタ群と同一構成である。しかし、ＭＭＵレジスタ（３０）は、従来のものと異なり、ＴＬＢ１制御部（９）と信号（３２）をやり取りして制御する。すなわち、ＴＬＢ１で検知した各種例外情報等もＭＭＵレジスタ（３０）に反映される場合がある。
【００４１】図１のＴＬＢ１（１）は、本発明で新たに追加したＴＬＢである。本発明のＴＬＢ１（１）は、一例として、フルアソシアティブ方式のＴＬＢで示している。フルアソシアティブ方式は、エントリ毎に比較器を内蔵しており、仮想アドレス全てをこの比較器で比較を行い、ＴＬＢのヒット／ミスの判定を実施する方式である。ＴＬＢ１（１）の各エントリには、ＴＬＢ２（１０００）のコピーを保持するために、ＴＬＢ２のＴＬＢタグ部（１００２）とＴＬＢデータ部（１００３）の一つのエントリ（１０１０，１０１１）と同一構成のタグ部レジスタ（２）とデータ部レジスタ（４）を内蔵している。また、エントリのマージ処理を司るマージ処理部（３）と、比較器（５）を内蔵している。これらＴＬＢ１（１）は、通常１セット以上のエントリを内蔵する。ＴＬＢ１（１）の各エントリのうち、いずれかがヒットした場合、出力制御部（６）を通してヒットしたエントリの物理ページアドレスが出力される。物理ページアドレスは、結合処理部（２０）によりページ内オフセットと結合されて物理アドレスを生成する。また、ヒットしたエントリ内のＮ，ＡＣ，Ｍビットの情報は、ＴＬＢ１制御部（９）に転送されて例外検出等の各種処理に利用される。
【００４２】ＴＬＢ１（１）の各エントリのうち、いずれもヒットしなかった場合は、ＴＬＢ１ミスであることがＴＬＢ１制御部（９）に出力されて、ＴＬＢ１（１）の登録処理が開始される。ＴＬＢ１（１）の各エントリがいずれも有効なデータを保持しているため、新規データを上書きする必要がある場合は、いずれのエントリに上書きするかをＬＲＵ（ＬｅａｓｔＲｅｃｅｎｔｌｙＵｓｅｄ）制御部（８）にて判定する。また、新規データを既にＴＬＢ１のいずれかのエントリに登録してあるデータにマージ可能な場合は、マージ処理部（３）によりマージ処理が実施される。マージ処理部（３）によって実施されるマージ処理機構により、ＴＬＢ１は自身のエントリ数より多い、ＴＬＢ２エントリのコピーを保持することが可能となっている。
【００４３】ＴＬＢ１（１）の各エントリを更新するのは、ＣＰＵコア（１１５２）のストア命令によりＴＬＢ２（１０００）にアクセスする経路（１１１０）か、ＴＬＢ２から直接データを読み出す経路（１１１１）のいずれかをセレクタ（２１）により選択し、経路（２２）によりデータを取り込む場合がある。これら新規データによりＴＬＢ１をアクセスするのは、以下の場合である。
・ＴＬＢ１無効化処理。
・ＴＬＢ１マージ処理。
・ＴＬＢ１登録処理。
ＴＬＢ１検索処理は、ＴＬＢ１に所望の仮想アドレスが登録されているかどうかを検索する。ＴＬＢ無効化処理は、ＴＬＢ１に既に登録されているエントリを無効化する。ＴＬＢマージ処理は、新規にＴＬＢ１に登録するエントリがマージ可能かどうかを調査する。ＴＬＢ１登録処理は、新規にＴＬＢ１へエントリを登録する。
【００４４】図２に、図１に示すＴＬＢ１（１）の一つのエントリの詳細なブロック構成を示す。２２ａは、ＣＰＵコアまたはＴＬＢ２から本エントリに入力されるアドレス空間ＩＤ（ＡＳＩＤ）、仮想ページアドレス（ＶＰＡ）である。２２ｂは、ＣＰＵコアまたはＴＬＢ２から本エントリへ入力される物理ページアドレス（ＰＰＡ），ノンキャッシャブルビット（Ｎ）、アクセス制御ビット（ＡＣ）、変更ビット（Ｍ）、グローバルビット（Ｇ）、有効ビット（Ｖ）である。２は本エントリ内のタグ部レジスタであり、ＡＳＩＤとＶＰＡが格納されている。４は本エントリ内のデータ部レジスタであり、ＰＰＡ，Ｎ，ＡＣ，Ｍ，Ｇ，Ｖが格納されている。
【００４５】８１はページサイズレジスタ（ＰＳＺ）であり、エントリマージ処理を実行した後のページサイズの最大値を保持している。８２は上限レジスタ（ＵＬ）であり、ＰＳＺレジスタで示すページ範囲の中のマージされた最上位ページを示している。８３はシフタであり、ＰＳＺレジスタ値を１ビット左シフトする。また、マージ処理管理部ＭＥＲＧＥ（８０）は、比較器の結果信号（７０～７６）を受けて、ＰＳＺ，ＵＬレジスタのメインテナンスを実施することにより、マージ処理を制御する。比較器ＣＭＰ１（５０）は、外部バス２２ａから入力されるＡＳＩＤと、タグ部レジスタ２のＡＳＩＤを比較する。但し、データ部レジスタ４のグローバルビットＧが有効である時（＝１）は、比較器ＣＭＰ１の結果は双方のＡＳＩＤの値に依らずに一致しているという結果となる。
【００４６】比較器ＣＭＰ２（５１）は、外部バス２２ａから入力されるＶＰＡの一部と、タグ部レジスタ２のＶＰＡの相当部分を比較する。比較器ＣＭＰ３（５２）は、外部バス２２ａから入力されるＶＰＡの最大マージ可能ページサイズに相当する下位アドレスと、タグ部レジスタ２のＶＰＡの相当部分を比較する。例えば、最大マージ可能ページサイズが１６ページである場合（以下、最大マージ可能ページサイズは１６ページで説明する）には、比較器ＣＭＰ３（５２）では、ＶＰＡの下位４ビットを比較することになる。そして、比較器ＣＭＰ２（５１）では、比較器ＣＭＰ３（５２）で比較したアドレスを除く残りのＶＰＡアドレスを比較する。大小比較器ＳＵＢ（５３）は、タグ部レジスタ２のＶＰＡの下位４ビットと、４ビットの上限レジスタＵＬを比較し、ＶＰＡがＵＬより小さいかどうかを判定する。
【００４７】比較器ＣＭＰ４（５４）は、外部バス２２ｂから入力されるＰＰＡの一部と、データ部レジスタ４のＰＰＡの相当部分を比較する。比較器ＣＭＰ５（５５）は、外部バス２２ｂから入力されるＰＰＡの最大マージ可能ページサイズに相当する４ビットの下位アドレスと、データ部レジスタ４のＰＰＡの相当部分を比較する。比較器ＣＭＰ４（５４）では、比較器ＣＭＰ５で比較したアドレスを除く残りのＰＰＡアドレスを比較する。比較器ＣＭＰ６（５６）では、外部バス２２ｂから入力されるＮ，ＡＣ，Ｍ，Ｇビットと、データ部レジスタ４の相当するビットを比較する。
【００４８】また、比較器ＣＭＰ３（５２）、比較器ＣＭＰ５（５５）と、大小比較器ＳＵＢ（５３）では、ページサイズレジスタＰＳＺ（８１）の値に依って、比較条件が異なってくる（これら比較条件については後で説明する）。また、比較器ＣＭＰ１（５０），ＣＭＰ２（５１），ＣＭＰ３（５２），ＳＵＢ（５３），ＣＭＰ４（５４），ＣＭＰ５（５５），ＣＭＰ６（５６）の結果（それぞれ７０，７１，７２，７３，７４，７５，７６）は、ＴＬＢ１検索処理と、ＴＬＢ１無効化処理と、ＴＬＢ１マージ処理で使用される。
【００４９】ＴＬＢ１検索処理と、ＴＬＢ１無効化処理では、比較器の結果（７０，７１，７２）と、データ部レジスタ４の有効ビットＶから、ＴＬＢがヒットかミスかをヒット判定部（６０）で判定する。そして、ＴＬＢヒットした場合は、セレクタ（６１）を介して、データ部レジスタ４の内容を読み出す。ＴＬＢ１無効化処理で、ＴＬＢヒットした場合は、データ部レジスタ４の有効ビットＶを無効にする。
【００５０】ＴＬＢ１マージ処理では、比較結果（７０，７１，７２，７３，７４，７５，７６）全てを用いて、マージ処理が可能かどうかの判定を行なう。マージ処理とは、既にＴＬＢ１に登録されているページのエントリ（被マージエントリ）へ、新規に登録するページのエントリ（マージエントリ）のデータをまとめてしまう処理を指している。すなわち、被マージエントリのページサイズレジスタＰＳＺと上限レジスタＵＬの内容を制御することにより、複数のページを一つのエントリへ登録することが可能となる。
【００５１】マージ処理は、単独の被マージエントリでかつＶＰＡの下位４ビットが全て“０”であるエントリから開始される。この被マージエントリにおけるＰＳＺ，ＵＬレジスタの値は以下に示すものとなっている。
（ＰＳＺ，ＵＬ）＝（４’ｂ００００，４’ｂ０００１）：単独ページ被マージエントリに登録されるマージされるマージエントリは、既に被マージエントリに登録されている最大アドレスページに連続するアドレスのページである。すなわち、被マージエントリが単独エントリである場合には、マージされるエントリのＶＰＡ，ＰＰＡは、被マージエントリのものと下位１ビットが異なるのみである。また、ＶＰＡ，ＰＰＡ以外のＡＳＩＤ，Ｎ，ＡＣ，Ｇビットは全て一致している必要があり、かつ被マージエントリのＭビットは“０”でなければならない。このように、単独ページに連続するページがマージヒットし、２ページがマージされたエントリのＰＳＺ，ＵＬレジスタの値は、以下に示すものとなっている。
（ＰＳＺ，ＵＬ）＝（４’ｂ０００１，４’ｂ００１０）：２ページマージ【００５２】これと同様に、３ページ以降もマージ可能である。マージ処理時に比較するＶＰＡ，ＰＰＡの値は、ＵＬレジスタに示す値において最上位にある“１”より以下のビットを全て無視して、それぞれ比較器ＣＭＰ３（５２）、比較器ＣＭＰ５（５５）で比較する。また、マージエントリのページが被マージエントリの次ページであることは、ＶＰＡの下位４ビットとＵＬレジスタの値を比較器ＳＵＢ（５３）で一致が検出されることにより判定することが可能である。すなわち、ＵＬレジスタの値は、被マージエントリの次のページの下位４ビットを保持している。３～１６個のページが登録された後のＰＳＺ，ＵＬレジスタの値は、以下に示すものとなっている。
【００５３】
（ＰＳＺ，ＵＬ）＝（４’ｂ００１１，４’ｂ００１１）：３ページマージ（ＰＳＺ，ＵＬ）＝（４’ｂ００１１，４’ｂ０１００）：４ページマージ（ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ０１０１）：５ページマージ（ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ０１１０）：６ページマージ（ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ０１１１）：７ページマージ（ＰＳＺ，ＵＬ）＝（４’ｂ０１１１，４’ｂ１０００）：８ページマージ（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１００１）：９ページマージ（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１０１０）：１０ページマージ（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１０１１）：１１ページマージ（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１１００）：１２ページマージ（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１１０１）：１３ページマージ（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１１１０）：１４ページマージ（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ１１１１）：１５ページマージ（ＰＳＺ，ＵＬ）＝（４’ｂ１１１１，４’ｂ００００）：１６ページマージ【００５４】ＰＳＺレジスタの値は、マージ処理時ではなく、ＴＬＢ１検索処理時に使用する。すなわち、ＴＬＢ１検索処理時には、ＶＰＡの下位４ビットの値は、ＰＳＺレジスタで示す“１”の部分を無視して、比較器ＣＭＰ３（５２）で比較する。さらに、ＶＰＡの下位４ビットとＵＬレジスタ値を比較器ＳＵＢ（５３）で比較し、ＶＰＡの下位４ビットの値がＵＬレジスタの値よりも小さい場合に、ＴＬＢ検索により所望のページデータがＴＬＢに登録されていたことが示される。
【００５５】図３に、図１に示す本発明のＴＬＢ１，ＴＬＢ２を用いた物理アドレスから仮想アドレスへの変換処理のフローチャートを示す。本アドレス変換処理機構に仮想アドレスが入力されてくると（Ｓ１１）、まず、この仮想アドレス等を用いてＴＬＢ１の検索を実施する（Ｓ１２）。このＴＬＢ１検索において、ＴＬＢヒットすれば（Ｓ１２でヒット）、所望の物理アドレス生成を行い、目的であったアドレス変換処理が完了する（Ｓ１３）。一方、ＴＬＢ１検索において、ＴＬＢミスすれば（Ｓ１２でミス）、ＴＬＢ２検索を実施する（Ｓ１４）。
【００５６】このＴＬＢ２検索において、ＴＬＢヒットすれば（Ｓ１４でヒット）、ＴＬＢ２内のヒットしたエントリデータをＳ２３～Ｓ２８の工程によりＴＬＢ１に格納し、Ｓ１１に戻り、再度仮想アドレスにてＴＬＢ１検索処理を実施して（Ｓ１２）所望の物理アドレスの生成を実施する。以下、Ｓ２３～Ｓ２８の工程を説明する。ＴＬＢ２内のヒットしたエントリデータは、タグ部及びデータ部全て読み出されて（Ｓ２３）、ＴＬＢ１への格納処理に使用される。ＴＬＢ１への格納では、まず、マージ処理が可能であるかどうかをチェックするためのＴＬＢ１検索を実施する（Ｓ２４）。この検索において、ＴＬＢ１ヒットすれば（Ｓ２４でヒット）、図２を用いて説明したＴＬＢ１マージ処理を実施し、ＴＬＢ１格納処理を完了する（Ｓ２５）。
【００５７】一方、ＴＬＢ１検索において、ＴＬＢミスすれば（Ｓ２４でミス）、新規に登録可能なエントリがＴＬＢ１内に存在するため、ＴＬＢ１のエントリを更新する必要のない場合は（Ｓ２６でなし）、そのままＴＬＢ１の登録を実施する（Ｓ２８）。そして、ＴＬＢ１のエントリが全て使用されているため、あるエントリを更新する必要がある場合は（Ｓ２６であり）、リプレースアルゴリズム従って、ＴＬＢ１のあるエントリの更新処理を実施する（Ｓ２７）。これら一連のＴＬＢ１格納処理を完了する（Ｓ２８）。Ｓ２８を完了した後に、Ｓ１１に戻り、再度ＴＬＢ１検索処理を実施して（Ｓ１２）、所望の物理アドレス生成を行う（Ｓ１３）。
【００５８】一方、ＴＬＢ２検索において、ＴＬＢミスすれば（Ｓ１４でミス）、例外処理によってアドレス変換用のデータを生成し（Ｓ１５）、ソフトウェアによって上記アドレス変換用のデータのアドレス変換処理を行い（Ｓ１６）、変換したアドレスデータをＴＬＢ２へ登録する（Ｓ１７）。次に、Ｓ１８～Ｓ２２の工程により、このデータをＴＬＢ２に格納する処理を実施する。このＴＬＢ２への格納処理にて、ＴＬＢ２内に新規に登録可能なエントリが存在するため、ＴＬＢ２のエントリを更新する必要のない場合は（Ｓ１８でなし）、そのままＴＬＢ２への登録処理を実施し（Ｓ２２）、Ｓ２３へ進む。そして、ＴＬＢ２内のエントリが全て使用されているため、あるエントリを更新する必要がある場合は（Ｓ１８であり）、ソフトウェアが更新エントリを決定してＴＬＢ２更新処理を実施する。このＴＬＢ２更新処理の前に、更新される前のデータをＴＬＢ２から読み出し（Ｓ１９）、ＴＬＢ１検索を実施する必要がある（Ｓ２０）。このＴＬＢ１検索において、ＴＬＢヒットした場合は（Ｓ２０でヒット）、ＴＬＢ２の更新前データがＴＬＢ１にも存在したことを意味するため、このヒットしたエントリを無効化する必要がある（Ｓ２１）。
【００５９】一方、ＴＬＢ１検索において、ＴＬＢミスした場合には（Ｓ２０でミス）、ＴＬＢ１においては特に何もする必要はなく、ＴＬＢ２の登録処理に進む（Ｓ２２）。以上、ＴＬＢ１，ＴＬＢ２を用いた仮想アドレスから物理へのアドレス変換手順についてフローチャートを用いて説明した。この実施の形態において、一例として示すアドレスバッファ機構は、これらアドレス変換処理のうち、ソフトウェア処理で行うのはＴＬＢ２検索でミスして例外発生した後のアドレス変換処理及び登録処理のみであり、他の処理は全てハードウェアで処理するための制御機構を備えている。これら制御機構により、ソフトウェアは、ＴＬＢ１を意識することなく、ＴＬＢ２のメインテナンス処理のみを実施していればよい。
【００６０】図４に、図１に示す本発明のＴＬＢ１，ＴＬＢ２を用いて実施する物理アドレスから仮想アドレスへの変換処理のタイミングチャートを示す。最上段のタイミングチャートは、ＴＬＢ１がヒットした場合のものである。真中のタイミングチャートは、ＴＬＢ１がミスし、かつ、ＴＬＢ２がヒットした場合のものである。そして、最下段のタイミングチャートは、ＴＬＢ１がミスし、かつ、ＴＬＢ２もミスした場合のものである。これらＴＬＢ１，ＴＬＢ２は、いずれもオペランドアクセス用のものである。命令フェッチ用のＴＬＢ１，ＴＬＢ２も別途備えているけれども、本説明では必ずヒットすると仮定している。
【００６１】本発明のマイクロプロセッサは、５段のパイプラインステージより構成されるＣＰＵコアを内蔵している。これらパイプラインステージは、命令フェッチを行うＩＦステージと、命令デコードを行うＤステージと、命令実行を行うＥステージと、オペランドアクセスを行うＭステージと、そして、命令実行結果を格納するＷステージである。
【００６２】最上段のもののようにＴＬＢ１がヒットした場合は、ＴＬＢ１アクセスは１クロックサイクル内に完了するため、パイプライン処理が乱れることなく、５クロックサイクルで１命令の実行が完了する。これに対して真中のもののように、ＴＬＢ１がミスしＴＬＢ２がヒットした場合、ヒットしたＴＬＢ２エントリのデータをＴＬＢ１にマージ、あるいは、登録し（検索を含めて２クロックサイクル：ＣＫ４－ＣＫ５）、再度ＴＬＢ１検索を実施する（ＣＫ６）のに、３クロックサイクル余分にかかることになる。
【００６３】さらに、最下段のもののように、ＴＬＢ１，ＴＬＢ２いずれもミスした場合には、ＣＫ４に示す例外処理が複数クロックサイクルかかり、例外処理で生成したアドレス変換用のデータをＴＬＢ２に登録し（ＣＫ５）、その後、ＴＬＢ１への格納処理に３クロックサイクルかかることになる。また、図１０は、図８に一例として示すＴＬＢ２を用いて、実施した仮想アドレス空間から物理アドレス空間へのマッピングの一例を示す。図４と図１０に示すように、図４では、図１０に比べ、１サイクルの時間が短くなっている。従って、ＴＬＢ１を用いることにより、パイプラインステージの各ステージに要する時間を短縮することが可能になる。
【００６４】前述した命令フェッチ用のＴＬＢ１，ＴＬＢ２によるアドレス変換処理においてミスが発生した場合も、オペランドアクセス処理と同様な処理サイクル数がかかる。図５に、図１に示す本発明のＴＬＢ１，ＴＬＢ２を用いて実施した仮想アドレス空間から物理アドレス空間へのマッピングの一例を示す。仮想アドレス空間（９０）上の連続する６ページＶＰＴ１，ＶＰＴ２，ＶＰＴ３，ＶＰＴ４，ＶＰＴ５，ＶＰＴ６は、物理アドレス空間（９１）上ではそれぞれＰＰＴ１，ＰＰＴ２，ＰＰＴ３，ＰＰＴ４，ＰＰＴ５，ＰＰＴ６へマッピングされている。これら物理アドレス空間上の６個のページのうち、ページＰＰＴ１，ＰＰＴ２，ＰＰＴ３の３ページは連続するページであり、その空間属性はいずれも等しい。これら連続する３ページのアドレス変換情報をＴＬＢ２（１０００）に登録した場合には３エントリ必要となるのに対して、ＴＬＢ１（１）に登録した場合、これら３ページをマージすることが可能（もちろん前述したように、マージするための条件を満たす必要がある）であるため、１エントリのみの使用で済む可能性がある。
【００６５】以上述べてきたように、本発明のアドレス変換機構では、小容量ではあるが高速アドレス変換可能なＴＬＢ１と、比較的大容量なＴＬＢ２とを組み合わせることにより、アドレス変換処理によって生じるＣＰＵコアのパイプライン処理の速度的ペナルティを最小限に抑えることが可能となった。また、ＴＬＢ１にエントリマージ機構を組み込むことにより、ＴＬＢミスによるペナルティも抑えることが可能となっている。
【００６６】以上のように、このメモリ管理機構は、仮想ページアドレスとページ内オフセット値より構成される仮想アドレスで参照する空間上に配置されたプログラムに従ってデータを処理する中央演算処理装置と、該仮想アドレスの仮想ページアドレスを物理ページアドレスに置き換えた物理アドレスで参照される空間上に、該プログラムと該データを格納する主記憶装置から構成される計算機システムであって、該仮想ページアドレスで特定されるページと、該物理ページアドレスで特定されるページ間のアドレス変換を高速に行うために、該アドレス変換情報を管理しているページ表エントリを登録可能な第一のアドレス変換バッファと（ＴＬＢ１）、第一のアドレス変換バッファより大容量の第二のアドレス変換バッファ（ＴＬＢ２）を備え、最新のアドレス変換リクエストアドレスに対するアドレス変換情報が、該中央演算処理装置か該第二のアドレス変換バッファに書き込まれた後に、該第一のアドレス変換バッファにも書き込むように制御する制御手段を具備し、該アドレス変換リクエストに対して、より高速なアドレス変換処理が可能な第一のアドレス変換バッファでアドレス変換処理を行うことを特徴とする。
【００６７】また、上記第二のアドレス変換バッファに新アドレス変換情報を登録する時に、既に登録されている旧アドレス変換情報を削除する必要がある場合は、該旧アドレス変換情報が上記第一のアドレス変換バッファにも存在するかどうかを検索し、存在する場合は該第一のアドレス変換バッファから該旧アドレス変換情報を削除するように制御する制御手段（ＴＬＢ１制御部）を備える。
【００６８】上記第一のアドレス変換バッファに新アドレス変換情報を登録する時に、該新アドレス変換情報が示す仮想及び物理ページが、既に登録されている旧アドレス変換情報が示す仮想及び物理ページに連続するページであることを調査し、該新アドレス変換情報が示す各種ページ属性が、既に登録されている該旧アドレス変換情報が示す各種ページ属性が同一であることを調査する制御手段（マージ処理部）とを備える。
【００６９】さらに、マージ処理部は、新アドレス変換情報に示すページが、既に登録されている旧アドレス変換情報に示すページに対して、仮想アドレス空間上においても物理アドレス空間上においても連続しており、かつ同一の空間属性を備えることが判明した時に、該新アドレス変換情報と該旧アドレス変換情報を一つのアドレス変換情報として併合して登録するように制御する。
【００７０】また、第一のアドレス変換バッファにおいて、新及び旧アドレス変換情報を併合して登録した後に、さらにアドレス変換リクエスト処理を行った時に、該併合アドレス変換情報によりアドレス変換処理が実行される制御手段（比較部）を備える。
【００７１】
【発明の効果】この発明のメモリ管理機構によれば、小容量ではあるが高速アドレス変換可能なＴＬＢ１と、比較的大容量なＴＬＢ２とを組み合わせることにより、アドレス変換処理によって生じるＣＰＵコアのパイプライン処理の速度的ペナルティを最小限に抑えることが可能となった。
【００７２】またＴＬＢ１にマージ処理機構を組み込むことにより、ＴＬＢミスによるペナルティも抑えることが可能となっている。
【００７３】またＴＬＢ１にマージ処理機構を組み込むことにより、少ない容量のアドレス変換バッファへより多くのアドレス変換情報を格納することができる。
【００７４】また、ＴＬＢ１にマージ処理によって併合されたアドレス変換情報を検索する比較部を備えることにより、少ないアドレス変換情報で検索可能な仮想ページアドレスを増やすことができる。

【出願人】	【識別番号】０００００６０１３【氏名又は名称】三菱電機株式会社
【出願日】	平成１２年１０月２５日（２０００．１０．２５）
【代理人】	【識別番号】１０００９９４６１【弁理士】【氏名又は名称】溝井章司（外２名）
【公開番号】	特開２００２－１３２５８１（Ｐ２００２－１３２５８１Ａ）
【公開日】	平成１４年５月１０日（２００２．５．１０）
【出願番号】	特願２０００－３２５０２８（Ｐ２０００－３２５０２８）