レジスタ制御装置

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【発明の名称】	レジスタ制御装置
【発明者】	【氏名】我妻秀治
【要約】	【課題】複数のＣＰＵが、同一のレジスタに対して夫々異なるタイミングで指定したビットのデータ値だけを変更しようとする場合でも、そのレジスタのデータ値が期待値通りになるように制御できるレジスタ制御装置を提供する。【解決手段】ＣＰＵ１１が、TIERレジスタ１４の指定ビットのデータ値を“０”にセットする場合は、その対象ビットのみを“０”にした“０”セット用データを書き込むライトサイクルを“０”セット用アドレスTIER0Wを出力して行う。すると、マルチプレクサ１５は、TIERレジスタ１４のマスタラッチ１６に対して、ＣＰＵ１１によりデータ値が“０”にセットされたビットについてはそのデータ値“０”を出力し、それ以外のビットについてはスレーブラッチ１７の保持データを出力するように選択する。

【特許請求の範囲】
【請求項１】複数のＣＰＵによってアクセスされるレジスタのデータ値を制御するためのレジスタ制御装置において、ＣＰＵが出力するアドレスをデコードしてデコード信号を出力するアドレスデコーダと、前記レジスタの入力側に配置され、前記アドレスデコーダが出力するデコード信号及びＣＰＵの出力データに基づいて、前記マスタラッチに対する各ビット毎の出力データを以下の条件に従って選択するマルチプレクサとを備え、｛（デコード信号が“０”セット用アドレス）且つ（ＣＰＵの出力データが“０”）｝
又は｛（デコード信号が“１”セット用アドレス）且つ（ＣＰＵの出力データが“１”）｝
ならば、（出力データはＣＰＵの出力データ），（上記以外の条件）ならば、（出力データはレジスタの保持データ）
前記レジスタには、前記ＣＰＵが前記“０”セット用アドレスまたは前記“１”セット用アドレスの何れかのアドレスを出力して書き込みを行う場合に、データが書き込まれるように構成されていることを特徴とするレジスタ制御装置。
【請求項２】前記マルチプレクサが、前記レジスタに対し、ＣＰＵの出力データを選択して出力する条件に、又は（デコード信号がレジスタ）を加え、前記レジスタは、前記ＣＰＵが該レジスタのアドレスを出力して書き込みを行う場合も、データが書き込まれるように構成されていることを特徴とする請求項１記載のレジスタ制御装置。
【請求項３】請求項１また２記載のレジスタ制御装置を備えて構成されることを特徴とするマルチＣＰＵシステム。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、複数のＣＰＵによってアクセスされるレジスタのデータ値を制御するためのレジスタ制御装置、及びそのレジスタ制御装置を備えてなるマルチＣＰＵシステムに関する。
【０００２】
【従来の技術】複数のＣＰＵを備えて高度な機能を実現するように構成されるマルチＣＰＵシステムにおいては、各ＣＰＵがリードサイクルやライトサイクルを実行しようとする場合、常に１つのＣＰＵだけが排他的にバスを使用するように、アービタによってバスの使用権が調停されるようになっている。
【０００３】また、このようなシステムでは、コントロールレジスタ等の周辺回路を共用したり、セマフォの値をチェックした後セットを行う場合などに、ＣＰＵが、あるレジスタから読み出した（リード）データにビット操作を行い（モディファイ）、そのビット操作を行った結果のデータ値を同じレジスタに書き戻す（ライト）というリード・モディファイ・ライトサイクルを実行することがある。
【０００４】そして、ＣＰＵの種類によっては、リード・モディファイ・ライトサイクルを不可分な１つのサイクルとして、バスを占有し続けて実行するように各信号が出力されるものがある。しかし、そのような機能を有していないＣＰＵを用いてマルチＣＰＵシステムを構成することを想定すると、以下のような問題が生じることが考えられる。
【０００５】
【発明が解決しようとする課題】図４は、上記マルチＣＰＵシステムの一構成例である。ＣＰＵ１，２は、アドレスバス３及びデータバス４に接続されており、何れもレジスタ５に対してアクセスが可能となっている。データバス４のサイズは例えば８ビットであるとする。レジスタ５は、例えば、８チャネルのタイマによるタイマ割り込みについて、各々の割り込みの可否を設定するためのコントロールレジスタ(TIER:Timer Interruput Enable Register) であり、ビット０～３はＣＰＵ１が設定を行い、ビット４～７はＣＰＵ２が設定を行うようになっている。
【０００６】アドレスバス３に接続されているアドレスデコーダ６は、ＣＰＵ１または２が出力するアドレスをデコードして、例えばTIERレジスタ５に対してアクセスが行われる場合のデコード信号TIERを、TIERレジスタ５に出力するようになっている。また、ＣＰＵ１または２がバスサイクルを実施する場合には、上述のように、図示しないアービタによってバス３及び４の使用権が調停されるようになっている。
【０００７】TIERレジスタ５は、図５に示すＣＫＡ，ＣＫＢの二相クロック信号によってラッチ動作を行うダブルラッチ構成であり、マスタラッチ５Ｍ及びスレーブラッチ５Ｓを備えて構成されている。データバス４はマスタラッチ５Ｍの入力側に接続されており、マスタラッチ５Ｍの出力側はスレーブラッチ５Ｓの入力側に接続されている。そして、スレーブラッチ５Ｓの出力側は、出力バッファ７を介してデータバス４に接続されている。
【０００８】ＡＮＤゲート８は、デコード信号TIER，ＣＰＵ１または２が出力するライト信号及びクロック信号ＣＫＢの論理積信号をマスタラッチ５Ｍにラッチ信号として出力するようになっている。スレーブラッチ５Ｓのラッチ信号には、クロック信号ＣＫＡが直接与えられている。そして、一方、ＡＮＤゲート９は、デコード信号TIER及びＣＰＵ１または２が出力するリード信号の論理積信号を出力バッファ７にイネーブル信号（レベル）として出力するようになっている。
【０００９】以上のマルチＣＰＵシステムにおいて、図６に示すタイミングチャートに従ってTIERレジスタ５にアクセスが行われた場合を説明する。尚、ＣＰＵ１及び２は、クロック信号ＣＫＡに同期して動作するようになっている。TIERレジスタ５の初期値が“００ｈ（ＨＥＸ）”であるとする。先ず、ＣＰＵ１が時刻Ｔ１においてリード・モディファイ・ライトサイクル（以下、ＲＭＷサイクルと称す）を開始し、TIERレジスタ５（スレーブラッチ５Ｓ）のデータ値を読み出してビット操作（第０ビットを“１”にセット）を行い、その操作結果のデータ値“０１ｈ”を時刻Ｔ３においてTIERレジスタ５書き込むとする。すると、マスタラッチ５Ｍには時刻Ｔ３後のクロック信号ＣＫＢのタイミングでデータが書き込まれる。
【００１０】この時、もう１つのＣＰＵ２が時刻Ｔ２においてＲＭＷサイクルを開始すると、ＣＰＵ２は、時刻Ｔ２において、その時点ではＣＰＵ０によるビット操作結果が未だ反映されていないTIERレジスタ５のデータ値“００ｈ”を読み出してビット操作（第４ビットを“１”にセット）を行い、その操作結果のデータ値“１０ｈ”を時刻Ｔ４においてTIERレジスタ５に書き込む。
【００１１】つまり、ＣＰＵ２が時刻Ｔ４においてＲＭＷサイクルを開始すれば、ＣＰＵ１は、ＣＰＵ１によるビット操作結果が反映されたTIERレジスタ５のデータ値“０１ｈ”を読み出してビット操作を行うことになり、その結果、TIERレジスタ５に書き込まれるデータ値は“１１ｈ”となるはずである。しかしながら、上記のようにＣＰＵ１によるＲＭＷサイクルの実行途中においてＣＰＵ２がサイクルを実行すると、TIERレジスタ５のデータは期待値通りにならず、以降の制御に支障を来す結果となってしまう。
【００１２】本発明は上記事情に鑑みてなされたものであり、その目的は、複数のＣＰＵが、同一のレジスタに対して夫々異なるタイミングで指定したビットのデータ値だけを変更しようとする場合でも、そのレジスタのデータ値が期待値通りになるように制御できるレジスタ制御装置、及びそのレジスタ制御装置を備えてなるマルチＣＰＵシステムを提供することにある。
【００１３】
【課題を解決するための手段】請求項１記載のレジスタ制御装置によれば、例えば、何れかのＣＰＵが、レジスタの任意のビットのデータ値を“０”にセットする場合は、その対象ビットのみを“０”にした即値データを書き込むライトサイクルを“０”セット用アドレスを出力して行うようにする。例えば、データバスサイズが８ビットであり、その第０ビットのみを“０”にセットする場合は、即値データＦＥｈを書込むライトサイクルを実行する。すると、マルチプレクサは、レジスタに対して、ＣＰＵによりデータ値が“０”にセットされたビットについてはそのデータ値“０”を出力し、それ以外のビットについては当該レジスタの保持データを出力するように選択する。
【００１４】また、何れかのＣＰＵがレジスタの任意のビットのデータ値を“１”にセットする場合は、その対象ビットのみを“１”にした即値データを書き込むライトサイクルを“１”セット用アドレスを出力して行うようにする。例えば、データバスサイズが８ビットであり、その第４ビットのみを“１”にセットする場合は、即値データ１０ｈを書込むライトサイクルを実行する。すると、マルチプレクサは、レジスタに対して、ＣＰＵによりデータ値が“１”にセットされたビットについてはそのデータ値“１”を出力し、それ以外のビットについては当該レジスタの保持データを出力するように選択する。
【００１５】即ち、レジスタの任意のビットのデータ値だけを“０”または“１”にセットする場合は、その時点でのレジスタの値を読み出さずとも、上述した特定のデータパターンにより“０”または“１”セット用アドレスに対してライトサイクルを行えば、レジスタにおける“０”または“１”のセット対象以外のビットには、当該書き込みが行われる前の状態にあるレジスタの保持データが書き込まれることになる。
【００１６】従って、ＲＭＷサイクルを行わなくともセット対象以外のビットデータを書き換えてしまうことがない。そして、従来とは異なり、ＣＰＵが変更している途中の状態にあるデータが他のＣＰＵによって読み出され、以降の制御に支障を来すような事態を防止することができるので、予めマルチＣＰＵシステムに適用することを想定した設計が行われていない複数のＣＰＵによってレジスタがアクセスされる場合でも、そのレジスタのデータ値が常に期待値通りとなるように制御することができる。また、ビット操作命令を持たない低機能のＣＰＵであっても、データ転送命令によって変更したいビットのデータ値のみを操作することが可能となる。
【００１７】請求項２記載のレジスタ制御装置によれば、マルチプレクサが、レジスタに対し、ＣＰＵの出力データを選択して出力する条件に、又は（デコード信号がレジスタ）を加える。従って、ＣＰＵは、レジスタに対してビット操作により設定を行うだけでなく、レジスタに割り当てられているアドレスを出力して通常の書き込み（即ち、全ビットの同時書き込み）を行うこともできる。
【００１８】請求項３記載のマルチＣＰＵシステムによれば、請求項１また２記載のレジスタ制御装置を備えることで、予めマルチＣＰＵシステムに適用することを想定した設計が行われていないＣＰＵを用いて、レジスタ等の周辺回路を共用するシステムを構成することが可能となる。
【００１９】
【発明の実施の形態】以下、本発明の一実施例について図１乃至図３を参照して説明する。尚、図４と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。本実施例では、２つのＣＰＵ１，２がＣＰＵ１１，１２に置き換わっている。また、アドレスバス３にはアドレスデコーダ６に代わるアドレスデコーダ１３が接続されており、データバス４には、TIERレジスタ５に代わるTIERレジスタ１４が接続されている。
【００２０】図１において、TIERレジスタ１４は、１ビット分（第ｉビット，ｉ＝０～７）に対応する構成のビットセル１４Ｂ（ｉ）を１つだけ図示しており、実際には８個のビットセル１４Ｂ（０）～１４Ｂ（７）によって構成されている。各ビットセル１４Ｂは、データバス４側から、マルチプレクサ１５のデータ選択部１５ａ，マスタラッチ１６，スレーブラッチ１７及び出力バッファ１８を直列に接続したものを中心として構成されている。出力バッファ１８の出力端子はデータバス４に接続されており、また、スレーブラッチ１７の出力端子はデータ選択部１５ａの他の入力端子に接続されている。データ選択部１５ａは、選択信号生成回路１５ｂより出力される選択信号に基づいて、２つの入力端子の内から１つを選択してマスタラッチ１６に出力するように構成されている。
【００２１】選択信号生成回路１５ｂには、アドレスデコーダ１３が出力する３つのデコード信号TIER，TIER0W，TIER1Wとデータバス４の第ｉビットデータＤ（ｉ）が与えられており、これらの入力信号に基づき、データ選択部１５ａが以下のように入力データを選択してマスタラッチ１６に出力するように内部論理が構成されている。
（デコード信号TIER）
又は｛（デコード信号TIER0W）且つ（データＤ（ｉ）が“０”）｝
又は｛（デコード信号TIER1W）且つ（データＤ（ｉ）が“１”）｝
ならば、（出力データ：データＤ（ｉ）），上記以外の条件ならば、（出力データ：スレーブラッチ１７の保持データ）選択信号生成回路１５ｂは、データ選択部１５ａに例えば上記２つの条件に対応する選択信号（例えば、前者が成立している場合はハイレベル，後者が成立してい場合るはロウレベル）を出力し、データ選択部１５ａはその選択信号に応じて２つの入力端子の内の一方を選択するようになっている。
【００２２】マスタラッチ１６のラッチ信号は、３入力のＡＮＤゲート１９によって与えられるようになっている。ＡＮＤゲート１９の入力端子には、ＣＰＵ１１または１２がライトサイクルの実行時にアクティブ（ハイ）にするライト信号と、二相クロック信号のＢ相信号ＣＫＢと、ＯＲゲート２０の出力信号とが与えられている。３入力のＯＲゲート２０には、アドレスデコーダ１３が出力する３つのデコード信号TIER，TIER0W，TIER1Wが夫々与えられている。
【００２３】また、スレーブラッチ１７のラッチ信号には、二相クロック信号のＡ相信号ＣＫＡが直接与えられており、出力バッファ１８には、ＡＮＤゲート２１の出力信号がイネーブル信号として与えられている。ＡＮＤゲート２１の入力端子には、アドレスデコーダ１３が出力するデコード信号TIERと、ＣＰＵ１１または１２のリード信号とが与えられている。
【００２４】尚、TIERレジスタ１４は、レジスタ部（レジスタ）１４ａとレジスタ制御部１４ｂとに分類される。レジスタ部１４ａは、マスタラッチ１６，スレーブラッチ１７，出力バッファ１８，及びＡＮＤゲート１９及び２１からなる部分であり、レジスタ制御部１４ｂは、マルチプレクサ１５，ＡＮＤゲート１９及びＯＲゲート２０からなる部分である。
【００２５】そして、レジスタ制御部１４ｂにアドレスデコーダ１３を加えたものが、レジスタ制御装置２２を構成している。更に、レジスタ部１４ａとレジスタ制御装置２２にＣＰＵ１１及び１２を加えたものが、マルチＣＰＵシステム２３を構成している。
【００２６】次に、本実施例の作用について図２及び図３をも参照して説明する。図２は、ＣＰＵ１１または１２がTIERレジスタ１４に対して書込み（ライトサイクル）を行う場合を示すフローチャートであり、図３は、ＣＰＵ１１または１２がTIERレジスタ１４の指定ビットに“１”をセットする場合のタイミングチャートである。
【００２７】■＜任意のデータを８ビット一括で書込む場合＞例えば、ＣＰＵ１１が、TIERレジスタ１４に任意のデータを８ビット一括で書込む場合には（ステップＳ１，「ＹＥＳ」）、通常通りTIERレジスタ１４に対してライトサイクルを行うようにする（ステップＳ２）。この場合、アドレスデコーダ１３はデコード信号TIERを出力するので、全てのビットセル１４Ｂの選択信号生成回路１５ｂがハイレベルの選択信号を出力する。従って、データ選択部１５ａは、ＣＰＵ１１がデータバス４上に出力したデータを選択してマスタラッチ１６に出力する。
【００２８】そして、ＯＲゲート２０の出力端子がハイレベルになり、クロック信号ＣＫＢの立上がりタイミングでＡＮＤゲート１９の出力端子もハイレベルとなるので、TIERレジスタ１４のマスタラッチ１６にＣＰＵ１１が出力したデータが書き込まれる。
【００２９】■＜指定ビットに“１”をセットする場合＞例えば、ＣＰＵ１１が、TIERレジスタ１４の第０ビットを“１”にセットする場合は（ステップＳ１，「ＮＯ」：ステップＳ３，「ＹＥＳ」）、“１”セット用のアドレスTIER1Wを出力して“１”セット用データの書き込みを行う（ステップＳ４）。ここで、“１”セット用データとは、“１”をセットするビットのデータ値だけを“１”にして、その他のビットのデータ値を全て“０”にしたデータである。例えば、第０ビットだけを“１”にセットする場合の“１”セット用データは、“０１ｈ”となる。
【００３０】そして、時刻Ｔ１においてアドレスTIER1Wに対する書き込みを行うと、アドレスデコーダ１３がデコード信号TIER1Wを出力するので、ＯＲゲート２０の出力端子がハイレベルになることから、クロック信号ＣＫＢの立上がりタイミングでＡＮＤゲート１９の出力端子もハイレベルとなって、TIERレジスタ１４のマスタラッチ１６にデータが書き込まれる。
【００３１】また、各ビットセル１４Ｂ（０）～１４Ｂ（７）においては、デコード信号TIER1Wが出力されているので、データバス４上にデータ値“１”が出力されているビットセル１４Ｂ（０）のデータ選択部１５ａは、選択信号生成回路１５ｂが出力する選択信号（ハイレベル）に応じてマスタラッチ１６にデータバス４（Ｄ（０））のデータ値“１”を選択して出力する。
【００３２】それ以外のビットセル１４Ｂ（１）～１４Ｂ（７）においては、選択信号生成回路１５ｂが選択信号をロウレベルにするので、データ選択部１５ａはマスタラッチ１６にスレーブラッチ１７の保持データを選択して出力する。
【００３３】即ち、ＣＰＵ１１によって“１”がセットされるビット以外のビットデータはスレーブラッチ１７の保持データが選択されて書き込まれることになる。結果として、マスタラッチ１６には、データ００ｈの第０ビットだけが“１”にセットされたデータ０１ｈが書き込まれる。そして、スレーブラッチ１７のデータは、時刻Ｔ１後のクロック信号ＣＫＡの立上がりタイミング（時刻Ｔ２）で、マスタラッチ１６に書きまれているデータと同じデータ０１ｈに更新される。
【００３４】従って、もう１つのＣＰＵ１２が時刻Ｔ２においてTIERレジスタ１４の第４ビットを“１”にするためデータ１０ｈのライトサイクルを開始したとすると、上記と同様のプロセスによって、データバス４上にデータ値“１”が出力されているビットセル１４Ｂ（４）のデータ選択部１５ａは、マスタラッチ１６にデータ値“１”を選択して出力し、それ以外のビットセル１４Ｂ（０）～１４Ｂ（３），１４Ｂ（５）～１４Ｂ（７）のデータ選択部１５ａは、マスタラッチ１６にスレーブラッチ１７の保持データ０１ｈを選択して出力する。その結果、TIERレジスタ１４のマスタラッチ１６（８ビット分）には、０１ｈデータの第４ビットを“１”に変更したデータ１１ｈが書き込まれることになる。尚、上記のプロセスを、ＣＰＵ１１と１２とのアクセス順序を入れ替えて行ったとしても、全く同様の結果になることは言うまでもない。
【００３５】■＜指定ビットに“０”をセットする場合＞また、例えば、ＣＰＵ１１が、TIERレジスタ１４の第０ビットを“０”にセットする場合には（ステップＳ３，「ＮＯ」）、“０”セット用のアドレスTIER0Wを出力して“０”セット用データの書き込みを行う。ここで、“０”セット用データとは、“０”をセットするビットのデータ値だけを“０”にして、その他のビットのデータ値を全て“１”にしたデータである。例えば、第０ビットだけを“０”にセットする場合の“０”セット用データは、“ＦＥｈ”となる。
【００３６】そして、アドレスTIER0Wに対する書き込みを行うと、アドレスデコーダ１３がデコード信号TIER0Wを出力するのでＯＲゲート２０の出力端子がハイレベルになり、クロック信号ＣＫＢの立上がりタイミングでTIERレジスタ１４のマスタラッチ１６にデータが書き込まれる。
【００３７】また、各ビットセル１４Ｂ（０）～１４Ｂ（７）においては、デコード信号TIER0Wが出力されているので、データバス４上にデータ値“０”が出力されているビットセル１４Ｂ（０）のデータ選択部１５ａは、選択信号生成回路１５ｂが出力する選択信号（ハイレベル）に応じてマスタラッチ１６にデータバス４（Ｄ（０））のデータ値“１”を選択して出力する。
【００３８】それ以外のビットセル１４Ｂ（１）～１４Ｂ（７）においては、選択信号生成回路１５ｂが選択信号をロウレベルにするので、データ選択部１５ａはマスタラッチ１６にスレーブラッチ１７の保持データを選択して出力する。
【００３９】従って、この場合も、ＣＰＵ１１によって“０”がセットされるビット以外のビットデータは、スレーブラッチ１７の保持データが選択されて書き込まれることになる。例えば、TIERレジスタ１４の初期値が７７ｈであったとすると、マスタラッチ１６には、データ７７ｈの第０ビットだけが“０”に変更されたデータ７６ｈが書き込まれる。
【００４０】■＜リードサイクルによってデータを読み出す場合＞例えば、ＣＰＵ１１が、TIERレジスタ１４のデータを単に読出す場合には、通常通りTIERレジスタ１４に対してリードサイクルを行うようにする。すると、アドレスデコーダ１３がデコード信号TIERを出力するのでＡＮＤゲート２１の出力端子がハイレベルとなる。そして、出力バッファ１８がイネーブルとなるので、スレーブラッチ１７に保持されているデータがデータバス４上に出力される。
【００４１】以上のように本実施例によれば、ＣＰＵ１１が、TIERレジスタ１４の指定ビットのデータ値を“０”にセットする場合は、その対象ビットのみを“０”にした“０”セット用データを書き込むライトサイクルを“０”セット用アドレスTIER0Wを出力して行うと、マルチプレクサ１５は、TIERレジスタ１４のマスタラッチ１６に対して、ＣＰＵ１１によりデータ値が“０”にセットされたビットについてはそのデータ値“０”を出力し、それ以外のビットについてはスレーブラッチ１７の保持データを出力するように選択する。
【００４２】また、ＣＰＵ１１がTIREレジスタ１４の指定ビットのデータ値を“１”にセットする場合は、その対象ビットのみを“１”にした“１”セット用データを書き込むライトサイクルを“１”セット用アドレスTIER1Wを出力して行うと、マルチプレクサ１５は、マスタラッチ１６に対して、データ値が“１”にセットされたビットについてはそのデータ値“１”を出力し、それ以外のビットについてはスレーブラッチ１７の保持データを出力するように選択する。
【００４３】従って、ＣＰＵ１１がＲＭＷサイクルを行わなくとも、セット対象以外のビットデータを書き換えてしまうことがない。そして、従来とは異なり、ＣＰＵ１１が変更している途中の状態にあるデータが他のＣＰＵ１２によって読み出され、以降の制御に支障を来すような事態を防止することができるので、予めマルチＣＰＵシステムに適用することを想定した設計が行われていない複数のＣＰＵ１１，１２によってTIERレジスタ１４がアクセスされる場合でも、そのTIERレジスタ１４のデータ値が常に期待値通りとなるように制御することができる。また、ビット操作命令を持たない低機能のＣＰＵ１１，１２であっても、データ転送命令によって変更したいビットのデータ値のみを操作することが可能となる。
【００４４】また、本実施例によれば、選択信号生成回路１５ｂにおいて、データ選択部１５ａが出力データにデータＤ（ｉ）を選択する条件に、“又は（デコード信号がレジスタ）”をも加えたので、ＣＰＵ１１または１２は、TIERレジスタ１４に対してビット操作により設定を行うだけでなく、TIERレジスタ１４に割り当てられているアドレスを出力して通常の任意データの書き込み（全ビットの同時書き込み）を行うこともできる。
【００４５】そして、レジスタ制御装置２２を備えたことで、予めマルチＣＰＵシステムに適用することを想定した設計が行われていないＣＰＵ１１，１２を用いても、TIERレジスタ１４等の周辺回路を共用するマルチＣＰＵシステム２３を構成することが可能となる。
【００４６】本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。単一ビットのビット操作に限ることなく、複数ビットのビット操作（所謂ビットフィールド操作）を行う場合でも、同様に適用することができる。データバスサイズは８ビットに限ることなく，４ビット，１６ビットや３２ビットでも良い。レジスタはコントロールレジスタに限らず、データレジスタでも良い。また、ダブルラッチ構成のTIERレジスタ１４に限ることなく、ＣＰＵの動作クロックに同期して動作するＤフリップフロップなどを用いてレジスタを構成しても良い。リード信号とライト信号とを、例えばハイレベルの場合にリードサイクル，ロウレベルの場合にライトサイクルであることを示す１つの信号（リード／ライト信号）にしても良い。この場合、ＡＮＤゲート２１の対応する入力端子には、インバータゲートを介してリード／ライト信号を与えたり、或いは、当該入力端子は負論理とすれば良い。
【００４７】ＣＰＵが３つ以上存在するシステムに適用しても良い。例えば、TIERレジスタ１４が指定ビットのセットのみによって設定を行うように規定されているレジスタである場合には、選択信号生成回路１７ｂにおいて、出力データにデータＤ（ｉ）を選択する条件より“又は（デコード信号TIER）”を削除しても良い。マルチＣＰＵシステム全体を、半導体基板上の集積回路装置として構成しても良いし、各個別のディスクリート素子をプリント基板に搭載した回路装置として構成しても良い。

【出願人】	【識別番号】０００００４２６０【氏名又は名称】株式会社デンソー
【出願日】	平成１２年１０月２０日（２０００．１０．２０）
【代理人】	【識別番号】１０００７１１３５【弁理士】【氏名又は名称】佐藤強
【公開番号】	特開２００２－１３２５７９（Ｐ２００２－１３２５７９Ａ）
【公開日】	平成１４年５月１０日（２００２．５．１０）
【出願番号】	特願２０００－３２１０７１（Ｐ２０００－３２１０７１）