| 【発明の名称】 |
多重可変アドレスマッピング回路 |
| 【発明者】 |
【氏名】呉 穆
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| 【要約】 |
【課題】構造性非連続アドレスマッピング処理において大量にソフト方式のアドレス演算を減少できる多重可変アドレスマッピング回路の提供。
【解決手段】アレイ中のある一つのフィールドアレイの入力ロジックアドレスと出力実体アドレスの変換を行う少なくとも一つのアドレスマッパと、実体アドレス出力にどの組のアドレスマッパーを採用するかを選択するマッパセレクタと、ベースシフトレジスタ、ロジックベースレジスタ、フィールド長レジスタ及び記録長度レジスタの内容を設定し並びにアドレスマッパ及びマッパセレクの動作を制御する制御及びインタフェース回路と、を包括する。 |
【特許請求の範囲】
【請求項１】 アレイデータ中のある一つのフィールドアレイの入力ロジックアドレスを受け取り、それを処理して出力実体アドレスとする多重可変アドレスマッピング回路において、アレイ中のある一つのフィールドアレイの入力ロジックアドレスと出力実体アドレスの変換を行う少なくとも一つのアドレスマッパを具え、該少なくとも一つのアドレスマッパが、該フィールドアレイのアドレスマッピングを要する開始実体アドレスを記録するベースシフトレジスタと、該フィールドアレイのアドレスマッピングを要する開始ロジックアドレスを記録するロジックベースレジスタと、該フィールドアレイの長さを記録するフィールド長レジスタと、該アレイの長さを記録する記録長度レジスタと、入力ロジックアドレスとロジックベースレジスタに保存したロジックベースアドレスに対して減法の演算を行う減法器と、該減法器の出力値とフィールド長レジスタが保存するフィールド長に対して除法／余数の演算を行う除法／余数ジェネレータと、該記録長度レジスタの保存するアレイ長と除法／余数ジェネレータの商数出力値に対して乗法の演算を行う乗法器と、該ベースシフトレジスタの保存する開始実体アドレス、除法／余数ジェネレータの余数出力値、及び乗法器の出力値に対して加法の演算を行い出力実体アドレスを得る加法器と、実体アドレスの出力にどのアドレスマッパを使用するかを選択するマッパセレクタと、ベースシフトレジスタ、ロジックベースレジスタ、フィールド長レジスタ及び記録長度レジスタの内容を選択し並びにアドレスマッパとマッパセレクタの動作を制御する、制御及びインタフェース回路と、を包括することを特徴とする、多重可変アドレスマッピング回路。
【請求項２】 前記アドレスマッパの個数が複数とされたことを特徴とする、請求項１に記載の多重可変アドレスマッピング回路。
【請求項３】 前記制御及びインタフェース回路が、ベースシフトレジスタ、ロジックベースレジスタ、フィールド長レジスタ及び記録長度レジスタのアドレスをデコードしアクセスを進行するための入出力デコーダを包括することを特徴とする、請求項１に記載の多重可変アドレスマッピング回路。
【請求項４】 アレイデータ中のある一つのフィールドアレイの入力ロジックアドレスを受け取り、それを処理して出力実体アドレスとする多重可変アドレスマッピング回路において、アレイ中のある一つのフィールドアレイの入力ロジックアドレスと出力実体アドレスの変換を行う少なくとも一つのアドレスマッパを具え、該少なくとも一つのアドレスマッパが、該フィールドアレイのアドレスマッピングを要する開始実体アドレスを記録するベースシフトレジスタと、該フィールドアレイのアドレスマッピングを要する開始ロジックアドレスを記録するロジックベースレジスタと、該フィールドアレイの長さを記録するフィールド長レジスタと、該アレイの長さを記録する記録長度レジスタと、減法器の出力値とフィールド長レジスタが保存するフィールド長に対して除法／余数の演算を行う除法／余数ジェネレータと、該記録長度レジスタの保存するアレイ長と除法／余数ジェネレータの商数出力値に対して乗法の演算を行う乗法器と、該ベースシフトレジスタの保存する開始実体アドレス、除法／余数ジェネレータの余数出力値、及び乗法器の出力値に対して加法の演算を行い出力実体アドレスを得る加法器と、実体アドレスの出力にどのアドレスマッパを使用するかを選択するマッパセレクタと、ベースシフトレジスタ、ロジックベースレジスタ、フィールド長レジスタ及び記録長度レジスタの内容を選択し並びにアドレスマッパとマッパセレクタの動作を制御する、制御及びインタフェース回路と、を包括することを特徴とする、多重可変アドレスマッピング回路。
【請求項５】 前記アドレスマッパの個数が複数とされたことを特徴とする、請求項４に記載の多重可変アドレスマッピング回路。
【請求項６】 前記制御及びインタフェース回路が、ベースシフトレジスタ、ロジックベースレジスタ、フィールド長レジスタ及び記録長度レジスタのアドレスをデコードしアクセスを進行するための入出力デコーダを包括することを特徴とする、請求項４に記載の多重可変アドレスマッピング回路。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は一種のアドレスマッピング処理の回路に係り、特に、構造性が非連続のアドレスのマッピング処理において大量にソフト方式のアドレス演算を減少できる多重可変アドレスマッピング回路に関する。
【０００２】
【従来の技術】現在、プロセッサのメモリ或いは周辺機器に対するアクセスには、いずれも単一の固定アドレスマッピングアクセス方式が採用され、ハードウエア回路設計時に、メモリ或いは周辺機器のアクセスアドレスを固定する。ある回路はアドレスデコード時に不完全デコードテクニックを採用し、ただ一部のアドレス線をデコードして、同じ周辺機器或いはメモリを異なるアドレスに対応させている。しかしこのテクニックによると、異なるアドレスのデータ配列方式が却って同じとなった。
【０００３】ある嵌入式ＣＰＵ（Ｅｍｂｅｄｄｅｄ ＣＰＵ）は、アドレスデコード回路をプロセッサ内にビルドインし、プログラム設定方式を用い、連接するメモリ或いは周辺機器のアドレスを指定するが、しかしそのアクセスはいずれも連続アドレス空間とされる。
【０００４】周知の技術は、構造性非連続のアドレスマッピングの処理に対して、ソフトウエア方式のアドレス演算処理を行い、このため大量にソフトウエア方式のアドレス演算が増加し、アレイデータなどの経常的な処理に対して、プロセッサの負荷が増加した。
【０００５】
【発明が解決しようとする課題】本発明の主要な目的は一種の多重可変アドレスマッピング回路を提供し、それにより構造性非連続データを処理する時に、ハードウエアのアドレスマッピング回路を従来の大量のソフトウエアアドレス演算に代えられるようにすることにある。
【０００６】本発明の次の目的は一種の多重可変アドレスマッピング回路を提供し、それによりプログラムの可移植性（Ｐｏｒｔａｂｉｌｉｔｙ）を増加し、実体アドレスをロジックアドレスにマッピングし、プログラマーがメインシステムプログラムを設計する時に直接ロジックアドレスを採用し、僅かに初期設定時にアドレスマッピング回路のマッピング関数を設定するだけで、速やかにプログムを異なるプラットホーム設備に移植できるようにすることにある。
【０００７】本発明のさらにもう一つの目的は、多重可変アドレスマッピング回路のアドレスマッピング回路内に、複数のレジスタを設けて、レジスタ内の内容を改変してマッピング関数を改変できるようにすることにある。
【０００８】
【課題を解決するための手段】請求項１の発明は、アレイデータ中のある一つのフィールドアレイの入力ロジックアドレスを受け取り、それを処理して出力実体アドレスとする多重可変アドレスマッピング回路において、アレイ中のある一つのフィールドアレイの入力ロジックアドレスと出力実体アドレスの変換を行う少なくとも一つのアドレスマッパを具え、該少なくとも一つのアドレスマッパが、該フィールドアレイのアドレスマッピングを要する開始実体アドレスを記録するベースシフトレジスタと、該フィールドアレイのアドレスマッピングを要する開始ロジックアドレスを記録するロジックベースレジスタと、該フィールドアレイの長さを記録するフィールド長レジスタと、該アレイの長さを記録する記録長度レジスタと、入力ロジックアドレスとロジックベースレジスタに保存したロジックベースアドレスに対して減法の演算を行う減法器と、該減法器の出力値とフィールド長レジスタが保存するフィールド長に対して除法／余数の演算を行う除法／余数ジェネレータと、該記録長度レジスタの保存するアレイ長と除法／余数ジェネレータの商数出力値に対して乗法の演算を行う乗法器と、該ベースシフトレジスタの保存する開始実体アドレス、除法／余数ジェネレータの余数出力値、及び乗法器の出力値に対して加法の演算を行い出力実体アドレスを得る加法器と、実体アドレスの出力にどのアドレスマッパを使用するかを選択するマッパセレクタと、ベースシフトレジスタ、ロジックベースレジスタ、フィールド長レジスタ及び記録長度レジスタの内容を選択し並びにアドレスマッパとマッパセレクタの動作を制御する、制御及びインタフェース回路と、を包括することを特徴とする、多重可変アドレスマッピング回路としている。請求項２の発明は、前記アドレスマッパの個数が複数とされたことを特徴とする、請求項１に記載の多重可変アドレスマッピング回路としている。請求項３の発明は、前記制御及びインタフェース回路が、ベースシフトレジスタ、ロジックベースレジスタ、フィールド長レジスタ及び記録長度レジスタのアドレスをデコードしアクセスを進行するための入出力デコーダを包括することを特徴とする、請求項１に記載の多重可変アドレスマッピング回路としている。請求項４の発明は、アレイデータ中のある一つのフィールドアレイの入力ロジックアドレスを受け取り、それを処理して出力実体アドレスとする多重可変アドレスマッピング回路において、アレイ中のある一つのフィールドアレイの入力ロジックアドレスと出力実体アドレスの変換を行う少なくとも一つのアドレスマッパを具え、該少なくとも一つのアドレスマッパが、該フィールドアレイのアドレスマッピングを要する開始実体アドレスを記録するベースシフトレジスタと、該フィールドアレイのアドレスマッピングを要する開始ロジックアドレスを記録するロジックベースレジスタと、該フィールドアレイの長さを記録するフィールド長レジスタと、該アレイの長さを記録する記録長度レジスタと、減法器の出力値とフィールド長レジスタが保存するフィールド長に対して除法／余数の演算を行う除法／余数ジェネレータと、該記録長度レジスタの保存するアレイ長と除法／余数ジェネレータの商数出力値に対して乗法の演算を行う乗法器と、該ベースシフトレジスタの保存する開始実体アドレス、除法／余数ジェネレータの余数出力値、及び乗法器の出力値に対して加法の演算を行い出力実体アドレスを得る加法器と、実体アドレスの出力にどのアドレスマッパを使用するかを選択するマッパセレクタと、ベースシフトレジスタ、ロジックベースレジスタ、フィールド長レジスタ及び記録長度レジスタの内容を選択し並びにアドレスマッパとマッパセレクタの動作を制御する、制御及びインタフェース回路と、を包括することを特徴とする、多重可変アドレスマッピング回路としている。請求項５の発明は、前記アドレスマッパの個数が複数とされたことを特徴とする、請求項４に記載の多重可変アドレスマッピング回路としている。請求項６の発明は、前記制御及びインタフェース回路が、ベースシフトレジスタ、ロジックベースレジスタ、フィールド長レジスタ及び記録長度レジスタのアドレスをデコードしアクセスを進行するための入出力デコーダを包括することを特徴とする、請求項４に記載の多重可変アドレスマッピング回路としている。
【０００９】
【発明の実施の形態】本発明の多重可変アドレスマッピング回路は、アレイ中のある一つのフィールドアレイの入力ロジックアドレスと出力実体アドレスの変換を行う少なくとも一つのアドレスマッパと、実体アドレス出力にどの組のアドレスマッパを採用するかを選択するマッパセレクタと、ベースシフトレジスタ、ロジックベースレジスタ、フィールド長レジスタ及び記録長度レジスタの内容を設定し並びにアドレスマッパ及びマッパセレクの動作を制御する制御及びインタフェース回路と、を包括する。
【００１０】そのうちアドレスマッパはベースシフトレジスタ、ロジックベースレジスタ、フィールド長レジスタ、記録長度レジスタ、減法器、除法／余数ジェネレータ、乗法器、及び加法器を包括する。
【００１１】
【実施例】図１は本発明の多重可変アドレスマッピング回路１０のブロック図である。多重可変アドレスマッピング回路１０に関して説明すると、入力ロジックアドレス５１はコンピュータのプロセッサ或いはロジカルアドレスバス９３が認定したアドレスであり、出力実体アドレス５２は、多重可変アドレスマッピング回路１０が入力ロジックアドレス５１を変換した後のアドレスであり、出力実体アドレス５２は真正のメモリ９１或いは入出力設備９２に送られるアドレス信号である。入力ロジックアドレス５１と出力実体アドレス５２の対応関係は可変的であり、且つ連続或いは非連続の対応関係たりうる。図１に示される実施例では、５組のアドレスマッパ２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅがあり、各一つのアドレスマッパ２０はいずれも個別にマッピング方式を設定でき、虚偽の入力ロジックアドレス５１を出力実体アドレス５２にマッピングする。仮に出力実体アドレス５２、例えば、４０００，４００８，４０１６，４０２４，４０３２，・・・が、ロジックアドレス０、１、２、３、４、５，・・・に対応するとすると、アドレスマッパ２０ａを以下のように設定できる。
アドレスマッパ２０ａ： ＰＡ＝Ｆ１（ＬＡ），Ｆ１（ｘ）＝４０００＋（ｘ）* ８並びにマッパセレクタ３０を、ＣＳ０がアドレスマッパ２０ａを採用したと設定し、プロセッサが入力ロジックアドレス５１即ち０，１，２，３，・・・にアクセスする時、実際に出力実体アドレス５２即ち４０００，４００８，４０１６，・・・のデータにアクセスする。
【００１２】メモリ９１或いは入出力設備９２は、多種のロジックアドレス（或いは仮想アドレスと称する）と実体アドレスの対応関係を有しうる。即ち多重アドレス機能であり、各一種類のアドレスのアドレシング方式はいずれも異なる。図１に示されるように、外部のプロセッサのアドレスバス９３（即ちＬｏｇｉｃａｌ Ａｄｄｒ．ｂｕｓ；ＬＡ）が多重可変アドレスマッピング回路１０の三組のアドレスマッパ２０ａ、２０ｂ、２０ｃを透過し、三種類の異なるアドレスマッピング方式を以て、メモリの実体アドレス（Ｐｈｙｓｉｃａｌ Ａｄｄｒｅｓｓ，ＰＡ）に変換し、メモリデータにアクセスする。入出力設備９２は二組のアドレスマッパ２０ｄ，２０ｅを使用する。
アドレスマッパ２０ａ： ＰＡ＝Ｆ１（ＬＡ）
アドレスマッパ２０ｂ： ＰＡ＝Ｆ２（ＬＡ）
アドレスマッパ２０ｃ： ＰＡ＝ＬＡＦ１、Ｆ２は異なるマッピング関数で、アドレスマッパ２０ｃは即ちいかなる変換も行わない。
【００１３】異なるマッピング関数設定により、メモリ９１を入出力設備９２のアドレス範囲にマッピングするか、或いは入出力設備９２をメモリ９１の範囲にマッピングすることができる。
【００１４】使用者はアドレス区域対応方式を採用して、異なるアドレス空間を異なるマッパにマッピングすることができ、例えば、アドレス００００−３ｆｆｆは自動的にアドレスマッパ２０ａを使用し、４０００−ＢＦＦＦはいかなるマッピングも行わず、Ｃ０００−ＤＦＦＦはアドレスマッパ２０ｂを使用し、Ｆ０００−ＦＦＦＦはアドレスマッパ２０ｃを使用する、というマッピングが行える。
【００１５】以上のようなロジックアドレスと実体アドレスの変換は、ハードウエア回路の利用により完成し、大量のソフトウエア演算及びアクセス時間を節約できる。例えば、構造性が非連続のデータを処理する時、ハードウエアのアドレスマッピング回路を採用することで周知の大量のソフトウエアによるアドレス演算に代えることができる。仮に４０００，４００８，４０１６，４０２４，４０３２，・・・アドレス内のデータにアクセスしたいならば、以下に例示する簡単なアドレス変換関数を使用する。即ち、Ｆ１（ｘ）＝４０００＋（ｘ）* ８【００１６】ソフトウエアでアドレス計算する時、一回の乗法或いはシフト演算及び一回の加法演算が必要である。８０×８６の組合せ言語を以て一次アクセス時に必要な命令を説明すると、以下のようになる。
ＭＯＶ ＢＸ，ｘＳＨＬ ＢＸ，３ ； Ｍｕｌｔｉｐｌｙ ８ＡＤＤ ＢＸ，４０００ＭＯＶ ＡＸ，〔ＢＸ〕
【００１７】もし関数がさらに複雑であると、必要な演算もさらに多くなる。もし本発明の技術方式でアクセスすると、アドレスマッパ設定後に、僅かに以下の命令により完成することができる。
ＭＯＶ ＢＸ，ｘＭＯＶ ＡＸ，〔ＢＸ〕
【００１８】もし、比較的複雑な方式であり、例えば、２０アドレス毎に三つのアドレスの内容データを取る場合も、この回路を利用してアクセスを完成できる。回路（ｌｏｏｐ）を使用して大量のデータにアクセスする時、大量の時間を節約できる。
【００１９】このほか、本発明はプログラムの可移植性（Ｐｏｒｔａｂｉｌｉｔｙ）を増加することができる。なぜなら実体アドレスをロジックアドレスにマッピングでき、プログラマーがメインシステムプログラム設計時に直接ロジックアドレスを採用するのに、僅かに初期設定時にアドレスマッピング回路のマッピング関数を設定するだけで、速やかにプログムを異なるプラットホーム設備に移植できるためである。
【００２０】本発明の技術の特徴を説明するため、図２の、本発明をアレイ中データアクセスに応用した例を参照する。例えば表Ａ（ＴａｂｌｅＡ）の姓名Ａ（ＮａｍｅＡ）のフィールドのデータを取り出して表Ｂ（ＴａｂｌｅＢ）の顧客Ｂ（ＣｕｓｔｏｍＢ）のフィールドに入れる場合を以下に説明する。アドレス４０００ｈ部分には、一組のマルチフィールドデータ（表Ａ；ＴａｂｌｅＡ）があり、ＴａｂｌｅＡは三組のフィールドを有し、フィールド名称及びフィールド長はそれぞれＮｏＡが４バイトを、姓名Ａが１６バイトを、ＮＩＤＡが８バイトを占める。このほか、アドレス６０００ｈ部分にはもう一組のマルチフィールドデータ（表Ｂ；ＴａｂｌｅＢ）があり、ＴａｂｌｅＢは二つのフィールドを有し、ＳＩＤＢは４バイトを、顧客Ｂは１６バイトを有する。
姓名Ａ開始アドレス： ４０００ｈ＋４＋（１Ｃｈ* ｉ），ｉ＝０，１，２，・・・（ｉは列数を代表する），各姓名Ａ開始アドレスは４００４ｈ，４０２０ｈ，４０３ｃｈ，４０５８ｈ，・・・とされる。
顧客Ｂ開始アドレス： ６０００ｈ＋４＋（１４ｈ* ｊ），ｊ＝０，１，２，・・・（ｊは列数を代表する），各顧客Ｂ開始アドレスは６００４ｈ，６０１８ｈ，６０２ｃｈ，６０４０ｈ，・・・とされる。
各一つの表中の任意の一つのフィールドの開始アドレスとフィールド幅は、以下の公式を用いて表示できる。
Ａｄｄｒ ｓｔａｒｔ＝Ｂａｓｅ＋ＦｉｅｌｄＯｆｆｓｅｔ＋ｎ* ＲｅｃｏｒｄＬｅｎ＝（Ｂａｓｅ＋ＦｉｅｌｄＯｆｆｓｅｔ）＋ｎ* ＲｅｃｏｒｄＬｅｎ各変数は以下のとおり：Ｂａｓｅ： 表開始アドレス、例えば表Ａなら４０００ｈであり、表Ｂなら６０００ｈである。
ＦｉｅｌｄＯｆｆｓｅｔ： フィールドの各筆データ中の移植値である。
表Ａと表Ｂの各フィールドは以下のように移動する。
ＮｏＡ：０，姓名Ａ：４，ＮＩＤＡ：１４ｈＳＩＤＢ：０，顧客Ｂ：４ＲｅｃｏｒｄＬｅｎ： 各筆データ長であり、表Ａでは１Ｃｈ，表Ｂでは１４ｈである。もし、全てのフィールドデータのアドレスに連続データを以てアクセスしたいなら、公式は以下のように改修する。
公式１：Ｓ〔ｘ〕＝（Ｂａｓｅ＋ＦｉｅｌｄＯｆｆｓｅｔ）＋ＩＮＴ（ｘ／ＦｉｅｌｄＬｅｎ）* ＲｅｃｏｒｄＬｅｎ＋（ｘ ｍｏｄ ＦｉｅｌｄＬｅｎ）
そのうち、ｘはデータのロジックアレイＳ中の移動値である。
ＦｉｅｌｄＬｅｎ：フィールド幅。各フィールドのＦｉｅｌｄＬｅｎは以下のとおりである：ＮｏＡ：４，姓名Ａ、１０ｈ，ＮＩＤＡ：８ＳＩＤＢ：４，顧客Ｂ：１０ｈ今仮に、表Ａがｎ個のデータを有するとして、周知のソフトウエア方式によりこのフィールドを複製すると、プログラム仮想コード式は以下のようになる：【数１】
以上のプログラム中、下線をひいたプログラムコード部分は、もしハードウエアで計算すると、我々は上述のｆｏｒ回路プログラム・・・・・・を簡単にすることができ、ｐｔｒＡ＝ＶｂａｓｅＡ；／／ ＶｂａｓｅＡはＮａｍｅＡフィールドのロジック開始アドレスｐｔｒＢ＝ＶｂａｓｅＢ；／／ ＶｂａｓｅＢはＣｕｓｔｏｍＢフィールドのロジック開始アドレスｃｏｕｔ＝ｎ* ＦｉｅｌｄＬｅｎ（ＮａｍｅＡ）；
ｆｏｒ（ｘ＝０；ｘ＜ｃｏｕｎｔ；ｘ++）
｛ * ｐｔｒＢ＋＋＝* ｐｔｒＡ＋＋｝
【００２１】本発明はハードウエア方式を採用し、この快速演算の目的を達成し、本発明は非連続性のアレイデータアクセスに相当に有用である。上述の例の目的を達成するためのアドレスマッパ２０のブロック実施例図が図３であり、該アドレスマッパ２０のブロック図が代表する公式は上述の公式１を参照されたい。
前述の公式１：Ｓ〔ｘ〕＝（Ｂａｓｅ＋ＦｉｅｌｄＯｆｆｓｅｔ）＋ＩＮＴ（ｘ／ＦｉｅｌｄＬｅｎ）* ＲｅｃｏｒｄＬｅｎ＋（ｘ ｍｏｄ ＦｉｅｌｄＬｅｎ）
ｘはデータがある一つのロジックアレイＳ（例えば表Ａの姓名Ａフィールドアレイ）中の移動値で、これによりアレイインデックスとすることができる。ｓ〔ｘ〕は出力実体アドレス５２とされる。ロジックアレイＳの入力ロジックアドレス５１はＳＢａｓｅ＋ｘで表示され、そのうちＳｂａｓｅは該フィールドアレイのアドレスマッピングの開始ロジックアドレスを代表し、よってｘは計算で出され、即ちｘ＝入力ロジックアドレス５１−Ｓｂａｓｅである。
【００２２】アドレスマッパ２０は以下のレジスタにより相関関数を保存する。ベースシフトレジスタ２１は、該フィールドアレイが行うアドレスマッピングの開始実体アドレス、即ち、Ｂａｓｅ＋ＦｉｅｌｄＯｆｆｓｅｔ値、上述の実施例では４０００ｈ＋４＝４００４ｈを記録する。ロジックベースレジスタ２２。このレジスタは、該フィールドアレイが行うアドレスマッピングの開始ロジックアドレス、即ち、Ｓｂａｓｅ、例えばＣ０００ｈ或いは０（進入するアドレス線が完全なアドレス線Ｃ０００ｈか或いは僅かに低レベルアドレス部分かによって定められる）を記録する。もしロジックアドレスアレイ開始アドレスが００００より開始されるか或いは取り入れる有効低レベルアドレスが０である時（これは例えばロジックアドレス開始アドレスがＣ０００ｈであるが、ただし、ただ低レベルの１２条のアドレス線だけ使用するため、送り込まれるアドレスが０００とされる場合である）、回路上にはロジックベースレジスタ２２及び減法器２５を設けなくともよい。フィールド長レジスタ２３。このレジスタは、このアレイの長度、即ちＦｉｅｌｄＬｅｎ値、上述の実施例では１０ｈを記録する。記録長度レジスタ２４。このレジスタは、該アレイの長度、即ちＲｅｃｏｒｄＬｅｎ値、以上の実施例では１Ｃｈを記録する。
【００２３】アドレスマッパ２０は以下の数学演算器を以て完成する。即ち、減法器２５は、入力ロジックアドレス５１とロジックベースレジスタ２２に保存したロジックベースアドレスに対して減法の演算を行い、即ちアレイインデックスｘ＝入力ロジックアドレス５１−Ｓｂａｓｅを求める。例えば、入力ロジックアドレス５１がＣ００４ｈであれば、即ち、ｘ＝Ｃ００４ｈ−Ｃ０００ｈ＝４となる。除法／余数ジェネレータ２６は、減法器２５の出力値とフィールド長レジスタ２３が保存するフィールド長に対して除法／余数の演算を行い、即ち、ＩＮＴ（ｘ／ＦｉｅｌｄＬｅｎ）商数の値、及び、（ｘ ｍｏｄ ＦｉｅｌｄＬｅｎ）余数の値を求める。例えばｘ＝１２ｈであれば、求める商数の値＝１で、余数の値＝２である。乗法器２７は、記録長度レジスタ２４の保存するアレイ長と除法／余数ジェネレータ２６の商数出力値に対して乗法の演算を行い、即ちＩＮＴ（ｘ／ＦｉｅｌｄＬｅｎ）* ＲｅｃｏｒｄＬｅｎの値を求める。例えばｘ＝１２ｈであれば、求める商数の値＝１で、乗法器出力＝１Ｃｈとなる。加法器２８は、ベースシフトレジスタ２１の保存する開始実体アドレス、除法／余数ジェネレータ２６の余数出力値、及び乗法器２７の出力値に対して加法の演算を行い出力実体アドレス５２を得る。即ち、入力ロジックアドレス５１はＣ０１２ｈ、出力実体アドレス５２は４０２２ｈである。
【００２４】以上から分かるように、ただ一つのロジックアドレスを送り込むだけで、回路が対応する実体アドレスを出力する。このロジックアドレス範囲内にあって、プロセッサがデータに連続アクセス或いは随意アクセスする。即ち、複雑なソフトウエアアドレス演算を必要としない。並びにベースシフトレジスタ２１、ロジックベースレジスタ２２、フィールド長レジスタ２３及び記録長度レジスタ２４の内容を改変するだけで、マッピング関数を改変できる。
【００２５】上述の図２の実施例にあって、表Ａの姓名Ａフィールドの実体アドレスを求め、及び表Ｂの顧客Ｂフィールドの実体アドレスを求める必要があるため、二つのアドレスマッパ２０を利用するのが最も望ましい。
【００２６】図４はマッパセレクタ３０の回路ブロック図である。その主要な機能は、アドレスバンクデコーダ３１を透過してバンクアドレス（Ｂａｎｋ Ａｄｄｒｅｓｓ；即ち入力ロジックアドレス５１の高レベルアドレス線）をデコードし、デコード結果とバンクマスクレジスタ３３（Ｂａｎｋ Ｍａｓｋ Ｒｅｓｉｓｔｅｒ）の内容に基づき、選択使用するアドレスマッパ２０を決定することにある。その回路について以下に説明する。バンクアドレスをアドレスバンクデコーダ３１でデコードする。Ｘ0 からＸm は異なるデコード範囲を示す。例えば、００００−０ｆｆｆにデコードされればＸ0 を１とし、Ｘ1 からＸm は即ち０となる。１０００−１ｆｆｆであれば、Ｘ1 を１とし、その他は０とし、以上を以て類推する。これらの結果が多組のＯＲゲートマスク回路３２（ＭＡＳＫ ＯＲ）に送られる。この回路はバンクマスクレジスタ３３の内容を先にアドレスバンクデコーダ３１の出力と対応するビットとロジックＡＮＤ演算し、さらに、一緒に出力してＯＲ演算する。これはどのバンクデコードアドレスをＺへの出力とするかを制御するのに用いられる。もしバンクマスクレジスタ３３のＹ0 ，Ｙ1 及びＹ2 を１と設け、Ｙ3 からＹm を０と設けると、これはＸ0 ，Ｘ1 ，Ｘ2 の三つのアドレスデコード範囲が有効であって、残りは無効であることを表示する。一旦、アドレス範囲がＸ0 ，Ｘ1 ，Ｘ2 のうち任意の一つの範囲に落ちつくと、Ｚ出力は１となり、そうでなければ０となる。ＯＲゲートマスク回路３２は図５に示されるとおりである。各アドレスマッパ２０は、一つのバンクマスクレジスタ３３と一つのＯＲゲートマスク回路３２を有しうる。もし三つのアドレスマッパ２０があれば、三つのバンクマスクレジスタ３３と三つのＯＲゲートマスク回路３２がある。
【００２７】各組のＯＲゲートマスク回路３２の出力は優先権エンコーダ３４で送られ、それは優先権の方式でエンコードし、例えばＺ2 の出力が１であり、その他の入力が０であれば、即ち優先権エンコーダ３４の出力は２となる。もし二組以上の入力が同時に１であれば、即ち優先順序に照らしてエンコード出力する。
【００２８】マルチプレクサ３５は、優先権エンコーダ３４の出力に基づき、選択使用するアドレスマッパ２０を決定し、そのアドレスマッパの実体マッピングアドレスを出力する。
【００２９】優先権エンコーダ３４の出力が０の時、出力するアドレスは入力するアドレスとなり、回路はアドレスマッピング変換を行わない。
【００３０】図６は本発明の制御及びインタフェース回路４０のブロック実施例図である。制御及びインタフェース回路４０は、アドレスマッパ２０及びマッパセレクタ３０の内部のレジスタのデータの設定とアクセスに用いられる。入出力デコーダ４１は、各レジスタのアドレスのデコードに用いられる。データバッファ４２は外界データバス９４のデータのレジスタに保存させるか、或いはレジスタデータを外界データバス９４に送る。
【００３１】なお、以上の説明は本発明の実施例に関するものであり、本発明の請求範囲を限定するものではなく、本発明の技術の属する分野における通常の知識を有する者が本発明に基づきなしうる改変或いは修飾は、いずれも本発明の請求範囲に属するものとする。
【００３２】
【発明の効果】本発明は一種の多重可変アドレスマッピング回路を提供し、それにより構造性非連続データを処理する時に、ハードウエアのアドレスマッピング回路を従来の大量のソフトウエアアドレス演算に代えられるようにしている。
【００３３】本発明は一種の多重可変アドレスマッピング回路を提供し、それによりプログラムの可移植性（Ｐｏｒｔａｂｉｌｉｔｙ）を増加し、実体アドレスをロジックアドレスにマッピングし、プログラマーがメインシステムプログラムを設計する時に直接ロジックアドレスを採用し、僅かに初期設定時にアドレスマッピング回路のマッピング関数を設定するだけで、速やかにプログムを異なるプラットホーム設備に移植できるようにしている。
【００３４】本発明は多重可変アドレスマッピング回路のアドレスマッピング回路内に、複数のレジスタを設けて、レジスタ内の内容を改変してマッピング関数を改変できるようにしている。
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| 【出願人】 |
【識別番号】５９９０６０４３４
【氏名又は名称】財團法人資訊工業策進會
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| 【出願日】 |
平成１２年１０月１６日（２０００．１０．１６） |
| 【代理人】 |
【識別番号】１０００８２３０４
【弁理士】
【氏名又は名称】竹本 松司 （外５名）
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| 【公開番号】 |
特開２００２−１３２５７６（Ｐ２００２−１３２５７６Ａ） |
| 【公開日】 |
平成１４年５月１０日（２００２．５．１０） |
| 【出願番号】 |
特願２０００−３１４６０５（Ｐ２０００−３１４６０５） |
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