携帯電話

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【発明の名称】	携帯電話
【発明者】	【氏名】福住知也
【要約】	【課題】セクタデータ構造を有するフラッシュメモリを備えた携帯電話を提供する。【解決手段】フラッシュメモリ３はセクタデータ構造を有し、セクタ単位でユーザデータＵＤ及びファームウェアＦＷを格納する。ユーザデータ・バッファ４Ａ及びファームウェア・バッファ４Ｂはランダムアクセス可能なメモリである。バッファ４Ａ，４Ｂはメモリ３から転送されたユーザデータＵＤ及びファームウェアＦＷを各々の認識番号と共に格納する。ＣＰＵ１によるバッファ４Ｂ内の検索の結果、ユーザが入力した操作の実行に必要なファームウェアＦＷがバッファ４Ｂ内に存在しない場合、ＣＰＵ１はシーケンサ２を制御してシーケンサ２にメモリ３からバッファ４Ｂへ必要なファームウェアＦＷを転送させる。ＣＰＵ１はバッファ４Ｂ内のファームウェアＦＷを利用して上記操作内容を実行する。ＣＰＵ１はファームウェアＦＷと同様にしてユーザデータＵＤをも利用する。

【特許請求の範囲】
【請求項１】制御部と、前記制御部がアクセス可能に設けられた、ランダムアクセス可能な第１半導体メモリと、前記第１半導体メモリに接続された、フラッシュメモリから成る第２半導体メモリと、前記第２半導体メモリと前記制御部との間に介在して前記第２半導体メモリと前記制御部とを接続し、前記制御部からの制御指示に基づいて前記第１半導体メモリ及び前記第２半導体メモリを制御するメモリ制御部とを備え、前記第２半導体メモリは、複数のセクタを含んで成ると共にセクタ単位で記憶内容を格納するセクタデータ構造を有しており、前記メモリ制御部は、前記制御部からの前記制御指示に基づいて前記第１半導体メモリ及び前記第２半導体メモリを制御して、前記複数のセクタの内の所定のセクタに格納された所定の記憶内容を前記第１半導体メモリへ転送し格納する転送処理を実行することを特徴とする、携帯電話。
【請求項２】請求項１に記載の携帯電話であって、前記所定の記憶内容は所定の認識番号を有しており、前記第１半導体メモリは前記所定の記憶内容及び前記所定の認識番号を格納することを特徴とする、携帯電話。
【請求項３】請求項１に記載の携帯電話であって、前記制御部は、前記メモリ制御部に前記制御指示を与える前に、前記第１半導体メモリ内に前記所定の記憶内容が格納されているか否かを検索することを特徴とする、携帯電話。
【請求項４】請求項２に記載の携帯電話であって、前記制御部は、前記メモリ制御部に前記制御指示を与える前に、前記第１半導体メモリ内に前記所定の認識番号が格納されているか否かを検索することを特徴とする、携帯電話。
【請求項５】請求項１乃至４のいずれかに記載の携帯電話であって、前記第１半導体メモリは、前記複数のセクタの内の少なくとも２つ分以上の容量を有することを特徴とする、携帯電話。
【請求項６】請求項１乃至５のいずれかに記載の携帯電話であって、前記メモリ制御部は、前記制御部が前記制御指示を書き込むためのレジスタを有しており、前記転送処理の終了後に前記レジスタの値をリセットすることを特徴とする、携帯電話。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は携帯電話に関し、特に携帯電話のメモリシステムにセクタデータ構造を有する半導体メモリを適用する技術に関する。
【０００２】
【従来の技術】近年、携帯電話の多機能化が進み、ユーザデータやファームウェアがますます大容量化していく傾向にある。従来の携帯電話ではこれらのデータ等はランダムアクセス可能なフラッシュメモリ、例えばＤＩＮＯＲ（divided bit line ＮＯＲ）型フラッシュメモリ内に格納されている。
【０００３】図１６に一般的なＤＩＮＯＲ型１６Ｍビットフラッシュメモリ２００の模式的なブロック図を示す。図１６に示すように、フラッシュメモリ２００は、メモリセルアレイ２１２と、Ｘ－デコーダ２１１と、Ｙ－デコーダ２０７と、Ｙ－ゲート／センスアンプ２０８と、コマンドユーザインタフェース（コマンドユーザＩ／Ｆ）２０１と、ライトステートマシン２２１と、ステータス／ＩＤレジスタ２２２と、マルチプレクサ２０３と、入出力バッファ２２０とを備える。なお、ライトステートマシンは内部書き込みを制御し、ステータス／ＩＤレジスタは内部書き込みのＰａｓｓ／Ｆａｉｌ及びデバイスＩＤを保持する。更に、フラッシュメモリ２００は、Ｙ－デコーダ２０７に接続されたアドレス端子Ａ０～Ａ７と、Ｘ－デコーダ２１１に接続されたアドレス端子Ａ８～Ａ２０と、コマンドユーザインタフェース２０１に接続された端子ＣＥ＃，ＯＥ＃，ＷＥ＃，ＷＰ，ＲＰ＃と、ライトステートマシン２２１に接続された端子ＲＹ／ＢＹ＃と、入出力バッファ２２０に接続されたデータ出力端子Ｄ０～Ｄ７とを備える。
【０００４】フラッシュメモリ２００ではメモリセルアレイ２１２内の記憶内容は以下のようにして読み出される。まず、端子ＣＥ＃，ＯＥ＃を”Ｌ”に設定すると共に端子ＷＥ＃を”Ｈ”に設定し、かかる値をコマンドユーザインタフェース２０１を介してライトステートマシン２２１へ入力する。このとき、アドレス端子Ａ０～Ａ２０を介してＸ－デコーダ２１１及びＹ－デコーダ２０７へアドレス信号を入力する。これらの信号に基づいてライトステートマシン２２１，Ｘ－デコーダ２１１，Ｙ－デコーダ２０７及びＹ－ゲート／センスアンプ２０８が動作し、所望のアドレスのデータがマルチプレクサ２０３を介して入出力バッファ２２０へ読み出される。これにより、データ出力端子Ｄ０～Ｄ７に記憶内容が出力される。
【０００５】
【発明が解決しようとする課題】上述のランダムアクセス可能なフラッシュメモリは更なる大容量化が難しく、ますます大容量化していくユーザデータやファームウェアに対応することが困難になりつつある。
【０００６】かかる問題点を解決しうる一つの手段として、ランダムアクセス可能なフラッシュメモリに変えて、セクタデータ構造を有するフラッシュメモリを用いることが考えられる。このフラッシュメモリは、ランダムアクセス可能なフラッシュメモリと比較すると大容量化に優れている。
【０００７】かかるフラッシュメモリの読み出しアクセス（リードアクセス）方法はランダムアクセス可能なフラッシュメモリのそれとは異なる。具体的には、セクタデータ構造を有するフラッシュメモリでは、記憶内容の読み出しはセクタ単位で行われる。また、読み出しのためのコマンド（リードコマンド）及びセクタアドレスを順次に（時系列に）入力することにより、セクタ内にある記憶内容がシリアルに読み出される。
【０００８】このため、読み出しアクセス方法に相違に起因して、ランダムアクセス可能なフラッシュメモリをセクタデータ構造を有するフラッシュメモリにそのまま置き換えることはできないという問題点がある。
【０００９】更に、セクタデータ構造を有するフラッシュメモリでは読み出しの際にセクタアドレスを入力してから読み出し（シリアルリード）が可能となるまでに待ち時間（リードアクセス待ち時間）がある。一般的にこの待ち時間はランダムアクセス可能なフラッシュメモリに比較して長いという問題点もある。
【００１０】これらの問題点が、従来の携帯電話に、セクタデータ構造を有するフラッシュメモリを搭載することを困難にしている。
【００１１】本発明はかかる点に鑑みてなされたものであり、セクタデータ構造を有する半導体メモリを備えた携帯電話を提供することを目的とする。
【００１２】
【課題を解決するための手段】（１）請求項１に記載の携帯電話は、制御部と、前記制御部がアクセス可能に設けられた、ランダムアクセス可能な第１半導体メモリと、前記第１半導体メモリに接続された、フラッシュメモリから成る第２半導体メモリと、前記第２半導体メモリと前記制御部との間に介在して前記第２半導体メモリと前記制御部とを接続し、前記制御部からの制御指示に基づいて前記第１半導体メモリ及び前記第２半導体メモリを制御するメモリ制御部とを備え、前記第２半導体メモリは、複数のセクタを含んで成ると共にセクタ単位で記憶内容を格納するセクタデータ構造を有しており、前記メモリ制御部は、前記制御部からの前記制御指示に基づいて前記第１半導体メモリ及び前記第２半導体メモリを制御して、前記複数のセクタの内の所定のセクタに格納された所定の記憶内容を前記第１半導体メモリへ転送し格納する転送処理を実行することを特徴とする。
【００１３】（２）請求項２に記載の携帯電話は、請求項１に記載の携帯電話であって、前記所定の記憶内容は所定の認識番号を有しており、前記第１半導体メモリは前記所定の記憶内容及び前記所定の認識番号を格納することを特徴とする。
【００１４】（３）請求項３に記載の携帯電話は、請求項１に記載の携帯電話であって、前記制御部は、前記メモリ制御部に前記制御指示を与える前に、前記第１半導体メモリ内に前記所定の記憶内容が格納されているか否かを検索することを特徴とする。
【００１５】（４）請求項４に記載の携帯電話は、請求項２に記載の携帯電話であって、前記制御部は、前記メモリ制御部に前記制御指示を与える前に、前記第１半導体メモリ内に前記所定の認識番号が格納されているか否かを検索することを特徴とする。
【００１６】（５）請求項５に記載の携帯電話は、請求項１乃至４のいずれかに記載の携帯電話であって、前記第１半導体メモリは、前記複数のセクタの内の少なくとも２つ分以上の容量を有することを特徴とする。
【００１７】（６）請求項６に記載の携帯電話は、請求項１乃至５のいずれかに記載の携帯電話であって、前記メモリ制御部は、前記制御部が前記制御指示を書き込むためのレジスタを有しており、前記転送処理の終了後に前記レジスタの値をリセットすることを特徴とする。
【００１８】
【発明の実施の形態】＜実施の形態１＞図１に実施の形態１に係る携帯電話５１の模式的なブロック図を示す。図１に示すように、携帯電話５１は互いに接続された入出力部３０及び主回路部３１を備えている。
【００１９】入出力部３０は音声や各種データや操作情報等をユーザが入力するための構成、例えばマイクロフォンやテン・キー等を有する。更に、入出力部３０は、通話音声等を出力するための構成、例えばスピーカやオーディオ出力端子等を有すると共に、各種情報等を表示するための構成、例えば液晶ディスプレイ等を有する。また、入出力部３０は上述のマイクロフォン等のための動作回路や信号処理回路等を含む。
【００２０】図１に示すように、主回路部３１は、ユーザインタフェース２０，ＣＰＵ（ないしは制御部）１，ＤＩＮＯＲ型フラッシュメモリ１５，フラッシュメモリ（ないしは第２半導体メモリ）３，フラッシュシーケンサ（ないしはメモリ制御部）２及びバッファ（ないしは第１半導体メモリ）４を備えている。なお、以下の説明では、ユーザインタフェース及びフラッシュシーケンサをそれぞれ単に「インタフェース」及び「シーケンサ」とも呼ぶ。また、ユーザインタフェースを図中では「Ｉ／Ｆ」と記す。
【００２１】インタフェース２０を介して入出力部３０とＣＰＵ１とが接続されており、インタフェース２０は入出力部３０とＣＰＵ１との間でのアクセスを制御する。
【００２２】ＣＰＵ１は携帯電話５１内の各種処理及び制御を実行する。ＣＰＵ１の具体的な動作は後に詳述する。なお、ＣＰＵ１は入出力部３０や後述のその他の回路をも制御可能であるが、図面の煩雑化を避けるため図１中ではこれらの制御系の図示化を省略している。
【００２３】ＤＩＮＯＲ型フラッシュメモリ１５はＣＰＵ１が実行する各種動作の手順（以下「ファームウェア」とも呼ぶ）を格納しており、ＣＰＵ１がアクセス可能に設けられている。
【００２４】携帯電話５１のフラッシュメモリ３はシーケンサ２を介してＣＰＵ１と接続されており、シーケンサ２からの制御信号Ｓ２３によって制御される。また、フラッシュメモリ３はバッファ４（詳細には後述のユーザデータ・バッファ４Ａ）と接続されており、バッファ４との間で記憶内容及び後述の認識番号を転送可能に設けられている。このとき、フラッシュメモリ３とバッファ４との間での記憶内容等の転送は互いに直接に、換言すればシーケンサ２を通すことなく行うことができる。携帯電話５１ではフラッシュメモリ３は電話帳等の（１又は複数の）ユーザデータ（ないしは記憶内容）ＵＤを格納している。なお、フラッシュメモリ３はデータを書き換え可能なメモリなので、ユーザデータＵＤを追加・変更可能である。
【００２５】特に、フラッシュメモリ３はセクタデータ構造を有する。即ち、フラッシュメモリ３は複数のセクタを含んで成り、セクタ単位で記憶内容（ここではユーザデータＵＤ）を格納する。フラッシュメモリ３では記憶内容の読み出しはセクタ単位で行われる。また、読み出しのためのコマンド（リードコマンド）及びセクタアドレスを順次に（時系列に）入力することにより、セクタ内にある記憶内容がシリアルに読み出される。
【００２６】ここで、図２にセクタデータ構造を有するフラッシュメモリ３の一例として、ＡＮＤ型２５６Ｍビットフラッシュメモリ１００の模式的なブロック図を示し、これを説明する。
【００２７】フラッシュメモリ１００の電源端子Ｖｃｃ及び接地端子ＧＮＤにはそれぞれ電源電位及び接地電位が与えられる。フラッシュメモリ１００の備える制御信号バッファ１０１には各種の制御信号が入力され、これらを一時的に保持する。制御信号バッファ１０１は、端子ＣＥ＃，ＯＥ＃，ＷＥ＃，ＳＣ，ＲＥＳ＃，ＣＤＥ＃を介して、それぞれチップイネーブル信号，アウトプットイネーブル信号，ライトイネーブル信号，シリアルクロック信号，リセット信号，コマンドイネーブル信号を入力する。ここでは末尾に＃が付く名前の端子に与えられる制御信号は、ローアクティブである。これらの制御信号はフラッシュメモリ１００に備えられるリード／プログラム／イレーズ制御部１０２に与えられる。フラッシュメモリ１００はセクタデータ構造を有しており、シリアルクロック信号に同期しつつ、データが端子ＤＱ０～ＤＱ７を入出力する。
【００２８】更に、フラッシュメモリ１００は、マルチプレクサ１０３，データ入力用バッファ１０４，入力データ制御部１０５及びデータ出力用バッファ１０９を備えている。マルチプレクサ１０３はデータ入力バッファ１０４へデータを出力し、データ出力用バッファ１０９からデータを受信する。入力データ制御部１０５は後述するＹ－ゲート１０８へのデータの入力を制御する。また、いずれもフラッシュメモリ１００に備えられるセクタアドレスバッファ１１０及びＹ－アドレスカウンタ１０６に対しても、マルチプレクサ１０３はそれぞれＸ－アドレス及びＹ－アドレスに関する情報を出力する。
【００２９】マルチプレクサ１０３，データ入力用バッファ１０４，入力データ制御部１０５，Ｙ－アドレスカウンタ１０６及びデータ出力用バッファ１０９はいずれもリード／プログラム／イレーズ制御部１０２から制御を受けて動作する。また、リード／プログラム／イレーズ制御部１０２は各部の動作状態に応じ、フラッシュメモリ１００がビジー状態にあるか否かを示すビジー／レディ信号を端子Ｒ／Ｂ＃に出力する。
【００３０】更に、フラッシュメモリ１００は、Ｘ－デコーダ１１１及びＹ－デコーダ１０７を備え、これらはそれぞれセクタアドレスバッファ１１０及びＹ－アドレスカウンタ１０６からＸ－アドレス及びＹ－アドレスを受信し、デコードを行う。
【００３１】フラッシュメモリ１００はフラッシュメモリセルが配列されたメモリマトリックス１１２と、セクタ単位でデータを記憶するデータレジスタ１１３とを更に備えており、例えばメモリマトリックス１１２とデータレジスタ１１３とは同数設けられる。そしてデータレジスタ１１３及びＹ－ゲート１０８を介して、メモリマトリックス１１２へのデータの入出力が行われる。
【００３２】特に、携帯電話５１では各ユーザデータＵＤにそれぞれ異なる認識番号Ｎが付加されており、フラッシュメモリ３はユーザデータＵＤ及びそれの認識番号Ｎを同じセクタ内に格納している。なお、このとき、認識番号ＮはユーザデータＵＤが格納されているセクタに付されていると捉えることも可能である。
【００３３】ここで、図３に携帯電話５１のフラッシュメモリ３の１つのセクタ３Ｓ内のデータ構造を説明するための模式図を示す。図３に示すように、フラッシュメモリ３のセクタ３Ｓのアドレス0x000～0x82FにはユーザデータＵＤが格納され、アドレス0x830～0x83Fにはそれの認識番号Ｎが格納される。なお、アドレス表記中の”ｘ”は任意の１６進数を示す。認識番号を格納する領域（上記アドレス0x830～0x83Fにあたる）として例えばフラッシュメモリが一般的に有する冗長部を利用することができる。
【００３４】また、図４にユーザデータＵＤと認識番号Ｎとの対応の一例を示す。図４に示すように、例えば、電話帳データＩ，音楽データＩ及び音楽データＩＩの各認識番号Ｎとして”0x8EE3F138”，”0x8EE3FD38”及び”0x8EE3FE38”が付与されている。このような対応付けはＤＩＮＯＲ型フラッシュメモリ１５内のファームウェアＦＷ中に記述されており、ＣＰＵ１はそのファームウェアＦＷを利用することによりユーザデータＵＤと認識番号Ｎとの対応付けを知ることができる。
【００３５】なお、１つのセクタの容量よりも大きいユーザデータＵＤは、複数に分割されて複数のセクタに格納される。このとき、分割された各データはそれぞれが新たなユーザデータＵＤと捉えることができ、分割された各データにそれぞれ認識番号が付与される。
【００３６】携帯電話５１のバッファ４は一般的なランダムアクセス可能な揮発性メモリ、例えばＤＲＡＭ（dynamic random access memory）やＳＲＡＭ（static ＲＡＭ）等から成る。特に、バッファ４はユーザデータ格納用のバッファメモリ（以下「ユーザデータ・バッファ」とも呼ぶ）４Ａを含む。なお、ここでは、ＣＰＵ１のための作業領域を与えるＲＡＭないしは半導体メモリ（いわゆるワークメモリ；図示せず）内の所定の領域を、バッファ４として用いる。また、ユーザデータ・バッファ４Ａはフラッシュメモリ３の１つのセクタと同じ容量を有しており、フラッシュメモリ３のセクタ３Ｓと同様のデータ構造（図３参照）で以てユーザデータＵＤ及びそれの認識番号Ｎを格納する。
【００３７】ユーザデータ・バッファ４ＡはＣＰＵ１が直接、アクセス可能に設けられており、ＣＰＵ１はユーザデータ・バッファ４Ａ内の記憶内容（即ちユーザデータＵＤ）を利用することができる。また、上述のように、ユーザデータ・バッファ４Ａはフラッシュメモリ３と接続されており、フラッシュメモリ３と間で直接、記憶内容等を転送可能に設けられている。また、バッファ４（ここではユーザデータ・バッファ４Ａ）はシーケンサ２からの制御信号Ｓ２４Ａによって制御される。
【００３８】シーケンサ２は、ＣＰＵ１からの制御信号（ないしは制御指示）Ｓ１を受信し、この制御信号Ｓ１に基づいて制御信号Ｓ２３，Ｓ２４Ａを生成する。そして、当該制御信号Ｓ２３，Ｓ２４Ａで以てフラッシュメモリ３及びバッファ４を制御する。
【００３９】詳細には、シーケンサ２は例えば１６ビット（ｂｉｔ０～ｂｉｔ１５）の動作状態レジスタ（以下、単に「レジスタ」とも呼ぶ）２Ａを備えており、ＣＰＵ１はこのレジスタ２Ａに制御信号Ｓ１を書き込む。ここで、図５にレジスタ２Ａの模式図を示す。ＣＰＵ１はレジスタ２Ａのビット２～ビット１５（以下「ＦＭＰＳＮ」と呼ぶ）に、フラッシュメモリ３のセクタの内で所望の（所定の）ユーザデータＵＤが格納されているセクタの物理セクタアドレスを書き込む。更に、ＣＰＵ１はレジスタ２Ａのビット０に”１”を書き込む（設定する）。なお、レジスタ２Ａのビット０は、シーケンサ２に転送処理の開始指示を与えるビット（以下「ＳｅｑＦＥｘｅ」と呼ぶ）である。即ち、制御信号Ｓ１は所望のセクタの物理セクタアドレス及び転送処理の開始指示に関する情報を含む。なお、レジスタ２Ａのビット１は無効ビットである。
【００４０】レジスタ２Ａに書き込まれた制御信号Ｓ１に基づいてシーケンサ２は制御信号Ｓ２３，Ｓ２４Ａを生成・出力する。シーケンサ２は制御信号Ｓ２３，Ｓ２４Ａで以てフラッシュメモリ３及びバッファ４を制御して、ＦＭＳＰＮに書き込まれた物理セクタアドレスのセクタ内の所定のユーザデータＵＤをユーザデータ・バッファ４Ａへ転送し、格納する（コピーする）。このとき、シーケンサ２は、転送対象のユーザデータＵＤと共にこれの認識番号Ｎをも転送し（従って、１セクタ内の全ての内容を転送し）、ユーザデータ・バッファ４Ａ内に格納する（コピーする）。
【００４１】ユーザデータＵＤ及び認識番号Ｎの転送処理中、レジスタ２ＡのＳｅｑＦＥｘｅの値は“１”に保持され、転送処理（より具体的には１セクタ分の転送）の終了後、シーケンサ２が”０”にクリアする（リセットする）。
【００４２】なお、図１中への図示化は省略するが、主回路部３１はその他の回路、例えば電話機能を担う回路等を含んでいる。例えば、アンテナ，当該アンテナを介して音声信号や各種のデータ信号を送受信する高周波回路，高周波回路に接続されて基本周波数における変調等の処理を行うベースバンド処理回路，音声信号の符号化／復号化及び受信データ信号の伸長処理等を行う信号処理部等を含んでいる。
【００４３】次に、携帯電話５１の（ここでは図１に図示した要素の）より具体的な動作ないしは処理の一例として処理ＳＴ１００を、図６及び図７に示すフローチャートを参照しつつ説明する。なお、図６及び図７は結合子Ｊ１，Ｊ２，Ｊ３で繋がる。ＣＰＵ１はＤＩＮＯＲ型フラッシュメモリ１５内のファームウェアに従って処理ＳＴ１００を実行する。ここでは、説明の都合上、任意のユーザデータＵＤ及びそれの認識番号Ｎが既にユーザデータ・バッファ４Ａ内に格納されているものとする。
【００４４】まず、ユーザが入出力部３０を介して携帯電話５１を操作すると、ＣＰＵ１はインタフェース２０を介してその操作内容を信号Ｓ２０として受け取る（ステップＳＴ１０１）。次に、ＣＰＵ１は上記操作内容の実行にユーザデータＵＤが必要か否かを判定する（ステップＳＴ１０２）。ステップＳＴ１０２においてユーザデータＵＤが必要ではないと判定した場合、ＣＰＵ１の処理はステップＳＴ１０８へ移行して上記操作内容を実行する。
【００４５】これに対して、ステップＳＴ１０２においてユーザデータＵＤが必要であると判定した場合、ＣＰＵ１はユーザデータ・バッファ４Ａ（従ってバッファ４）内を検索し（ステップＳＴ１０３）、ユーザデータ・バッファ４Ａ内に所望の（所定の）ユーザデータＵＤが格納されているか否かを判定する（ステップＳＴ１０４）。詳細には、ステップＳＴ１０３，ＳＴ１０４において、ＣＰＵ１は、ユーザデータ・バッファ４Ａから認識番号Ｎを読み出し、読み出した認識番号Ｎが所望のユーザデータＵＤの認識番号Ｎと一致するか否かを判定する。
【００４６】ステップＳＴ１０４において両認識番号Ｎが一致し、ユーザデータ・バッファ４Ａ内に所望のユーザデータＵＤが存在すると判定した場合、ＣＰＵ１の処理はステップＳＴ１０７へ移行する。そして、ステップＳＴ１０７において、ＣＰＵ１はユーザデータ・バッファ４Ａ内のユーザデータＵＤを用いて上記操作内容を実行する。
【００４７】他方、ステップＳＴ１０４において両認識番号Ｎが一致せず、ユーザデータ・バッファ４Ａ内に所望のユーザデータＵＤが存在しないと判定した場合、ＣＰＵ１は以下のステップＳＴ１０５，ＳＴ１０６を実行する。
【００４８】まず、ＣＰＵ１は、ステップＳＴ１０５において、操作内容に基づく制御信号Ｓ１を生成し、シーケンサ２へ出力する。具体的には、上述のように、レジスタ２ＡのＦＭＰＳＮに所望のユーザデータＵＤが格納されているセクタの物理セクタアドレスを書き込むと共に、レジスタ２ＡのＳｅｑＦＥｘｅに“１”を書き込む。これにより、シーケンサ２は所望のユーザデータＵＤ及びそれの認識番号Ｎをフラッシュメモリ３からユーザデータ・バッファ４Ａへ転送し始める。そして、転送処理中、ＣＰＵ１はＳｅｑＦＥｘｅの値をポーリングし続け（監視し続け）、ＳｅｑＦＥｘｅの値が”０”になるのを待つ（ステップＳＴ１０６）。
【００４９】そして、ＳｅｑＦＥｘｅの値が”０”になったならば、ＣＰＵ１の処理は上述のステップＳＴ１０７へ移行し、ユーザデータ・バッファ４Ａに転送された所望のユーザデータＵＤを用いて上記操作内容を実行する。
【００５０】携帯電話５１によれば以下の効果が得られる。
【００５１】まず、シーケンサ２はＣＰＵ１の制御指示Ｓ１により、フラッシュメモリ３内の所定のユーザデータＵＤをバッファ４（具体的にはユーザデータ・バッファ４Ａ）へ転送して格納する。これにより、ＣＰＵ１はフラッシュメモリ３ではなくバッファ４にアクセスすることによって所定のユーザデータＵＤを利用することができる。このため、フラッシュメモリ３とバッファ４（又はユーザデータ・バッファ４Ａ）とのアクセス方法の相違を吸収することができ、ＣＰＵ１は２種類のアクセス方法を使う又使い分ける必要がない。その結果、大容量化に適した、セクタデータ構造を有するフラッシュメモリ３を携帯電話５１に搭載することにより、容易に携帯電話全体のメモリ容量を増大することができる。
【００５２】更に、ユーザデータＵＤには認識番号Ｎが付与されており、バッファ４内にはユーザデータＵＤと共にそれの認識番号Ｎが格納される。これにより、認識番号Ｎによってバッファ４内に格納されているユーザデータＵＤを特定することができる。このとき、ＣＰＵ１は、シーケンサ２に制御指示Ｓ１を与える前に、バッファ４内を検索して、所定の（所望の）ユーザデータＵＤがバッファ４内に格納されているか否かを判定する。その結果、ユーザデータＵＤの不要なないしは重複した転送処理を防ぐことができる。
【００５３】このとき、バッファ４内に所定のユーザデータＵＤが格納されている場合、ＣＰＵ１は、シーケンサ２に転送処理を指示することなく、バッファ４にアクセスして所定のユーザデータＵＤを利用することができる。従って、フラッシュメモリ３からバッファ４への転送処理にかかる時間を省いて、より高速な処理を実現できる。
【００５４】このとき、ユーザデータＵＤを成す詳細なデータは認識番号Ｎによってセクタ単位で集合的に特定される。このため、ＣＰＵ１はバッファ４内の全体を（即ちセクタと同容量のユーザデータＵＤの詳細な内容を）細かに把握する必要が無く、ステップＳＴＳＴ１０３，ＳＴ１０４においてもバッファ４内全体を細かに検索する必要が無い。
【００５５】また、ＣＰＵ１は、シーケンサ２のレジスタ２Ａの値（ＳｅｑＦＥｘｅの値）がリセットされることを以て、転送処理の終了を知ることができる。これにより、ＣＰＵ１は、所定のユーザデータＵＤがバッファ４において利用可能な状態にあることを適切に知ることができる。
【００５６】＜実施の形態２＞図８に実施の形態２に係る携帯電話５２の模式的なブロック図を示す。なお、以下の説明では既述の構成要素と同等のものには同一の符号を付して、その詳細な説明を援用する。
【００５７】図８に示すように、携帯電話５２は互いに接続された入出力部３０及び主回路部３２を備えている。主回路部３２は基本的には既述の主回路部３１（図１参照）と同様の構成を有しており、以下では主回路部３１との相違点を中心に説明する。
【００５８】まず、主回路部３２は、ＤＩＮＯＲ型フラッシュメモリ１５（図１参照）に変えて、小容量の不揮発性のＲＯＭ（read only memory）１６を備えている。ＲＯＭ１６には、携帯電話５２の電源が投入された際に使用されるファームウェア等が格納されている。
【００５９】更に、携帯電話５２ではフラッシュメモリ３に（それぞれ１又は複数の）ユーザデータＵＤ及びファームウェア（ないしは記憶内容）ＦＷがセクタ単位で格納されている。なお、フラッシュメモリ３はデータを書き換え可能なメモリなので、ファームウェアＦＷを追加・変更可能である。特に、携帯電話５２では各ユーザデータＵＤ及び各ファームウェアＦＷにそれぞれ異なる認識番号Ｎが付加されており、フラッシュメモリ３はユーザデータＵＤ及びファームウェアＦＷをそれの認識番号Ｎと共に同じセクタ内に格納している。
【００６０】ここで、図９に携帯電話５２のフラッシュメモリ３の１つのセクタ３Ｓ内のデータ構造を説明するための模式図を示す。図９に示すように、携帯電話５２ではフラッシュメモリ３のセクタ３Ｓのアドレス0x000～0x82FにはユーザデータＵＤ又はファームウェアＦＷが格納される。なお、実施の形態１と同様に（図３参照）、セクタ３Ｓのアドレス0x830～0x83Fには、格納しているユーザデータＵＤ又はファームウェアＦＷの認識番号Ｎが格納される。
【００６１】また、図１０にユーザデータＵＤ及びファームウェアＦＷと認識番号Ｎとの対応の一例を示す。図１０に示すように、例えば、ユーザの操作”電話帳検索”に関するファームウェアＦＷ，ユーザの操作”ホームページ検索”に関するファームウェアＦＷ及び電源投入直後の基本ファームウェアＦＷの各認識番号Ｎとして”0x8EE3F138”，”0x8EE3F238”及び”0x8EE3F338”が付与されている。また、電話帳データＩ及び音楽データＩＩの各認識番号Ｎとして”0x8EE3F148”及び”0x8EE3FE38”が付与されている。実施の形態１と同様に、このような対応付けはＲＯＭ１６内のファームウェアＦＷ中に記述されている。
【００６２】なお、１つのセクタの容量よりも大きいファームウェアＦＷは複数のファームウェアＦＷの集まりと捉えられる。即ち、上記大きなファームウェアＦＷをそれぞれが１セクタの容量以下の大きさの複数のファームウェアＦＷに分割することが可能である。このとき、分割された各ファームウェアＦＷにそれぞれ認識番号が付与される。
【００６３】特に、携帯電話５２のバッファ（ないしは第１半導体メモリ）４は、既述のユーザデータ・バッファ４Ａに加えて、ファームウェア格納用のバッファ（以下、「ファームウェア・バッファ」とも呼ぶ）４Ｂを含む。ファームウェア・バッファ４Ｂは、ユーザデータ・バッファ４Ａと同様に、一般的なランダムアクセス可能な揮発性メモリ、例えばＤＲＡＭやＳＲＡＭ等から成る。ここでは、実施の形態１と同様に、いわゆるワークメモリ内の所定の領域を、バッファ４として、即ち、ユーザデータ・バッファ４Ａ及びファームウェア・バッファ４Ｂとして用いる。ファームウェア・バッファ４Ｂはフラッシュメモリ３の１つセクタと同じ容量を有しており、フラッシュメモリ３のセクタ３Ｓと同様のデータ構造（図９参照）で以てファームウェアＦＷ及びそれの認識番号Ｎを格納する。
【００６４】ファームウェア・バッファ４Ｂは、ユーザデータ・バッファ４Ａと同様に設けられている。即ち、ファームウェア・バッファ４ＢはＣＰＵ１がアクセス可能に設けられており、ＣＰＵ１はファームウェア・バッファ４Ｂ内の記憶内容（即ちファームウェアＦＷ）を利用することができる。また、ファームウェア・バッファ４Ｂはフラッシュメモリ３と接続されており、フラッシュメモリ３と間で直接、ファームウェアＦＷ及び認識番号Ｎを転送可能に設けられている。
【００６５】バッファ４がファームウェア・バッファ４Ｂを含むことにより、携帯電話５２のシーケンサ２は、既述の実施の形態１の動作に加えて、ファームウェア・バッファ４Ｂをも制御する。具体的には、シーケンサ２はＣＰＵ１からの制御信号Ｓ１に基づいて制御信号Ｓ２４Ａと同様の制御信号Ｓ２４Ｂを生成し、当該制御信号Ｓ２４Ｂで以てファームウェア・バッファ４Ｂを制御する。
【００６６】また、携帯電話５２のシーケンサ２は図１１に示す構成の動作状態レジスタ２Ｂを備えている。レジスタ２Ｂは既述のレジスタ２Ａ（図５参照）と同様にＦＭＰＳＮ及びＳｅｑＦＥｘｅを有すると共に、レジスタ２Ｂではビット１をバッファ指定用のビット（以下「ＢｆＮｕｍ」と呼ぶ）として用いる。ＢｆＮｕｍの値はＣＰＵ１によって制御され、ＢｆＮｕｍの値に従ってシーケンサ２が動作する。
【００６７】具体的には、ＣＰＵ１がＢｆＮｕｍに”０”を書き込む（設定する）ことにより、シーケンサ２はフラッシュメモリ３内のユーザデータＵＤをユーザデータ・バッファ４Ａへ転送する。これに対して、ＣＰＵ１がＢｆＮｕｍに”１”を書き込むことにより、シーケンサ２はフラッシュメモリ３内のファームウェアＦＷをファームウェア・バッファ４Ｂへ転送する。このとき、シーケンサ２は、転送対象のユーザデータＵＤ又はファームウェアＦＷと共にそれの認識番号Ｎをもユーザデータ・バッファ４Ａ又はファームウェア・バッファ４Ｂへ転送し格納する。
【００６８】なお、主回路部３２のその他の構成は既述の主回路部３１（図１参照）と同様である。
【００６９】次に、携帯電話５２の（ここでは図８に図示した要素の）より具体的な動作ないしは処理の一例として処理ＳＴ２００を、図１２に示すフローチャートを参照しつつ説明する。なお、処理ＳＴ２００は、携帯電話５２の電源を投入してからユーザが実際に操作できるようになるまでの処理にあたり、ＣＰＵ１はＲＯＭ１６内のファームウェアに従って処理ＳＴ２００を実行する。なお、電源投入直後においては揮発性のユーザデータ・バッファ４Ａ及びファームウェア・バッファ４Ｂ内は空であり、又、インタフェース２０はハードウェア的に使用不可状態にある。
【００７０】携帯電話５２の電源が投入された後、ＣＰＵ１は制御信号Ｓ１を生成し、シーケンサ２へ出力する。具体的には、レジスタ２ＢのＦＭＰＳＮに、電源投入後の基本のファームウェアＦＷが格納されているセクタの物理セクタアドレスを書き込み、レジスタ２ＢのＢｆＮｕｍに“１”を又ＳｅｑＦＥｘｅに“１”を書き込む（設定する）ことにより、シーケンサ２を動作させる（ステップＳＴ２０１）。これにより、シーケンサ２は上述のファームウェアＦＷ及びそれの認識番号Ｎをフラッシュメモリ３からファームウェア・バッファ４Ｂへ転送し始める。
【００７１】そして、転送処理中、ＣＰＵ１はＳｅｑＦＥｘｅの値をポーリングし続け、ＳｅｑＦＥｘｅの値が”０”になるのを待つ（ステップＳＴ２０２）。ＳｅｑＦＥｘｅ＝”０”になったならば、ＣＰＵ１の処理手順をＲＯＭ１６内のファームウェアＦＷからファームウェア・バッファ４Ｂ内に転送されたファームウェアＦＷに切り替える（ステップＳＴ２０３）。
【００７２】その後、ＣＰＵ１はＲＯＭ１１６内又はファームウェア・バッファ４Ｂ内のファームウェアＦＷに従ってインタフェース２０を開放する。
【００７３】次に、携帯電話５２のより具体的な動作ないしは処理の他の一例として処理ＳＴ３００を、図１３及び図１４に示すフローチャートを参照しつつ説明する。処理ＳＴ３００は、ユーザが携帯電話５２を操作した場合の処理にあたる。なお、図１３及び図１４は結合子Ｊ４，Ｊ５で繋がる。ここでは、実施の形態１と同様に、任意のユーザデータＵＤ及びそれの認識番号Ｎが既にユーザデータ・バッファ４Ａ内に格納されているものとする。同様に、ファームウェア・バッファ４Ｂ内にも任意のファームウェアＦＷ及びそれの認識番号Ｎが既に格納されているものとする。
【００７４】まず、既述のステップＳＴ１０１（図６参照）と同様にして、ＣＰＵ１はインタフェース２０を介して操作内容を信号Ｓ２０として受け取る（ステップＳＴ３０１）。次に、ＣＰＵ１はファームウェア・バッファ４Ｂ（従ってバッファ４）内を検索し（ステップＳＴ３０２）、ファームウェア・バッファ４Ｂ内に、上記操作内容の実行に必要な所定のファームウェアＦＷが格納されているか否かを判定する（ステップＳＴ３０３）。詳細には、ステップＳＴ３０２，ＳＴ３０３において、ＣＰＵ１は、ファームウェア・バッファ４Ｂから認識番号Ｎを読み出し、読み出した認識番号Ｎが所望の（所定の）ファームウェアＦＷの認識番号Ｎと一致するか否かを判定する。
【００７５】ステップＳＴ３０３において両認識番号Ｎが一致し、ファームウェア・バッファ４Ｂ内に所望のファームウェアＦＷが存在すると判定した場合、ＣＰＵ１の処理は後述のステップＳＴ４００へ移行する。
【００７６】他方、ステップＳＴ３０３において両認識番号Ｎが一致せず、ファームウェア・バッファ４Ｂ内に所望のファームウェアＦＷが存在しないと判定した場合、ＣＰＵ１は以下のステップＳＴ３０４，ＳＴ３０５を実行する。
【００７７】まず、ＣＰＵ１は、ステップＳＴ３０４において、操作内容に基づく制御信号Ｓ１を生成し、シーケンサ２へ出力する。具体的には、レジスタ２ＢのＦＭＰＳＮに所望のファームウェアＦＷが格納されているセクタの物理セクタアドレスを書き込むと共に、ＢｆＮｕｍに“１”を又ＳｅｑＦＥｘｅに“１”を書き込む。これにより、シーケンサ２は所望のファームウェアＦＷ及びそれの認識番号Ｎをフラッシュメモリ３からファームウェア・バッファ４Ｂへの転送し始める。そして、ＣＰＵ１は、転送処理中、ＳｅｑＦＥｘｅの値をポーリングし続け、ＳｅｑＦＥｘｅの値が”０”になるのを待つ（ステップＳＴ３０５）。
【００７８】そして、ＳｅｑＦＥｘｅの値が”０”になったならば、ＣＰＵ１はユーザデータＵＤに関する処理ＳＴ４００を実行する。ここで、処理ＳＴ４００を図１５のフローチャートを参照しつつ説明する。
【００７９】処理ＳＴ４００では、まず、既述のステップＳＴ１０２～ＳＴ１０４（図６参照）と同様のステップＳＴ４０１～ＳＴ４０３を実行する。即ち、ステップＳＴ４０１において、ＣＰＵ１は上記操作内容の実行にユーザデータＵＤが必要か否かを判定する。そして、ステップＳＴ４０１においてユーザデータＵＤが必要であると判定した場合、ＣＰＵ１はユーザデータ・バッファ４Ａ（従ってバッファ４）内を検索し（ステップＳＴ４０２）、ユーザデータ・バッファ４Ａ内に所望のユーザデータＵＤが格納されているかを判定する（ステップＳＴ４０３）。
【００８０】なお、ステップＳＴ４０３においてユーザデータ・バッファ４Ａ内に所望のユーザデータＵＤが存在すると判定した場合、及び、上述のステップＳＴ４０１においてユーザデータＵＤが必要ではないと判定した場合、ＣＰＵ１はユーザデータＵＤに関する処理ＳＴ４００を終了して、後述のステップＳＴ３０６（図１４参照）へ移行する。
【００８１】他方、ステップＳＴ４０３においてユーザデータ・バッファ４Ａ内に所望のユーザデータＵＤが存在しないと判定した場合、ＣＰＵ１は既述のステップＳＴ１０５，ＳＴ１０６（図７参照）と同様のステップＳＴ４０４，ＳＴ４０５を実行する。
【００８２】このとき、ステップＳＴ４０４において、ＣＰＵ１は操作内容に基づく制御信号Ｓ１を生成し、シーケンサ２へ出力する。具体的には、上述のように、レジスタ２ＢのＦＭＰＳＮに所望のユーザデータＵＤが格納されているセクタの物理セクタアドレスを書き込むと共に、ＢｆＮｕｍに“０”を又ＳｅｑＦＥｘｅに“１”を書き込む。これにより、フラッシュメモリ３内に格納されている所望のユーザデータＵＤ及びそれの認識番号Ｎがユーザデータ・バッファ４Ａへ転送される。
【００８３】そして、ＣＰＵ１はステップＳＴ４０５においてＳｅｑＦＥｘｅの値が”０”になるのを確認した後、処理ステップＳＴ４００を終了して後述のステップＳＴ３０６（図１４参照）を実行する。
【００８４】図１４に戻り、処理ステップＳＴ４００が終了すると、ＣＰＵ１はファームウェア・バッファ４Ｂ内のファームウェアＦＷに従ってユーザの操作内容を実行する（ステップＳＴ３０６）。この際、ステップＳＴ３０６は既述のステップＳＴ１０７又はＳＴ１０８（図７参照）にあたる。即ち、操作内容に上述の所望のユーザデータＵＤが必要な場合、既述のステップＳＴ１０７と同様にＣＰＵ１はユーザデータ・バッファ４Ａ内に格納されたユーザデータＵＤを用いて上記操作内容を実行する。
【００８５】携帯電話５２によれば、携帯電話５１が奏する既述の効果に加えて、以下の効果を得ることができる。即ち、バッファ４はユーザデータ・バッファ４Ａ及びファームウェア・バッファ４Ｂを含むので、バッファ４Ａ，４Ｂに相当のバッファを１つだけ含む場合とは異なり、ユーザデータＵＤ及びファームウェアＦＷを並行してないしは同時に利用することができる。このため、上述の相当のバッファへユーザデータＵＤ及びファームウェアＦＷを順次に転送する場合とは異なり、ＣＰＵ１は処理途中において転送処理のための割り込み処理をする必要が無くなる。
【００８６】かかる効果は、バッファ４がフラッシュメモリ３の少なくとも２つ以上のセクタ分の容量を有することにより得られる。かかる点に鑑みれば、携帯電話５２においてユーザデータ・バッファ４Ａ及び／又はファームウェア・バッファ４Ｂがそれぞれ２つのセクタ分以上の容量を有することにより、上述の効果をより顕著に得ることができる。なお、かかる場合、バッファ４内の領域の管理は例えばシーケンサ２が行う。また、既述の携帯電話５１のユーザデータ・バッファ４Ａについても同様の構成を適用することができる。
【００８７】＜変形例１＞上述の実施の形態１では、フラッシュメモリ３に格納されたユーザデータＵＤ及び認識番号Ｎの双方をユーザデータ・バッファ４Ａへ転送する場合を説明した。ところで、既述のようにユーザデータＵＤと認識番号Ｎとの対応付けはＤＩＮＯＲ型フラッシュメモリ１５内のファームウェアＦＷ中に記述されている。このため、以下のような転送処理も可能である。
【００８８】即ち、シーケンサ２はユーザデータＵＤのみをフラッシュメモリ３からユーザデータ・バッファ４Ａへ転送する。このとき、ユーザデータＵＤの転送前又は転送後に、ＣＰＵ１が上記ファームウェアＦＷに従って、転送対象のユーザデータＵＤの認識番号Ｎをユーザデータ・バッファ４Ａへ書き込む（又は格納する）ことも可能である。
【００８９】もちろん、実施の形態２のようにファームウェアＦＷを転送する場合であっても、ファームウェア・バッファ４Ｂへの認識番号Ｎの書き込みをＣＰＵ１が行っても構わない。
【００９０】＜変形例２＞なお、上述の説明では、ＣＰＵ１のための作業領域を与えるＲＡＭ（いわゆるワークメモリ）内の所定の領域をバッファ４として用いる場合を説明した。これに変えて、ワークメモリと同様のＲＡＭをバッファ４用に別途に設けても構わない。また、ユーザデータ・バッファ４Ａ用及びファームウェア・バッファ４Ｂ用にそれぞれＲＡＭを設けても良い。このとき、ユーザデータ・バッファ４Ａ及び／又はファームウェア・バッファ４Ｂにランダムアクセス可能な不揮発性のメモリ、例えば図１６に示した一般的なＤＩＮＯＲ型フラッシュメモリ２００を適用しても構わない。
【００９１】
【発明の効果】（１）請求項１に係る発明によれば、メモリ制御部は制御部の制御指示により、第２半導体メモリ内の所定の記憶内容を第１半導体メモリへ転送して格納する。これにより、制御部は第２半導体メモリではなく第１半導体メモリにアクセスすることによって所定の記憶内容を利用することができる。このため、第２半導体メモリと第１半導体メモリとでアクセス方法が異なる場合であっても、かかる相違を吸収することができ、制御部は２種類のアクセス方法を使う又使い分ける必要がない。このとき、第２半導体メモリの大容量化によって容易に携帯電話全体のメモリ容量を増大することができる。
【００９２】（２）請求項２に係る発明によれば、認識番号により第１半導体メモリ内に格納されている記憶内容を特定することができる。このため、制御部は、所定の（所望の）記憶内容が第１半導体メモリ内に格納されているか否かを、メモリ制御部に制御指示を与える前に知ることができる。その結果、記憶内容の不要なないしは重複した転送処理を防ぐことができる。また、認識番号を用いることによって、制御部が第１半導体メモリ内全体を細かに把握する必要が無くなる。
【００９３】（３）請求項３に係る発明によれば、第１半導体メモリ内に所定の記憶内容が格納されている場合、制御部は、メモリ制御部に転送処理を指示することなく、第１半導体メモリにアクセスして所定の記憶内容を利用することができる。従って、第２半導体メモリから第１半導体メモリへの転送処理にかかる時間を省いて、より高速な処理を実現できる。
【００９４】（４）請求項４に係る発明によれば、制御部は認識番号で以て第１半導体メモリ内に格納されている記憶内容を確認することができるので、上記（３）と同様の効果を得ることができる。特に、認識番号を用いることによって、制御部は第１半導体メモリ内全体を細かに検索する必要が無い。
【００９５】（５）請求項５に係る発明によれば、第１半導体メモリは複数セクタ分の記憶内容を格納することができる。このため、制御部は複数の記憶内容を並行して利用することができるので、制御部は処理途中において転送処理のための割り込み処理をする必要が無くなる。
【００９６】（６）請求項６に係る発明によれば、制御部は、メモリ制御部のレジスタの値がリセットされることを以て、転送処理の終了を知ることができる。これにより、制御部は、所定の記憶内容が第１半導体メモリにおいて利用可能な状態にあることを適切に知ることができる。

【出願人】	【識別番号】０００００６０１３【氏名又は名称】三菱電機株式会社
【出願日】	平成１２年１０月２６日（２０００．１０．２６）
【代理人】	【識別番号】１０００８９２３３【弁理士】【氏名又は名称】吉田茂明（外２名）
【公開番号】	特開２００２－１３２５７４（Ｐ２００２－１３２５７４Ａ）
【公開日】	平成１４年５月１０日（２００２．５．１０）
【出願番号】	特願２０００－３２６７８２（Ｐ２０００－３２６７８２）