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【発明の名称】 メモリ制御装置
【発明者】 【氏名】平松 達夫

【氏名】斎藤 覚
【要約】 【課題】本発明は、ＣＰＵから与えられるデータをメモリへ書き込む際、バッファ内のバンクの切換動作に時間的な制限を与えることで、その処理速度を向上させたメモリ制御装置を提供することを目的とする。

【解決手段】バッファ２内でデータが書き込まれているバンクがメモリフルの状態になったとき、又は、このバンクにデータが書き込まれてから所定時間が経過するまでにデータの入力がないとき、バッファ制御部３が、この書き込み用のバンクを読み出し可能とするとともに、次のバンクを書き込み用のバンクとする。又、バッファ２内でデータが読み出されているバンクに格納されているデータが全て読み出されたとき、バッファ制御部３が、この読み出し用のバンクを書き込み可能とするとともに、次のバンクを読み出し用のバンクとする。
【特許請求の範囲】
【請求項１】 データ格納用メモリへのデータの書き込み及び読み出しを制御するメモリ制御装置において、前記データ格納用メモリへ書き込まれるデータを一時格納する複数のバンクが設けられたバッファと、前記バッファにデータが与えられると時間の計測を開始するタイマと、前記バッファ内の各バンクに格納されたデータを読み出して前記メモリへの書き込みを行うとともに、前記メモリからのデータの読み出しを行うメモリ制御部と、前記バッファ内の各バンクの動作状態を、書き込みが行われる書き込み状態及び読み出しが行われる読み出し状態の２つの状態間で切り換えるバッファ制御部と、を有し、前記バッファ内の１つのバンクにデータが格納された後、前記タイマが所定時間が経過したことを検知し、該所定時間が経過する間、該バンクに対してデータの書き込みがなかったとき、前記バッファ制御部が、該データが格納されたバンクが読み出し可能であると判断するとともに、入力されるデータを他の異なるバンクに書き込むように前記バッファを制御することを特徴とするメモリ制御装置。
【請求項２】 更に、前記バッファ内の１つのバンクにデータが入力される度に計数を行い、該バンクに格納されたデータ量を検出する第１カウンタを有し、前記バッファ内の１つのバンクがデータで一杯の状態になったことを前記第１カウンタが検知したとき、又は、前記バッファ内の１つのバンクにデータが格納された後、前記タイマが所定時間が経過したことを検知し、該所定時間が経過する間、該バンクに対してデータの書き込みがなかったとき、前記バッファ制御部が、該バンクが読み出し可能であると判断するとともに、入力されるデータを他の異なるバンクに書き込むように前記バッファを制御することを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】 更に、前記バッファ内の１つのバンクからデータが出力される度に計数を行い、該バンクから読み出されたデータ量を検出する第２カウンタを有し、前記第１カウンタで計数されて得た前記バッファ内のデータの読み出しが行われるバンクのデータ量と、該データが読み出されるバンクから読み出されたデータ量とが等しくなったことを前記第２カウンタが検知したとき、前記バッファ制御部が、該データが読み出されるバンクが書き込み可能であると判断するとともに、他の異なるバンクからデータを読み出すように前記バッファを制御することを特徴とする請求項２に記載のメモリ制御装置。
【請求項４】 データ格納用メモリへのデータの書き込み及び読み出しを制御するメモリ制御装置において、前記データ格納用メモリへ書き込まれるデータを一時格納する２つのバンクが設けられたバッファと、前記バッファにデータが与えられると時間の計測を開始するタイマと、前記バッファ内の各バンクに格納されたデータを読み出して前記メモリへの書き込みを行うとともに、前記メモリからのデータの読み出しを行うメモリ制御部と、前記バッファ内の一方のバンクにデータが書き込まれるとき、他方のバンクよりデータが読み出されるように、前記バッファ内の２つのバンクの動作状態を、書き込みが行われる書き込み状態及び読み出しが行われる読み出し状態の２つの状態間で交互に切り換えるバッファ制御部と、を有し、前記バッファ内の一方のバンクにデータが格納された後、前記タイマが所定時間が経過したことを検知し、該所定時間が経過する間、該一方のバンクに対してデータの書き込みがなかったとき、前記バッファ制御部が、該一方のバンクからデータが読み出されるように前記２つのバンクの動作を切り換えることを特徴とするメモリ制御装置。
【請求項５】 更に、前記バッファ内の一方のバンクにデータが入力される度に計数を行い、該一方のバンクに格納されたデータ量を検出する第１カウンタを有し、前記バッファ内の一方のバンクがデータで一杯の状態になったことを前記第１カウンタが検知したとき、又は、該一方のバンクにデータが格納された後、前記タイマが所定時間が経過したことを検知し、該所定時間が経過する間、該一方のバンクに対してデータの書き込みがなかったとき、前記バッファ制御部が、該一方のバンクからデータが読み出されるように前記２つのバンクの動作を切り換えることを特徴とする請求項４に記載のメモリ制御装置。
【請求項６】 更に、前記バッファ内の一方のバンクからデータが出力される度に計数を行い、該一方のバンクから読み出されたデータ量を検出する第２カウンタを有し、前記第１カウンタで計数されて得た前記バッファ内の一方のバンクに格納されたデータ量と、該一方のバンクから読み出されたデータ量とが等しくなったことを前記第２カウンタが検知したとき、前記バッファ制御部が、該一方のバンクにデータが書き込まれるように前記２つのバンクの動作を切り換えることを特徴とする請求項５に記載のメモリ制御装置。
【請求項７】 前記バッファに、データとともに該データが格納される前記メモリのアドレスが与えられ、前記バッファ内に、前記データ及び前記アドレスが一時的に格納されることを特徴とする請求項１〜請求項６のいずれかに記載のメモリ制御装置。
【請求項８】 データ格納用メモリへのデータの書き込み及び読み出しを制御するとともに、データが入力される入力側のバス幅がｎビット、前記メモリとデータのやりとりを行う前記メモリ側のバス幅がｋ×ｎビットとなるメモリ制御装置において、データと該データが格納される前記メモリのアドレスとで構成されるｎビットの第１信号が与えられ、該第１信号が一時的に格納された後、複数の前記第１信号を組み合わせて第２信号を構成し、該第２信号を出力するバス幅切換部と、前記バス幅切換部より出力される前記第２信号によって、前記第２信号内の複数のデータを前記メモリへ書き込むとともに、前記メモリからのデータの読み出しを行うメモリ制御部と、前記バス幅切換部に与えられる前記第１信号を構成する前記アドレスの所定部分より、前記第１信号が前記第２信号の最後尾に構成される信号であることを検出するアドレス位置検出部と、前記バス幅切換部に与えられる前記第１信号を構成する前記アドレスが連続したアドレスであるか否かを検出する連続性検出部と、前記バス幅切換部に前記第１信号が与えられると時間の計測を開始する第１タイマと、を有し、前記アドレス位置検出部が前記第２信号の最後尾に構成される第１信号を検出したとき、又は、前記連続性検出部が前記バス幅切換部に連続して与えられる複数の前記第１信号を構成する前記アドレスが不連続であることを検出したとき、又は、前記第１タイマが所定時間が経過したことを検知し、該所定時間が経過する間、前記バス幅切換部に前記第１信号が与えられなかったとき、前記バス幅切換部より前記メモリ制御部に前記第２信号が出力されることを特徴とするメモリ制御装置。
【請求項９】 前記第１信号を一時格納する複数のバンクが設けられるとともに、格納された前記第１信号を前記バス幅切換部に送出するバッファと、前記バッファにデータが与えられると時間の計測を開始する第２タイマと、前記バッファ内の各バンクの動作状態を、書き込みが行われる書き込み状態及び読み出しが行われる読み出し状態の２つの状態間で切り換えるバッファ制御部と、を有し、前記バッファ内の１つのバンクに前記第１信号が格納された後、前記第２タイマが所定時間が経過したことを検知し、該所定時間が経過する間、該バンクに対して第１信号の書き込みがなかったとき、前記バッファ制御部が、該バンクが読み出し可能であると判断するとともに、入力される前記第１信号を他の異なるバンクに書き込むように前記バッファを制御することを特徴とする請求項８に記載のメモリ制御装置。
【請求項１０】 更に、前記バッファ内の１つのバンクにデータが入力される度に計数を行い、該バンクに格納されたデータ量を検出する第１カウンタを有し、前記バッファ内の１つのバンクが前記第１信号で一杯の状態になったことを前記第１カウンタが検知したとき、又は、前記バッファ内の１つのバンクに前記第１信号が格納された後、前記タイマが所定時間が経過したことを検知し、該所定時間が経過する間、該バンクに対して前記第１信号の書き込みがなかったとき、前記バッファ制御部が、該バンクが読み出し可能であると判断するとともに、入力されるデータを他の異なるバンクに書き込むように前記バッファを制御することを特徴とする請求項９に記載のメモリ制御装置。
【請求項１１】 更に、前記バッファ内の１つのバンクから前記第１信号が出力される度に計数を行い、該バンクから読み出されたデータ量を検出する第２カウンタを有し、前記第１カウンタで計数されて得た前記バッファ内の前記第１信号が読み出されるバンクのデータ量と、該バンクから読み出されたデータ量とが等しくなったことを前記第２カウンタが検知したとき、前記バッファ制御部が、該バンクが書き込み可能であると判断するとともに、他の異なるバンクから前記第１信号を読み出すように前記バッファを制御することを特徴とする請求項１０に記載のメモリ制御装置。
【請求項１２】 前記第１信号を一時格納する２つのバンクが設けられたバッファと、前記バッファに前記第１信号が与えられると時間の計測を開始する第２タイマと、前記バッファ内の一方のバンクに前記第１信号が書き込まれるとき、他方のバンクより前記第１信号が読み出されるように、前記バッファ内の２つのバンクの動作状態を、書き込みが行われる書き込み状態及び読み出しが行われる読み出し状態の２つの状態間で交互に切り換えるバッファ制御部と、を有し、前記バッファ内の一方のバンクに前記第１信号が格納された後、前記第２タイマが所定時間が経過したことを検知し、該所定時間が経過する間、該一方のバンクに対して前記第１信号の書き込みがなかったとき、前記バッファ制御部が、該一方のバンクから前記第１信号が読み出されるように前記２つのバンクの動作を切り換えることを特徴とする請求項８に記載のメモリ制御装置。
【請求項１３】 更に、前記バッファ内の一方のバンクに前記第１信号が入力される度に計数を行い、該一方のバンクに格納されたデータ量を検出する第１カウンタを有し、前記バッファ内の一方のバンクが前記第１信号で一杯の状態になったことを前記第１カウンタが検知したとき、又は、該一方のバンクに前記第１信号が格納された後、前記第２タイマが所定時間が経過したことを検知し、該所定時間が経過する間、該一方のバンクに対して前記第１信号の書き込みがなかったとき、前記バッファ制御部が、該一方のバンクから前記第１信号が読み出されるように前記２つのバンクの動作を切り換えることを特徴とする請求項１２に記載のメモリ制御装置。
【請求項１４】 更に、前記バッファ内の一方のバンクから前記第１信号が出力される度に計数を行い、該一方のバンクから読み出されたデータ量を検出する第２カウンタを有し、前記第１カウンタで計数されて得た前記バッファ内の一方のバンクに格納されたデータ量と、該一方のバンクから読み出されたデータ量とが等しくなったことを前記第２カウンタが検知したとき、前記バッファ制御部が、該一方のバンクに前記第１信号が書き込まれるように前記２つのバンクの動作を切り換えることを特徴とする請求項１３に記載のメモリ制御装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、ＣＰＵ（Central Processing Unit）で処理されたデータを、メモリに書き込むとともに、メモリに格納されたデータを読み出すためのメモリ制御装置に関するもので、特に、グラフィックデータのメモリへの書き込み及び読み出しを行うためのメモリ制御装置に関する。
【０００２】
【従来の技術】従来より、例えば、ＣＰＵで処理されたグラフィックデータをＳＤＲＡＭなどのメモリに書き込む際、ＣＰＵでの処理速度とメモリでの処理速度が異なるため、この書き込み動作をスムーズに行うよう、ＣＰＵより送出されるデータが、メモリに格納されるアドレスとともに、一旦格納されるバッファがメモリ制御装置内に設けられる。このようなバッファに使用される方式として、複数のバンクによって構成されるバンク方式が一般に使用される。
【０００３】このバンク方式は、複数のバンクのうちの１つをメモリへのデータが読み出されるバンク、又、残りのバンクのうちの１つをＣＰＵからのデータが書き込まれるバンクというように、書き込みを行うためのバンクと読み出しを行うためのバンクとを別のバンクとする方式である。このようなバンク方式が用いられることによって、データが書き込まれるバンクとデータが読み出されるバンクが絶えず異なるバンクとされるため、バッファ内における書き込みアドレスと読み出しアドレスの重なりによるデータの衝突をなくすことができる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来においては、データの書き込まれるバンクがメモリフルの状態になって初めて、読み出し側にメモリフルの状態を知らせ、書き込み用のバンクが読み出し用のバンクに、読み出し用のバンクが書き込み用のバンクに、それぞれ交代するため、メモリフルの状態になるまでバンク内のデータが読み出されない。よって、ＣＰＵから書き込まれるデータのデータ量が少ない場合、バンクがメモリフルの状態にならないため、ＣＰＵよりデータが書き込まれるバンクのデータの読み出しが行われるまでに時間がかかり、その処理速度が遅くなるという問題があった。
【０００５】又、ＣＰＵと接続されるバスのバス幅とメモリに接続されるバスのバス幅が異なり、例えば、ＣＰＵと接続されるバスのバス幅を３２ビット幅とするとともにメモリに接続されるバスのバス幅を６４ビット幅としたとき、メモリ制御装置に、ＣＰＵから送出されるデータが２個毎にまとめてメモリに書き込まれる方式が一般に用いられる。しかしながら、従来は、単純に、書き込まれたデータがそのまま２個毎に読み出されるのみであるので、読み出されたデータをマッピングする必要があり、メモリへのアクセス回数が増え、結果として処理速度が遅くなる。
【０００６】このような問題を鑑みて、本発明は、ＣＰＵから与えられるデータをメモリへ書き込む際、バッファ内のバンクの切換動作に時間的な制限を与えることで、その処理速度を向上させたメモリ制御装置を提供することを目的とする。又、本発明は、ＣＰＵから与えられるデータをメモリへ書き込む際、ＣＰＵから与えられるデータをメモリで処理される信号単位毎にメモリに書き込むことで、メモリへのアクセス回数を低減させたメモリ制御装置を提供することを別の目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するために、請求項１に記載のメモリ制御装置は、データ格納用メモリへのデータの書き込み及び読み出しを制御するメモリ制御装置において、前記データ格納用メモリへ書き込まれるデータを一時格納する複数のバンクが設けられたバッファと、前記バッファにデータが与えられると時間の計測を開始するタイマと、前記バッファ内の各バンクに格納されたデータを読み出して前記メモリへの書き込みを行うとともに、前記メモリからのデータの読み出しを行うメモリ制御部と、前記バッファ内の各バンクの動作状態を、書き込みが行われる書き込み状態及び読み出しが行われる読み出し状態の２つの状態間で切り換えるバッファ制御部と、を有し、前記バッファ内の１つのバンクにデータが格納された後、前記タイマが所定時間が経過したことを検知し、該所定時間が経過する間、該バンクに対してデータの書き込みがなかったとき、前記バッファ制御部が、該データが格納されたバンクが読み出し可能であると判断するとともに、入力されるデータを他の異なるバンクに書き込むように前記バッファを制御することを特徴とする。
【０００８】このようなメモリ制御装置によると、バッファ内の１つのバンクにデータが書き込まれる際、このバンクにデータが書き込まれてから所定時間の間、データの入力がないことを検出したとき、このバンクがバッファ制御部によって読み出し可能とされる。よって、バンクがデータに一杯の状態（メモリフルの状態）になるまで、バンクからデータが読み出されないということを避けることができ、その処理速度を改善することができる。
【０００９】又、請求項２に記載するように、前記バッファ内の１つのバンクにデータが入力される度に計数を行い、該バンクに格納されたデータ量を検出する第１カウンタを設けることで、前記バッファ内の１つのバンクがデータで一杯の状態になったことを前記第１カウンタが検知したとき、又は、前記バッファ内の１つのバンクにデータが格納された後、前記タイマが所定時間が経過したことを検知し、該所定時間が経過する間、該バンクに対してデータの書き込みがなかったとき、前記バッファ制御部が、該バンクが読み出し可能であると判断するとともに、入力されるデータを他の異なるバンクに書き込むように前記バッファを制御することができる。
【００１０】更に、請求項３に記載するように、前記バッファ内の１つのバンクからデータが出力される度に計数を行い、該バンクから読み出されたデータ量を検出する第２カウンタを設け、前記第１カウンタで計数されて得た前記バッファ内のデータの読み出しが行われるバンクのデータ量と、該データが読み出されるバンクから読み出されたデータ量との比較を前記第２カウンタが行うことで、前記第１カウンタで計数されて得た前記バッファ内のデータの読み出しが行われるバンクのデータ量と、該データが読み出されるバンクから読み出されたデータ量とが等しくなったことを前記第２カウンタが検知したとき、前記バッファ制御部が、該データが読み出されるバンクが書き込み可能であると判断するとともに、他の異なるバンクからデータを読み出すように前記バッファを制御することができる。
【００１１】又、請求項４に記載のメモリ制御装置は、データ格納用メモリへのデータの書き込み及び読み出しを制御するメモリ制御装置において、前記データ格納用メモリへ書き込まれるデータを一時格納する２つのバンクが設けられたバッファと、前記バッファにデータが与えられると時間の計測を開始するタイマと、前記バッファ内の各バンクに格納されたデータを読み出して前記メモリへの書き込みを行うとともに、前記メモリからのデータの読み出しを行うメモリ制御部と、前記バッファ内の一方のバンクにデータが書き込まれるとき、他方のバンクよりデータが読み出されるように、前記バッファ内の２つのバンクの動作状態を、書き込みが行われる書き込み状態及び読み出しが行われる読み出し状態の２つの状態間で交互に切り換えるバッファ制御部と、を有し、前記バッファ内の一方のバンクにデータが格納された後、前記タイマが所定時間が経過したことを検知し、該所定時間が経過する間、該一方のバンクに対してデータの書き込みがなかったとき、前記バッファ制御部が、該一方のバンクからデータが読み出されるように前記２つのバンクの動作を切り換えることを特徴とする。
【００１２】このようなメモリ制御装置によると、一方のバンクにデータが書き込まれる際、このバンクにデータが書き込まれてから所定時間の間、データの入力がないことを検出したとき、このバンクがバッファ制御部によってデータの読み出しが行われるとともに、他方のバンクにデータが書き込まれるようにバッファ内の各バンクの動作状態が切り換えられる。よって、バンクがデータに一杯の状態（メモリフルの状態）になるまで、バンクからデータが読み出されないということを避けることができ、その処理速度を改善することができる。
【００１３】又、請求項５に記載するように、前記バッファ内の一方のバンクにデータが入力される度に計数を行い、該一方のバンクに格納されたデータ量を検出する第１カウンタを設けることで、前記バッファ内の一方のバンクがデータで一杯の状態になったことを前記第１カウンタが検知したとき、又は、該一方のバンクにデータが格納された後、前記タイマが所定時間が経過したことを検知し、該所定時間が経過する間、該一方のバンクに対してデータの書き込みがなかったとき、前記バッファ制御部が、該一方のバンクからデータが読み出されるように前記２つのバンクの動作を切り換えることができる。
【００１４】更に、請求項６に記載するように、前記バッファ内の一方のバンクからデータが出力される度に計数を行い、該一方のバンクから読み出されたデータ量を検出する第２カウンタを設け、前記第１カウンタで計数されて得た前記バッファ内の一方のバンクに格納されたデータ量と、該一方のバンクから読み出されたデータ量との比較を前記第２カウンタで行うことで、前記第１カウンタで計数されて得た前記バッファ内の一方のバンクに格納されたデータ量と、該一方のバンクから読み出されたデータ量とが等しくなったことを前記第２カウンタが検知したとき、前記バッファ制御部が、該一方のバンクにデータが書き込まれるように前記２つのバンクの動作を切り換えることができる。
【００１５】請求項７に記載のメモリ制御装置は、請求項１〜請求項６のいずれかに記載のメモリ制御装置。において、前記バッファに、データとともに該データが格納される前記メモリのアドレスが与えられ、前記バッファ内に、前記データ及び前記アドレスが一時的に格納されることを特徴とする【００１６】請求項８に記載のメモリ制御装置は、データ格納用メモリへのデータの書き込み及び読み出しを制御するとともに、データが入力される入力側のバス幅がｎビット、前記メモリとデータのやりとりを行う前記メモリ側のバス幅がｋ×ｎビットとなるメモリ制御装置において、データと該データが格納される前記メモリのアドレスとで構成されるｎビットの第１信号が与えられ、該第１信号が一時的に格納された後、複数の前記第１信号を組み合わせて第２信号を構成し、該第２信号を出力するバス幅切換部と、前記バス幅切換部より出力される前記第２信号によって、前記第２信号内の複数のデータを前記メモリへ書き込むとともに、前記メモリからのデータの読み出しを行うメモリ制御部と、前記バス幅切換部に与えられる前記第１信号を構成する前記アドレスの所定部分より、前記第１信号が前記第２信号の最後尾に構成される信号であることを検出するアドレス位置検出部と、前記バス幅切換部に与えられる前記第１信号を構成する前記アドレスが連続したアドレスであるか否かを検出する連続性検出部と、前記バス幅切換部に前記第１信号が与えられると時間の計測を開始する第１タイマと、を有し、前記アドレス位置検出部が前記第２信号の最後尾に構成される第１信号を検出したとき、又は、前記連続性検出部が前記バス幅切換部に与えられる前記第１信号を構成する前記アドレスが不連続であることを検出したとき、又は、前記第１タイマが所定時間が経過したことを検知し、該所定時間が経過する間、前記バス幅切換部に前記第１信号が与えられなかったとき、前記バス幅切換部より前記メモリ制御部に前記第２信号が出力されることを特徴とする。
【００１７】今、第１信号が３２ビットの信号で、第２信号が１２８ビットの信号であるとし、前記第１信号を構成するアドレスの下位４ビットが必ず、“００００”、“０１００”、“１０００”、“１１００”のいずれかによって表され、“００００”、“０１００”、“１０００”、“１１００”の順に第１信号が配置されて第２信号が構成されるものとする。このとき、上記のメモリ制御装置は、アドレスの下位４ビットが“１１００”となる第１信号が与えられたとき、アドレス位置検出部が第１信号が第２信号の最後尾に構成される信号であることを検出する。又、入力される第１信号の下位４ビットが、“００００”、“０１００”、“１０００”、“１１００”の順でないとき、前記連続性検出部が入力される第１信号が不連続であることを検出する。
【００１８】又、このようなメモリ制御装置において、請求項９〜請求項１４に記載するように、請求項１〜請求項６に記載するメモリ制御装置の構成を組み合わせたメモリ制御装置としても構わない。
【００１９】
【発明の実施の形態】＜第１の実施形態＞本発明の第１の実施形態について、図面を参照して説明する。図１は、本実施形態のメモリ制御装置の内部構成を示すブロック図である。図３及び図４は、図１のメモリ制御装置の動作を示すフローチャートである。
【００２０】図１のメモリ制御装置１は、ＣＰＵ６で処理されたデータとこのデータが格納されるメモリ７のアドレスとが一時的に格納されるバッファ２と、バッファ２の制御を行うバッファ制御部３と、バッファ制御部３より与えられる信号をトリガとして時間の計測を行うタイマ４と、バッファ２に格納されたデータを読み出すとともにメモリ７への書き込み及び読み出しを行うメモリ制御部５とを有する。
【００２１】このメモリ制御装置１において、図２のように、バッファ２は、バンク２−１〜２−ｎで構成され、又、バンク２−１〜２−ｎはそれぞれ書き込み動作及び読み出し動作が、バッファ制御部３より与えられる制御信号によって切り換えられる。又、カウンタ３１は、バッファ制御部３にバッファ２内のバンク２−１〜２−ｎのそれぞれがメモリフルになったことを示すとともにバンク２−１〜２−ｎ内に格納されたデータ量を表す信号を与える。それに対して、カウンタ３２は、バッファ２内のバンク２−１〜２−ｎのそれぞれに格納されたデータが全て読み出されたことを示す信号をバッファ制御部３に与える。又、バッファ制御部３よりバンク２−１〜２−ｎ内に格納されたデータ量を表す信号が、カウンタ３２に与えられる。
【００２２】又、タイマ４によって計数されることにより一定時間が経過したことが検出され、この検出結果を表す信号がバッファ制御部３に与えられる。それに対して、タイマ４は、バンク２−１〜２−ｎのいずれかが書き込み動作を行うように切り換えられたとき、計数するようにバッファ制御部３によって制御される。更に、メモリ制御部５は、バッファ２より読み出したデータを同じくデータとともにバッファ２より読み出したアドレスに基づいてメモリ７へ書き込むとともに、メモリ７から読み出したデータをメモリ制御装置１の外部に出力する。又、メモリ制御部５がメモリ７からの読み出し動作を行っている際、バッファ２からのデータの送出を禁止するための信号が、バッファ制御部３に与えられる。
【００２３】このような構成のメモリ制御装置１の動作について、図３及び図４のフローチャートを参照して説明する。まず、バッファ２への書き込み動作について説明する。図３のフローチャートのように、まず、ＣＰＵ６からのデータがバッファ２内のバンク２−１への書き込まれるようにバッファ制御部３によって初期化される（ＳＴＥＰ１）。このように初期化されると、ＣＰＵ６からデータの書き込みがあるか否かが判断される（ＳＴＥＰ２）。
【００２４】このとき、ＣＰＵ６からデータが送出されると（Ｙｅｓ）、このデータがバンク２−１に書き込まれる（ＳＴＥＰ３）。逆に、ＣＰＵ６からデータが送出されていないとき（Ｎｏ）、再び、ＳＴＥＰ２に移行して、ＣＰＵ６からのデータの書き込みがあるか否かが判断される。尚、上述したように、ＣＰＵ６からはデータのみでなく、このデータをメモリ７内に格納するためのアドレスも送出され、バッファ２に書き込まれる。
【００２５】ＳＴＥＰ３に移行して、データがバンク２−１に格納されると、格納されたことを示す信号がカウンタ３１に送出されて、カウンタ３１が１つ計数を行う（ＳＴＥＰ４）。そして、カウンタ３１では、その計数値よりバンク２−１がメモリフルの状態になったか否かが判断される（ＳＴＥＰ５）。このとき、バンク２−１がメモリフルの状態である場合（Ｙｅｓ）、メモリフルであることを示すとともにバンク２−１内のデータ量（ＣＰＵ６がバンク２−１にデータを与える回数、即ち、カウンタ３１による計数値に相当）を示す信号がバッファ制御部３に送出される（ＳＴＥＰ６）。そして、バッファ制御部３によって、ＣＰＵ６からのデータを書き込むためのバンクが、バンク２−１からバンク２−２に切り換えられる（ＳＴＥＰ７）。
【００２６】逆に、ＳＴＥＰ５において、バンク２−１がメモリフルの状態でない場合（Ｎｏ）、バッファ制御部３よりタイマ４に信号が与えられて、タイマ４が時間を計測する（ＳＴＥＰ８）。そして、タイマ４の計測結果より所定時間が経過したか否かが検出される（ＳＴＥＰ９）。このとき、所定時間が経過した場合（Ｙｅｓ）、タイマ４がバッファ制御部３によって初期化された後（ＳＴＥＰ１０）、メモリフルであることを示すとともにバンク２−１内のデータ量を示す信号がバッファ制御部３に送出される（ＳＴＥＰ６）。その後、ＣＰＵ６からのデータを書き込むためのバンクが、バンク２−１からバンク２−２に切り換えられる（ＳＴＥＰ７）。
【００２７】逆に、ＳＴＥＰ９で、所定時間が経過していない場合（Ｎｏ）、ＳＴＥＰ２と同様、ＣＰＵ６からのデータの書き込みがあるか否かが判断される（ＳＴＥＰ１１）。ＣＰＵ６からのデータの書き込みがない場合（Ｎｏ）、再び、ＳＴＥＰ８に移行してタイマ４が計数動作を行うことで時間を計測した後、ＳＴＥＰ９において、所定時間が経過したか否かが判断される。逆に、ＳＴＥＰ１１でデータの書き込みがあった場合（Ｙｅｓ）、タイマを初期化した後（ＳＴＥＰ１３）、ＳＴＥＰ３に移行して、再び、バンク２−１にデータが書き込まれた後、ＳＴＥＰ４以降の動作が行われる。
【００２８】又、ＳＴＥＰ７でバンク２−２に書き込み用のバンクが切り換えられるとき、カウンタ３１がバッファ制御部３によって初期化された後（ＳＴＥＰ１２）、再び、ＳＴＥＰ２以降の動作が行われる。即ち、バンク２−１で行われた上述の動作が、バンク２−２について行われる。そして、このとき、ＳＴＥＰ５又はＳＴＥＰ１０よりＳＴＥＰ６に移行して、メモリフルであることを示すとともにバンク２−２内のデータ量を示す信号がバッファ制御部３に送出されると（ＳＴＥＰ６）、バッファ制御部３によって、ＣＰＵ６からのデータを書き込むためのバンクが、バンク２−２からバンク２−３に切り換えられる（ＳＴＥＰ７）。その後、カウンタ３１が初期化された後（ＳＴＥＰ１２）、次は、 バンク２−３について上述の動作が行われる。
【００２９】即ち、ＳＴＥＰ２以降の動作がバンク２−ｋについて行われ、ＳＴＥＰ７に移行したとき、書き込み用のバンクとしてバンク２−ｋ＋１に切り換えられ、カウンタ３１が初期化された後（ＳＴＥＰ１２）、バンク２−ｋ＋１についてＳＴＥＰ２以降の動作が行われる。そして、バンク２−ｎまで、上述した動作が行われて、ＳＴＥＰ７に移行したとき、書き込み用のバンクとしてバンク２−１に切り換えられ、再び、上述した動作を繰り返す。
【００３０】次に、バッファ２への読み出し動作について説明する。まず、図４のように、カウンタ３１よりバッファ制御部３にバンク２−１がメモリフルの状態であることを表す信号が与えられたか否かが確認される（ＳＴＥＰ２１）。このとき、カウンタ３１より信号が与えられている場合（Ｙｅｓ）、バンク２−１内のデータ量を表す信号がカウンタ３２に与えられた後（ＳＴＥＰ２２）、メモリ制御部５がバッファ２からの読み出し可能な状態か否かが判断される（ＳＴＥＰ２３）。又、ＳＴＥＰ２１でバンク２−１がメモリフルの状態であることを示す信号が確認されないとき（Ｎｏ）、再び、ＳＴＥＰ２１に移行し、バンク２−１がメモリフルの状態であることを示す信号がカウンタ３１より送出されたか確認される。
【００３１】バンク２−１がメモリフルの状態であることで、ＳＴＥＰ２３に移行し、バッファ制御部３にメモリ制御部５より与えられる信号より、メモリ制御部５がバッファ２からの読み出し可能な状態であることが確認されると（Ｙｅｓ）、バンク２−１内に格納されているデータ及びこのデータがメモリ７に格納されるアドレスが読み出される（ＳＴＥＰ２４）。
【００３２】このとき読み出されるデータは、例えば、ＣＰＵ６からバンク２−１に対して３２ビット（４バイト）毎にデータが書き込まれるとき、メモリ制御部５によって３２ビット（４バイト）毎に読み出される。即ち、ＳＴＥＰ２４では、３２ビットのデータとこのデータが格納されるアドレスが読み出される。又、ＳＴＥＰ２３で、バッファ２からの読み出しが禁止されているときは、再び、ＳＴＥＰ２３に移行して、メモリ制御部５がバッファ２からの読み出し可能な状態であるか否かが確認される。
【００３３】ＳＴＥＰ２４でデータが読み出されると、カウンタ３２が１つ計数を行う（ＳＴＥＰ２５）。そして、カウンタ３２の計数値がバンク２−１内に格納されたデータ量と等しくなったか否かがバッファ制御部３によって判断される（ＳＴＥＰ２６）。このとき、カウンタ３２の計数値がバンク２−１のデータ量と等しくなると（Ｙｅｓ）、バンク２−１内のデータが全て読み出されたことを示す信号がバッファ制御部３に送出されて、バッファ制御部３によって、ＣＰＵ６からのデータを読み出すためのバンクが、バンク２−１からバンク２−２に切り換えられる（ＳＴＥＰ２７）。逆に、カウンタ３２の計数値がバンク２−１のデータ量と等しくないとき（Ｎｏ）、再び、ＳＴＥＰ２３以降の動作が行われ、ＳＴＥＰ２６でカウンタ３２の計数値がバンク２−１内のデータ量と等しくなったか否かがバッファ制御部３によって判断される。
【００３４】ＳＴＥＰ２７で、バンク２−２に切り換えられると、カウンタ３２がバッファ制御部３によって初期化された後（ＳＴＥＰ２８）、再び、ＳＴＥＰ２１以降の動作が行われる。即ち、バンク２−１で行われた上述の動作が、バンク２−２について行われる。そして、このとき、ＳＴＥＰ２６よりＳＴＥＰ２７に移行して、バンク２−２内の全てのデータが読み出されたことを示す信号がバッファ制御部３に送出されると、バッファ制御部３によって、ＣＰＵ６からのデータを読み出すためのバンクが、バンク２−２からバンク２−３に切り換えられる（ＳＴＥＰ２７）。その後、カウンタ３２が初期化された後（ＳＴＥＰ２８）、次は、バンク２−３について上述の動作が行われる。
【００３５】即ち、ＳＴＥＰ２１以降の動作がバンク２−ｋについて行われ、ＳＴＥＰ２７に移行したとき、読み出し用のバンクとしてバンク２−ｋ＋１に切り換えられ、カウンタ３２が初期化された後（ＳＴＥＰ２８）、バンク２−ｋ＋１についてＳＴＥＰ２１以降の動作が行われる。そして、バンク２−ｎまで、上述した動作が行われて、ＳＴＥＰ２７に移行したとき、読み出し用のバンクとしてバンク２−１に切り換えられ、再び、上述した動作を繰り返す。
【００３６】本実施形態のメモリ制御装置１は、この図３及び図４のフローチャートにおける動作を、並列して行う。そのため、バンク内の全ての領域にデータが格納されてメモリフルの状態になったバンク、又は、データが書き込まれてから所定時間経過したバンクから順に読み出し用のバンクに切り換えることができる。よって、従来のように、バンクがメモリフルの状態になるまで、読み出し処理が行われないということがなくなり、処理速度が改善される。
【００３７】＜第２の実施形態＞本発明の第２の実施形態について、図面を参照して説明する。図５は、本実施形態のメモリ制御装置の内部構成を示すブロック図である。図６は、図５のメモリ制御装置の動作を示すフローチャートである。尚、図５のメモリ制御装置において、図１のメモリ制御装置と同一の目的で使用する部分については、同一の符号を付して、その詳細な説明は省略する。
【００３８】本実施形態のメモリ制御装置１は、図５のように、バッファ２に２つのバンク２ａ，２ｂが設けられたメモリ制御装置であり、その他の構成については第１の実施形態（図１）のメモリ制御装置と同様の構成である。尚、本実施形態において、バッファ２内のバンク２ａ，２ｂは十分に大きいメモリ領域を有するため、メモリ制御部５によってバッファ２からのデータの読み出しが禁止されても、十分にバンク２ａ，２ｂ内にＣＰＵ６からのデータが格納できる。よって、以下の説明では、メモリ制御部５によってバッファ２からのデータの読み出しが禁止されることを考慮せずに説明するが、メモリ制御部５によってバッファ２からのデータの読み出しが禁止されるようにしても十分に動作をすることができる。
【００３９】このようなメモリ制御装置１において、カウンタ３１が、ＣＰＵ６よりバッファ２にデータが書き込まれるたびに計数を行う。そして、書き込み用のバンクがメモリフルの状態になったとき、バッファ制御部３に対してメモリフルの状態であることを示す信号を送出する。又、バッファ２内のバンク２ａ，２ｂがバッファ制御部３によってその動作状態が切り換えられたとき、書き込み用のバンク内に書き込まれたデータ量を示す信号をバッファ制御部３に送出する。
【００４０】一方、カウンタ３２が、メモリ制御部５によってバッファ２よりデータが読み出されるたびに計数を行う。このカウンタ３２には、バッファ制御部３より、データが読み出されようとするバンクに格納されているデータのデータ量を示す信号が与えられる。そして、バンクに格納されているデータ量と計数結果とを比較することで、読み出し用のバンク内に格納されたデータが全て読み出されたか否かを確認し、データが全て読み出された状態になったとき、バッファ制御部３に対してデータが全て読み出された状態であることを示す信号を送出する。
【００４１】以下に、図５のメモリ制御装置１の動作について、図６のフローチャートを参照して説明する。まず、バンク制御部３によってバッファ２が制御され、バンク２ａを書き込み用のバンクとするとともに、バンク２ｂを読み出し用のバンクとする（ＳＴＥＰ４１）。その後、バッファ２に対してＣＰＵ６からデータの書き込みがあるか否かが判断される（ＳＴＥＰ４２）。
【００４２】このとき、ＣＰＵ６からデータが送出されると（Ｙｅｓ）、このデータがバンク２ａに書き込まれるとともに、カウンタ３１が１つ計数する。その後、バッファ制御部３は、カウンタ３１よりバンク２ａがメモリフルの状態となったことを示す信号が送出されたか否かが確認される（ＳＴＥＰ４３）。一方、ＳＴＥＰ４２でＣＰＵ６からのデータの送出がない場合は（Ｎｏ）、再びＳＴＥＰ４２で、ＣＰＵ６からのデータの書き込みがあるか否かが確認される。
【００４３】ＳＴＥＰ４３でカウンタ３１よりバンク２ａがメモリフルの状態となったことを示す信号が送出されたとき（Ｙｅｓ）、バンク２ａを読み出し用のバンクとするとともにバンク２ｂを書き込み用のバンクとするように、バッファ制御部３がバンク２ａ，２ｂの切換制御を行う（ＳＴＥＰ４４）。その後、バッファ制御部３がカウンタ３１，３２を初期化して（ＳＴＥＰ５０）、ＳＴＥＰ４２に移行する。このようにＳＴＥＰ４２に移行すると、バンク２ａを読み出し用のバンクとするとともにバンク２ｂを書き込み用のバンクとして、ＳＴＥＰ４２以降の動作が行われる。
【００４４】一方、ＳＴＥＰ４３でカウンタ３１からの信号が検出されなかったとき、バッファ制御部３はタイマ４が動作開始するように制御する（ＳＴＥＰ４５）。その後、タイマ４よりバッファ制御部３に対して、所定時間が経過したことを示す信号が送出されたか否かが判断される（ＳＴＥＰ４６）。このとき、所定時間が経過し、タイマ４よりバッファ制御部３に信号が送出されると（Ｙｅｓ）、バッファ制御部３はタイマ４を初期化した後（ＳＴＥＰ４８）、バンク２ａを読み出し用のバンクとするとともにバンク２ｂを書き込み用のバンクとするように、バッファ制御部３がバンク２ａ，２ｂの切換制御を行う（ＳＴＥＰ４４）。その後、バッファ制御部３がカウンタ３１，３２を初期化して（ＳＴＥＰ５０）、ＳＴＥＰ４２に移行する。
【００４５】又、ＳＴＥＰ４６で所定時間が経過していないためタイマ４からの信号が検出されないとき（Ｎｏ）、カウンタ３２よりバンク２ｂ内のデータが全て読み出されたことを示す信号がバッファ制御部３に送出されたか否かが確認される（ＳＴＥＰ４７）。このとき、カウンタ３２よりバッファ制御部３に信号が与えられた場合（Ｙｅｓ）、タイマ４を初期化した後（ＳＴＥＰ４８）、バンク２ａ，２ｂの切換制御を行う（ＳＴＥＰ４４）。その後、カウンタ３１，３２を初期化して（ＳＴＥＰ５０）、ＳＴＥＰ４２に移行する。
【００４６】一方、ＳＴＥＰ４７において、バッファ制御部３がカウンタ３２からの信号が検出されなかった場合（Ｎｏ）、ＳＴＥＰ４２と同様、ＣＰＵ６からのデータの書き込みがあるか否かが判断される（ＳＴＥＰ４９）。ＣＰＵ６からのデータの書き込みがない場合（Ｎｏ）、再び、ＳＴＥＰ４６に移行して、所定時間が経過したか否かが判断される。逆に、ＳＴＥＰ４９でデータの書き込みがあった場合（Ｙｅｓ）、タイマ４を初期化した後（ＳＴＥＰ５１）、ＳＴＥＰ４３以降の動作が行われる。
【００４７】ＳＴＥＰ４４でバンク２ａ，２ｂの動作がバッファ制御部３によって切り換えられると、この切り換えられた状態で、上述した制御動作が行われる。そして、ＳＴＥＰ４３，４６，４７のそれぞれにおいてＹｅｓとなったときに、バンク２ａ，２ｂの動作がバッファ制御部３によって切り換えられる。このように、バンク２ａ，２ｂの動作の切換制御が繰り返し行われる。
【００４８】このように動作させることによって、読み出し用のバンク内のデータが全て読み出されたとき、書き込み用のバンクがメモリフルの状態になったとき、又、書き込み用のバンクにデータが書き込まれてから一定時間が経過したとき、２つのバンクの動作を切り換えることができる。よって、従来のように、書き込み用のバンクがメモリフルの状態になるまで、この書き込み用のバンクの読み出し処理が行われないということがなくなり、処理速度が改善される。
【００４９】＜第３の実施形態＞本発明の第３の実施形態について、図面を参照して説明する。図７は、本実施形態のメモリ制御装置の内部構成を示すブロック図である。図８は、図７のメモリ制御装置の動作を示すフローチャートである。尚、図７のメモリ制御装置において、図１のメモリ制御装置と同一の目的で使用する部分については、同一の符号を付して、その詳細な説明は省略する。
【００５０】図８のメモリ制御装置１ａは、ＣＰＵ６で処理されたデータとこのデータが格納されるメモリ７のアドレスとが一時的に格納されるとともにメモリ７で処理される信号単位毎にデータを送出するバス幅変換部１０と、ＣＰＵ６からデータとともに送出されるアドレスの連続性を検出する連続性検出部１１と、ＣＰＵ６から送出されるデータのアドレス位置を検出するアドレス位置検出部１２と、時間を計測するタイマ１３と、バス幅切換部１０に格納されたデータを読み出すとともにメモリ７への書き込み及び読み出しを行うメモリ制御部５とを有する。
【００５１】このメモリ制御装置１ａにおいて、例えば、ＣＰＵ６からの入力のバス幅が３２ビット（４バイト）であるとともに、メモリ７への出力のバス幅が１２８ビット（１６バイト）であるとする。即ち、ＣＰＵ６から送出されるデータの４倍のデータがメモリ７で処理される。このとき、ＣＰＵ６から送出されるデータとそのデータが格納されるメモリ７のアドレスとによって、３２ビットの信号が構成されてメモリ制御装置１ａに送出される。又、メモリ制御装置１ａは、このような３２ビットの信号を４つ以内の連続した信号毎に組み合わせて、メモリ７に送出する。
【００５２】又、ＣＰＵ６より送出される３２ビットの信号内に含まれるアドレスにおいて、その下位４ビットの値が、“００００”、“０１００”、“１０００”、“１１００”のいずれかとされ、図９のように、この下位４ビットの値によって４つの３２ビットの信号の組み合わせる位置が決定される。即ち、下位４ビットが“００００”となる３２ビットの信号の後に下位４ビットが“０１００”となる３２ビットの信号が、下位４ビットが“０１００”となる３２ビットの信号の後に下位４ビットが“１０００”となる３２ビットの信号が、下位４ビットが“１０００”となる３２ビットの信号の後に下位４ビットが“１１００”となる３２ビットの信号が、それぞれ配置されるように組み合わされた後、１２８ビットの信号としてメモリ制御部５に出力される。
【００５３】このようにＣＰＵ６から３２ビットの信号が入力されるとともに、メモリ７に１２８ビットの信号が出力されるとき、バス幅切換部１０では、４つ以下の３２ビットの信号を組み合わせてメモリ制御部５に出力するため、ＣＰＵ６から与えられる３２ビットの信号を一時的に格納する。又、連続性検出部１１は、ＣＰＵ６から与えられる３２ビットの信号の下位４ビットと、この信号の前にＣＰＵ６から送出されてバス幅切換部１０に格納された３２ビットの信号の下位４ビットを比較して、連続性を調べる。尚、下位４ビットが“００００”、“０１００”、“１０００”、“１１００”となる３２ビットの信号の順にＣＰＵ６から信号が送出されるとき、連続性があるものとする。
【００５４】又、アドレス位置検出部１２は、３２ビットの信号の下位４ビットを“１１００”と比較し、下位４ビットが“１１００”となる３２ビットの信号がＣＰＵ６より送出されたことを検出する。更に、タイマ１３は、バス幅切換部１０に３２ビットの信号が格納されてからＣＰＵ６より次の信号の入力がなかった場合、時間計測を開始する。このように、それぞれのブロックが動作するとき、連続性検出部１１は不連続であることを検出したとき、アドレス位置検出部１２は下位４ビットが“１１００”となる３２ビットの信号を検出したとき、そして、タイマ１３が所定時間経過したことを検出したとき、それぞれ、バス幅切換部１０に制御信号を与えて、メモリ制御部５に信号を送出させる。
【００５５】このような構成のメモリ制御装置１ａの動作について、図８のフローチャートを参照して説明する。まず、ＣＰＵ６から３２ビットの信号がメモリ制御装置１ａに送出されたか否かが判断される（ＳＴＥＰ６１）。そして、ＣＰＵ６から信号が送出されると（Ｙｅｓ）、この信号がバス幅切換部１０に格納される（ＳＴＥＰ６２）。このとき、１２８ビットの信号に組み合わせて出力するとき、図９のような順に並んだ信号が出力されるように、入力される３２ビットの信号のアドレスに含まれる下位４ビットの値によって、信号が格納される領域が決定される。逆に、ＣＰＵ６から信号が送出されないときは（Ｎｏ）、再び、ＳＴＥＰ６１で、ＣＰＵ６から３２ビットの信号が送出されたか否かが判断される。
【００５６】ＳＴＥＰ６１からＳＴＥＰ６２に移行すると、次に、ＣＰＵ６から送出された３２ビットの信号が不連続であることを示す制御信号が、連続性検出部１１からバス幅切換部１０に与えられたか否かが確認される（ＳＴＥＰ６３）。このとき、連続性検出部１１から制御信号がバス幅切換部１０に送出されている場合（Ｙｅｓ）、バス幅切換部１０に格納されている信号とＣＰＵ６から送出された信号が、メモリ７内で別に処理されるものと見なせる。
【００５７】よって、このとき、まず、バス幅切換部１０において、ＣＰＵ６から送出された信号を格納するとともに、この信号の前に格納されていたメモリ制御部５に送出されるように設定される（ＳＴＥＰ６５）。そして、送出されるように準備された図９の順に配置される複数の３２ビットの信号が、バス幅切換部１０からメモリ制御部５に送出される（ＳＴＥＰ７１）。
【００５８】即ち、下位４ビットが“００００”となる３２ビットの信号が格納された後、下位４ビットが“１０００”又は“１１００”となる３２ビットの信号がＣＰＵ６より送出されると、バス幅切換部１０に格納された下位４ビットが“００００”となる３２ビットの信号がメモリ制御部５に送出されるとともに、下位４ビットが“１０００”又は“１１００”となる３２ビットの信号がバス幅切換部１０に格納される。又、下位４ビットが“０１００”となる３２ビットの信号が格納された後、下位４ビットが“１１００”となる３２ビットの信号がＣＰＵ６より送出されると、バス幅切換部１０に格納された下位４ビットが“０１００”となる３２ビットの信号までの信号がメモリ制御部５に送出されるとともに、下位４ビットが“１１００”となる３２ビットの信号がバス幅切換部１０に格納される。
【００５９】一方、ＳＴＥＰ６３において、連続性検出部１１からの制御信号が確認されないとき、次に、アドレス位置検出部１２より、下位４ビットが“１１００”となる３２ビットの信号が送出されたことを示す制御信号がバス幅切換部１０に与えられたか否かが確認される（ＳＴＥＰ６４）。このとき、アドレス位置検出部１２から制御信号がバス幅切換部１０に送出されている場合（Ｙｅｓ）、メモリ制御部５に送出する１２８ビットの信号の最後尾に配置される３２ビットの信号が入力されたこととなるので、バス幅切換部１０において図９の順に配置されて格納された複数の３２ビットの信号が、バス幅切換部１０からメモリ制御部５に送出される（ＳＴＥＰ７１）。
【００６０】一方、ＳＴＥＰ６４において、アドレス位置検出部１２からの制御信号が確認されないとき（Ｎｏ）、ＳＴＥＰ６１と同様、ＣＰＵ６から３２ビットの信号がメモリ制御装置１ａに送出されたか否かが判断される（ＳＴＥＰ６６）。このとき、ＣＰＵ６から信号がされない場合（Ｎｏ）、バス幅切換部１０よりタイマ１３に信号が与えられて、タイマ１３の動作を開始させる（ＳＴＥＰ６７）。逆に、ＳＴＥＰ６６において、ＣＰＵ６から信号がされた場合（Ｙｅｓ）、ＳＴＥＰ６２に移行して、入力された信号がバス幅切換部１０に格納された後、ＳＴＥＰ６３以降の動作が行われる。
【００６１】ＳＴＥＰ６６からＳＴＥＰ６７に移行して、タイマ１３の時間計測動作を開始させると、タイマ１３より、所定時間が経過したことを示す制御信号が、バス幅切換部１０に与えられたか否かが確認される（ＳＴＥＰ６８）。このとき、タイマ１３から制御信号がバス幅切換部１０に送出されている場合（Ｙｅｓ）、ＣＰＵ６からメモリ制御装置１に送出する信号が終了したものとみなすことができる。よって、タイマ１３が初期化された後（ＳＴＥＰ７０）、バス幅切換部１０において図９の順に配置されて格納された複数の３２ビットの信号が、バス幅切換部１０からメモリ制御部５に送出される（ＳＴＥＰ７１）。
【００６２】一方、タイマ１３から制御信号がバス幅切換部１０に送出されていない場合（Ｎｏ）、ＳＴＥＰ６１，６６と同様、ＣＰＵ６から３２ビットの信号がメモリ制御装置１ａに送出されたか否かが判断される（ＳＴＥＰ６９）。このとき、ＣＰＵ６から信号がされない場合（Ｎｏ）、ＳＴＥＰ６８に移行して、タイマ１３から制御信号が送出されたか否かが確認される。逆に、ＳＴＥＰ６９において、ＣＰＵ６から信号がされた場合（Ｙｅｓ）、タイマ１３が初期化された後（ＳＴＥＰ７２）、ＳＴＥＰ６２以降の動作が行われる。
【００６３】このようにすることで、メモリ７で処理する信号単位毎に、メモリ７にデータを書き込むことができるため、メモリ７へのアクセス回数を低減させることができる。又、タイマ１３を備えることによって、ＣＰＵ６から入力されるデータが終了したにもかかわらず、バス幅切換部１０にデータが格納されているときにも、所定時間が経過すると、メモリ７への書き込みを行うことができる。
【００６４】＜第４の実施形態＞本発明の第４の実施形態について、図面を参照して説明する。図１０は、本実施形態のメモリ制御装置の内部構成を示すブロック図である。尚、図１０のメモリ制御装置において、図５及び図７のメモリ制御装置と同一の目的で使用する部分については、同一の符号を付して、その詳細な説明は省略する。
【００６５】図１０のメモリ制御装置１ｂは、第２の実施形態（図５）のメモリ制御装置１と第３の実施形態（図７）のメモリ制御装置１ａとを組み合わせたもので、バッファ２の後段にバス幅切換部１０、連続性検出部１１、アドレス位置検出部１２が設けられ、バッファ２内に格納された信号がバス幅切換部１０で一旦格納された後、メモリ制御部５に与えられるような構成となっている。その他の接続関係は、図５又は図７のメモリ制御装置１，１ａと同様となる。
【００６６】即ち、ＣＰＵ６から送出されるデータ及びアドレス（第３の実施形態の３２ビットの信号に相当）がバッファ２に与えられる。そして、バッファ２はバンク２ａ，２ｂによって構成され、このバンク２ａ，２ｂのそれぞれに書き込まれるデータ量がカウンタ３１によって計数されるとともに、バンク２ａ，２ｂのそれぞれから読み出されるデータ量がカウンタ３２によって計数される。そして、バッファ制御部３がカウンタ３１，３２及びタイマ４より与えられる信号に応じて、バンク２ａ，２ｂの動作の切換を行う。尚、この動作の切換については、第２の実施形態と同様、図６のフローチャートにおける動作に基づいて行われるので、その詳細な説明は省略する。
【００６７】又、バッファ２より送出されるデータ及びアドレスがバス幅切換部１０に与えられるとともに、この送出されるデータ及びアドレスに応じて連続性検出部１１及びアドレス位置検出部１２が制御信号をバス幅制御部１０に与える。この連続性検出部１１及びアドレス位置検出部１２からの制御信号と、タイマ１３からの制御信号に応じてバス幅制御信号１０がデータ及びアドレスをメモリ制御部５に送出する。尚、このメモリ制御部５の読み出し動作については、第３の実施形態と同様、図８のフローチャートにおける動作に基づいて行われるので、その詳細な説明は省略する。
【００６８】このようにすることで、ＣＰＵ６から送出されたデータをバッファ２によって潤滑にバス幅切換部１０に送出するとともに、バス幅切換部１０に送出されたデータをメモリ７で処理される信号単位毎にメモリ制御部５に送出することができる。よって、データの処理速度を改善するとともに、メモリ７へのアクセス回数を低減させることができる。
【００６９】尚、本実施形態のメモリ制御装置は、第２の実施形態及び第３の実施形態のメモリ制御装置を組み合わせたものとしたが、第２の実施形態のメモリ制御装置内の各ブロックの代わりに第１の実施形態のメモリ制御装置内の各ブロックを使用しても構わない。
【００７０】
【発明の効果】本発明のメモリ制御装置によると、データが入力されてから所定時間が経過する間、データが未入力の状態となったとき、現在データが書き込まれているバッファ内のバンクを読み出し可能な状態とするとともに、他のバンクにデータが書き込まれるように、バッファを制御することができる。そのため、従来のように、バンクがメモリフルの状態になるまで読み出しが行われないということを避けることができ、メモリに書き込みを行う際の処理速度の改善を図ることができる。又、本発明のメモリ制御装置によると、メモリにおいて処理される信号単位毎に、入力される第１信号を組み合わせて第２信号を生成し、メモリに書き込みを行うことができる。よって、メモリへのアクセス回数を従来に比べて低減することができるため、結果的に、メモリに書き込みを行う際の処理速度の改善を図ることができる。
【出願人】 【識別番号】０００００１８８９
【氏名又は名称】三洋電機株式会社
【出願日】 平成１２年１０月１９日（２０００．１０．１９）
【代理人】 【識別番号】１００１１１３８３
【弁理士】
【氏名又は名称】芝野 正雅
【公開番号】 特開２００２−１３２５７２（Ｐ２００２−１３２５７２Ａ）
【公開日】 平成１４年５月１０日（２００２．５．１０）
【出願番号】 特願２０００−３１９２１３（Ｐ２０００−３１９２１３）