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【発明の名称】 絶対値累積加減算回路
【発明者】 【氏名】庄司 武正

【氏名】増田 浩一
【要約】 【課題】小さな回路規模で高速に絶対値の累積加減算を実行することを可能とする絶対値累積加減算回路を提供する。

【解決手段】絶対値加減算回路は、２の補数で表現された２つのデータの加減算を行う加減算器と、前記２つのデータを加算するか減算するかの選択を制御する制御信号を生成して前記加減算器へ出力する加減算器制御装置と、前記加減算器の演算結果を格納するとともに前記加減算器に供給するレジスタと、を備える。
【特許請求の範囲】
【請求項１】２の補数で表現されたデータを演算する演算装置において、前記データの加減算を行う加減算器と、前記データを加算するか減算するかの選択を制御する制御信号を生成して前記加減算器へ出力する加減算器制御装置と、前記加減算器の演算結果を格納するとともに前記加減算器に供給するレジスタと、を備えてなることを特徴とする絶対値累積加減算回路。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、音声データのエネルギー計算などに使用される絶対値累積加算器に関するものであり、特に、マイクロプロセッサ、ディジタルシグナルプロセッサ等の演算処理装置などに使用される。
【０００２】
【従来の技術】図３に示す従来の絶対値累積加減算回路は、入力データＡの絶対値とレジスタ９４に格納された累積データＢとの累積加減算を行う回路である。この回路では先に入力データＡの絶対値を計算し、その後累積データＢとの加減算を行う。
【０００３】まず、入力データＡの絶対値を計算するため、入力データＡとその最上位ビットｍの値を反転回路９１に入力し、最上位ビットｍの値を用いてデータＡ’を生成し、その出力をインクリメンタ９２に入力することで、入力データＡの絶対値データＡ’’を計算する。ここまでの動作を以下に詳細に説明する。
【０００４】図３における反転回路９１は、図４に示されるビット反転器９５１〜９５ｍによって構成されており、入力データＡの値が負であるとき、入力データＡの最上位ビットｍが１であるので、入力データＡの第１ビット〜第ｍビットの値であるＡ１〜Ａｍをすべて反転してビット出力Ａ１’〜Ａｍ’として出力し、データＡ’を生成する。また、入力データＡの値が正のとき、入力データＡの最上位ビットｍが０であるので、入力データＡの第１ビット〜第ｍビットの値であるＡ１〜Ａｍの値をそのままビット出力Ａ１’〜Ａｍ’として出力し、データＡの１の補数であるデータＡ’を生成するものである。
【０００５】反転回路９１から出力されたデータＡ’と入力データＡの最上位ビットｍが、図３に示されるインクリメンタ９２に入力されて、データＡ’と入力データＡの最上位ビットｍとの演算が実行されることで、もとの入力データＡの絶対値データＡ’’が生成される。インクリメンタ９２は、図５のブロック図に示される半加算器９６１〜９６ｍによって実現できる。ここで、半加算器９６１〜９６ｍは、入力データＡが負の数である場合は、Ａの最上位ビットｍが１であるので、反転回路９１を通過したデータＡ’の最下位ビットに１を加算する、すなわち演算Ａ’＋ｍを実行して絶対値データＡ’’を出力する。また、入力データＡが正の数である場合は、Ａの最上位ビットｍが０であるので、演算Ａ’＋ｍを実行することで、データＡ’をそのまま絶対値データＡ’’として出力するものである。これは、データＡの１の補数であるデータＡ’に、データＡの値の正負によりデータＡ’に１を足しているものであり、以上の入力データＡから絶対値データＡ’’を計算する動作は、入力データＡの２の補数を出力しているものである。
【０００６】絶対値データＡ’’とレジスタ９４に格納された累積データＢを加減算器９３に入力することにより加減算する。加減算制御信号OPが加算の場合はＢ＋Ａ’’を実行し、加減算制御信号ＯＰが減算の場合はＢ−Ａ’’を実行して、演算結果を演算データＣとして生成する。演算データＣをレジスタ９４に格納し、次の演算サイクルの累積データＢとして使用することにより、入力データＡの絶対値累積加算を実行する。
【０００７】
【発明が解決しようとする課題】しかしながら、上記に示したように従来の絶対値累積加減算回路においては、入力データの絶対値を計算するための反転回路９１とインクリメンタ９２が必要であるため、回路規模が大きくなるという問題があった。また、加減算器９３で加減算を実行する前に反転回路９１とインクリメンタ９２による演算が必要があるため全体として長い計算時間を必要とする問題があった。
【０００８】本発明は、上記の問題を鑑みてなされたもので、その目的は、小さい回路規模で高速に絶対値の累積加減算を実行することを可能とする高性能な絶対値累積加減算回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するために本発明の絶対値加減算回路は、２の補数で表現された２つのデータの加減算を行う加減算器と、前記２つの入力データを加算するか減算するかの選択を制御する制御信号を生成して前記加減算器へ出力する加減算器制御装置と、前記加減算器の演算結果を格納するとともに格納した累積データを前記加減算器に供給するレジスタと、を備えることを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図示例と共に説明する。
【００１１】本発明における絶対値加減算回路の基本構成を、図１に基づいて以下に説明する。
【００１２】絶対値加減算回路は、入力データＡと累積データＢの演算を指定する加減算制御信号ＯＰと入力データＡの最上位ビットｍの値を入力とし加減算器１に実際の演算を指定する制御信号ＯＰ’を出力する加減算器制御装置２と、制御信号ＯＰ’の演算指定により入力データＡと累積データＢを演算する加減算器１と、加減算器１から出力される演算データＣを保持するとともに、次回の演算に使用される累積データＢとして加減算器１に出力するレジスタ３と、を備えてなるものである。
【００１３】次に、本実施の形態における絶対値加減算回路の動作について説明する。
【００１４】入力データＡの正負により、加減算器制御装置２に入力される加減算制御信号ＯＰと、加減算器１に入力される制御信号ＯＰ’の値を変化させることで入力データの累積的な絶対値加減算を行うものである。
【００１５】入力データＡが負の数である場合で、加減算器制御装置２に入力される加減算制御信号ＯＰが加算であるとき、加減算器制御装置は加減算器へ出力する制御信号ＯＰ’を減算とすることで、加減算器によって、Ｃ＝Ｂ−Ａを実行する。入力データＡは負の数なので、｜Ａ｜＝−Ａであり、前記の式は、Ｃ=Ｂ＋（−Ａ）=Ｂ＋｜Ａ｜となり、入力データＡの絶対値の累積的な加算を実行することになる。
【００１６】また、加減算器制御装置２に入力される加減算制御信号ＯＰが減算であるとき、加減算器制御装置に入力される加減算制御信号ＯＰが減算であるとき、加減算制御装置は加減算器へ出力する制御信号ＯＰ’を加算とすることで、加減算器によりＣ＝Ｂ＋Ａを実行する。入力データＡは負の数なので、｜Ａ｜＝−Ａであり、前記の式は、Ｃ＝Ｂ−（−Ａ）＝Ｂ−｜Ａ｜という演算にすることができる。これにより入力データＡの絶対値の累積的な減算を実行することになる。
【００１７】また、入力データＡが正の数である場合で、加減算器制御装置２に入力される加減算制御信号ＯＰが加算であるとき、加減算器制御装置は加減算器へ出力する制御信号ＯＰ’をそのまま加算とすることで、加減算器により、Ｃ＝Ｂ＋Ａという演算を実行する。入力データＡは正の数なので、｜Ａ｜＝Ａであり、前記の式は、Ｃ＝Ｂ＋｜Ａ｜という演算になり、入力データＡの絶対値の累積的な加算を実行できる。
【００１８】また、加減算器制御装置２に入力される加減算制御信号ＯＰが減算であるとき、加減算器制御装置は加減算器へ出力する制御信号ＯＰ’を加算とすることで、加減算器により、Ｃ=Ｂ−Ａという演算を実行する。入力データＡは正の数なので、｜Ａ｜＝Ａであり、前記の式は、Ｃ＝Ｂ−｜Ａ｜という演算になり、入力データＡの絶対値の累積的な減算を実行できる。
【００１９】次に、本発明に係わる絶対値加減算回路の一実施形態として、加減算器制御装置２として排他的論理和演算器５を用いた場合の４−ｂｉｔ加減算の動作について図２に基づいて説明する。
【００２０】排他的論理和演算器５は、４−ｂｉｔ入力データが負の数、すなわちデータＡの最上位ビットｍが１のときには、１−ｂｉｔ加減算制御信号ＯＰをビット反転し、すなわち１−ｂｉｔ加減算制御信号ＯＰが１であれば０に、逆に０であれば１にして１−ｂｉｔ制御信号ＯＰ’として４−ｂｉｔ加減算器４に出力する。また、４−ｂｉｔ入力データＡが正の数、すなわちデータＡの最上位ビットｍが０のときには、１−ｂｉｔ加減算制御信号ＯＰをそのまま、すなわち１−ｂｉｔ加減算制御信号ＯＰが１であれば１、逆に０であれば０の１−ｂｉｔ制御信号ＯＰ’として４−ｂｉｔ加減算器４に出力する。
【００２１】排他的論理和演算器５の出力である１−ｂｉｔ制御信号ＯＰ’を入力した４−ｂｉｔ加減算器４は、１−ｂｉｔ制御信号ＯＰ’が０の場合には、４−ｂｉｔレジスタ６に格納された累積データＢと入力データＡとの加算Ｂ＋Ａを実行して、演算データＣを４−ｂｉｔレジスタ６に出力する。また、１−ｂｉｔ制御信号ＯＰ’が１の場合には、４−ｂｉｔレジスタ６に格納された累積データＢと入力データＡとの減算Ｂ−Ａを実行して演算データＣを４−ｂｉｔレジスタ６に出力する。
【００２２】４−ｂｉｔレジスタ６は、４−ｂｉｔ加減算器４の演算データＣを格納するとともに、格納されている累積データを４−ｂｉｔ加減算器４のオペランドの累積データＢとして出力する。
【００２３】これにより、入力データＡが負の数であれば、加減算制御信号ＯＰの演算操作を反転して実行し、正の数であれば、加減算制御信号ＯＰの演算操作をそのまま実行することで、絶対値の累積的な加減算が可能となる。
【００２４】以上のことから加減算器制御装置２は、４−ｂｉｔ加減算で用いられた排他的論理和演算器５のように非常に単純な回路で構成できるものであり、また、加減算器制御装置２以外には、加減算器１とレジスタ３を備えるだけで絶対値累積加減算回路を実現できるものであるので、回路規模全体を小さくすることができる。さらに、加減算器制御装置２は単純な機能をもつものであるので、演算も高速に行え、絶対値累積加減算回路全体での演算時間の短縮も図ることができる。
【００２５】
【発明の効果】本発明の絶対値累積加減算回路によれば、小さい回路規模で高速に絶対値の累積加減算を実行する絶対値累積加減算回路を提供することができる。
【出願人】 【識別番号】０００００５８３２
【氏名又は名称】松下電工株式会社
【出願日】 平成１２年１０月２６日（２０００．１０．２６）
【代理人】 【識別番号】１００１１１５５６
【弁理士】
【氏名又は名称】安藤 淳二 （外１名）
【公開番号】 特開２００２−１３２４９４（Ｐ２００２−１３２４９４Ａ）
【公開日】 平成１４年５月１０日（２００２．５．１０）
【出願番号】 特願２０００−３２７７１５（Ｐ２０００−３２７７１５）