| 【発明の名称】 |
デジタルデータの加算回路 |
| 【発明者】 |
【氏名】フーガー ポール
【氏名】ネタルバル フィリップ
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| 【要約】 |
【課題】加算結果の飽和回路の省電力化を図る。
【解決手段】デジタルデータの加算回路であって、予め定められたデータビット幅ｎを有するデータ入力１８，１９に入力されるデジタル入力データ値を加算し、加算出力データ値を形成して出力２１に出力するためのデジタル加算器２０と、加算出力データ値を上側データしきい値Ｓmaxおよび下側データしきい値Ｓminによって定められたデータ値域内で制限し、データ入力２３に入力するための飽和回路２４とを具備し、 加算出力データ値のｎ−ｍ個の最下位ビットＬＳＢが飽和回路２４のデータ入力２３に直接入力され、加算出力データ値のｍ個の最上位ビットＭＳＢがクロックステート制御されたラッチレジスタ２７を経て飽和回路２４のデータ入力２３に入力されるように切り替わることを特徴とする。 |
【特許請求の範囲】
【請求項１】 デジタルデータの加算回路であって、デジタル加算器（２０）のデータ入力（１８，１９）に入力されるデジタル入力データ値を加算し、加算出力データ値を形成して前記デジタル加算器（２０）の出力（２１）に出力するためのデジタル加算器（２０）であって、前記データ入力（１８，１９）が予め定められたデータビット幅ｎを有するデジタル加算器（２０）と、前記加算出力データ値を上側データしきい値（Ｓmax）および下側データしきい値（Ｓmin）によって定められたデータ値域内で制限し、飽和回路（２４）のデータ入力（２３）に入力するための飽和回路（２４）とを具備し、クロック信号（ＣＬＫ）が与えられたときに前記加算出力データ値のｎ−ｍ個の最下位ビット（ＬＳＢ）が前記飽和回路（２４）のデータ入力（２３）に直接入力され、反転されたクロック信号（（ＣＬＫ）’）が与えられたときに前記加算出力データ値のｍ個の最上位ビット（ＭＳＢ）がクロックステート制御されたラッチレジスタ（２７）を経て前記飽和回路（２４）のデータ入力（２３）に入力されるように切り替わることを特徴とする加算回路。
【請求項２】 前記加算回路は、前記デジタル入力データ値をバッファ記憶するための入力レジスタ（６，７）をさらに具備することを特徴とする請求項１記載の加算回路。
【請求項３】 前記加算回路は、前記飽和回路（２４）により制限された前記加算出力データ値をバッファ記憶するための出力レジスタ（４３）をさらに具備することを特徴とする請求項１または２記載の加算回路。
【請求項４】 前記加算回路は、前記デジタル入力データ値をバッファ記憶するための入力レジスタ（６，７）および前記飽和回路（２４）により制限された前記加算出力データ値をバッファ記憶するための出力レジスタ（４３）をさらに具備し、前記入力レジスタ（６，７）および前記出力レジスタ（４３）は、クロック信号（ＣＬＫ）を適用するためにクロック信号ラインに接続されていることを特徴とする請求項１記載の加算回路。
【請求項５】 前記クロックステート制御されたラッチレジスタ（２７）は、インバータ回路（３１）を経て前記クロック信号ラインに接続された制御入力（２８）を具備することを特徴とする請求項１〜４のいずれかに記載の加算回路。
【請求項６】 前記２つのデータしきい値（Ｓmin，Ｓmax）は設定できることを特徴とする請求項１〜５のいずれかに記載の加算回路。
【請求項７】 前記飽和回路（２４）は、前記上側しきい値（Ｓmax）と前記加算出力データ値とを比較する第1のコンパレータ（４８）および前記下側しきい値（Ｓmin）と前記加算出力データ値とを比較する第２のコンパレータ（６１）を具備することを特徴とする請求項１〜６のいずれかに記載の加算回路。
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【発明の詳細な説明】【０００１】本発明は、加算回路によって算出された出力データの値域を制限するための飽和回路におけるデジタルデータの省電力加算回路に関する。
【０００２】ドイツ国特許40 10 735 C 2号公報には、デジタルワードシリアル乗算回路が開示されている。これにより、２ビットパラレルの２値の信号値が演算される。この信号値は、それぞれ最上位および最下位を含む重要度の順に昇順されたビットを有している。
【０００３】図１は飽和回路におけるデジタルデータの加算回路を示す図である。加算回路は、２つのデジタルデータ値Ａ，Ｂをデジタル加算する。データ値Ａ，Ｂは、どちらもクロックが投入された入力レジスタに記入される。また、データ値Ａ，Ｂは、予め定められたビット幅ｎを有する。入力レジスタＡ，Ｂは、入力データＡ，Ｂを加算するためのバッファ記憶装置として機能する。また、入力レジスタＡ，Ｂは、ｎ本のデータラインを経てデジタル加算器ＡＤＤのデータ入力に接続されている。デジタル加算器ＡＤＤは、ｎ個の全加算器を元にしており、ｎビット幅の加算出力を有し、加算によって形成された加算出力データ値を飽和回路ＳＡＴに伝送する。飽和回路ＳＡＴは、加算出力データ値を上下のデジタルしきい値Ｓmin，Ｓmaxにより定められるデータ値域内に制限する。これにより、デジタル出力信号を短縮することができる。飽和回路ＳＡＴによって制限された加算出力データ値は、クロックが投入された出力レジスタにバッファ記憶され、以降のデータ処理過程へ伝送される。２つの入力レジスタＡ，Ｂおよび出力レジスタは、共通のクロックラインを経てクロック信号ＣＬＫによって同期されている。
【０００４】図２は図１に示されるような従来の加算回路における信号の時系列図である。
【０００５】従来の加算回路は、クロック周期ＴCLKが予め定められたクロック信号ＣＬＫをクロック信号回路から受け取る。時刻ｔ0において信号が立ち上がると入力データレジスタＡ，Ｂにおいてデータ変化が生じる。すなわち、加算器ＡＤＤにおいて加算が行われる。信号伝送時間経過後、時刻ｔ2より加算器ＡＤＤの出力に加算出力データ値が生じる。同時に、「グリッチング（glitching）」が加算器ＡＤＤに発生する。すなわち、最終の加算出力データ値が確定するまで出力データ値が上下する。グリッチングは短期間の破壊パルスである。飽和回路ＳＡＴは、破壊パルスによる影響をうけた加算器ＡＤＤからのデジタル出力信号を受け取り、時刻ｔ3から時刻ｔ5の間に不安定なデータを出力レジスタに伝送する。制限された加算出力データ値は、上下のしきい値およびデジタル加算器の加算出力値をとる間の時間ΔＴにおいて前後に変動する（「トグリング（toggling）」）。上下のしきい値を取り替えることによって、飽和回路ＳＡＴにより伝送されるデータは、とても多くの切替命令を受け取る。その結果、飽和回路ＳＡＴにおいて非常に大きい電力損失となる。
【０００６】それゆえ、本発明の目的は、飽和回路内の切替命令よる電力損失を最小限にすることができる飽和回路におけるデジタルデータの加算回路を提供することである。
【０００７】この目的は、請求項１に記載された特徴を有するデジタルデータの加算回路の発明によって達成される。
【０００８】本発明は、デジタルデータの加算回路であって、デジタル加算器のデータ入力に入力され、形成された加算出力データ値をデジタル加算器の出力に出力するデジタル入力データ値であって、予め定められたデータビット幅ｎを有する入力データ値を加算するためのデジタル加算器と、【０００９】加算出力データ値を上下のしきい値によって定められたデータ値域内で制限し、飽和回路のデータ入力に入力するするための飽和回路とを具備し、【００１０】加算出力データ値のｎ−ｍ個の最下位ビット（ＬＳＢ）が飽和回路のデータ入力に直接入力され、加算出力データ値のｍ個の最上位ビット（ＭＳＢ）がクロックステート制御されたラッチレジスタを経て飽和回路のデータ入力に入力されるように切り替わるものである。
【００１１】加算回路は、デジタル入力データ値をバッファ記憶するための入力レジスタを具備することが好ましい。
【００１２】加算回路は、飽和回路により制限された加算出力データ値をバッファ記憶するための出力レジスタをさらに具備することが好ましい。
【００１３】加算回路は、前記デジタル入力データ値をバッファ記憶するための入力レジスタおよび前記飽和回路により制限された前記加算出力データ値をバッファ記憶するための出力レジスタをさらに具備し、入力レジスタおよび出力レジスタは、クロック信号ＣＬＫを適用するためにクロック信号ラインに接続されていることが好ましい。
【００１４】クロックステート制御されたラッチレジスタは、インバータ回路を経てクロック信号ラインに接続された制御入力を具備することが好ましい。
【００１５】上下のデータしきい値は設定できるのが好ましい。
【００１６】飽和回路は、上側しきい値と加算出力データ値とを比較する第1のコンパレータおよび下側しきい値と加算出力データ値とを比較する第２のコンパレータを具備することが特に好ましい。
【００１７】本発明に係るデジタルデータの加算回路の好ましい実施形態について、本発明の特徴部分を説明するべく添付した図面を参照しつつ、以下に説明する。
【００１８】図３は本発明に係るデジタルデータの加算回路のブロック図である。図３により明らかなように、本発明に係る加算回路１は、デジタル入力値を適用するための第１のデータ入力２および第２のデータ入力３を具備している。入力データ値は、バッファ記憶のためのｎ個の並行データライン４，５を経てそれぞれｎビット幅で入力レジスタ６，７に書き込まれる。入力レジスタ６，７は、それぞれクロック信号入力８，９を具備する。２つの入力レジスタ６，７のクロック信号入力８，９は、クロックライン１０，１１，１２を経て加算回路１にあるクロック信号の分岐ノード１３に接続されている。クロック信号の分岐ノード１３は、内部クロックライン１４を経て加算回路１のクロック信号入力１５に接続される。入力レジスタ６，７のデータ出力は、ｎ個の並行データライン１６，１７を経てデジタル加算器２０のデータ入力１８，１９に接続されている。デジタル加算器２０は、全加算器の構成を有することが好ましい。デジタル加算器２０は、デジタルデータ入力１８，１９にある２つのデジタル入力データ値を加算し、データ出力２１から加算出力データ値を伝送する。
【００１９】形成された加算出力データ値のｎ−ｍ個の最下位ビット（ＬＳＢ）は、ｎ−ｍ個の並列データビットライン２２を経て直接的に下流の飽和回路２４のデータ入力２３に適用される。
【００２０】形成された加算出力データ値のｍ個の最上位ビット（ＭＳＢ）は、ｍ個の並列データビットライン２５を経てクロックステート制御されるラッチレジスタ２７のデータ入力２６に適用される。クロックステート制御されるラッチレジスタ２７は、制御入力２８を具備する。この制御入力２８は、制御ライン２９を経てインバータ回路３１の出力３０に接続されている。インバータ回路３１は、入力３２を具備し、この入力３２は、信号ライン３３を経てクロック信号の分岐ノード１３に接続されている。インバータ回路３１は、入力３２にあるクロック信号ＣＬＫを反転させ、制御信号ＥＮとしてクロックステート制御されるラッチレジスタ２７の制御入力２８に伝送される。クロックステート制御されるラッチレジスタ２７は、データ出力３４を有し、このデータ出力３４は、ｍ個のデータビットライン３５を経て下流の飽和回路２４のデータ入力２３に接続されている。飽和回路２４は、データ入力２３にある加算出力データ値を上側データしきい値Ｓmaxおよび下側データしきい値Ｓminによって定められたデータ値域内に制限する。上下のデータしきい値Ｓmax，Ｓminは、設定ライン３６，３７を経て加算回路１の設定接続部３８，３９により設定され得ることがより好ましい。飽和回路２４は、データ出力４０を具備し、このデータ出力４０は、ｎ個の並列データビットラインライン４１を経て加算回路１のデータ出力レジスタ４３のデータ入力４２に接続されている。データ出力レジスタ４３はクロック信号入力４４を具備し、このクロック信号入力４４は、クロック信号ライン４５を経てクロック信号の分岐ノード１３に接続されている。データ出力レジスタ４３は、飽和回路２４により制限された加算出力データ値をバッファ記憶し、ｎ個の並列接続されたデータビットライン４６を経て加算回路１のデータ出力４７に接続されている。
【００２１】図４は本発明に係る加算回路に含まれる飽和回路のブロック図である。飽和回路２４は、設定ライン３６にある上側データしきい値Ｓmaxとデータ入力２３にある加算出力データ値とを比較する第１のコンパレータ４８を具備している。この目的のために、第１のコンパレータ４８は、第１の信号入力４９および第２の信号入力５０を具備する。つまり、ライン５１を経て加算器２０により出力された加算出力データ値を受け取るため、およびライン５２を経て上側データしきい値Ｓmaxを受け取るためである。第１のコンパレータ４８は、制御ライン５３を経て第１のマルチプレクサ５４を制御する。この第１のマルチプレクサ５４は、データライン５６から第１のデータ入力５５を経て上側データしきい値Ｓmaxを受け取り、データライン５８から第２のデータ入力５７を経て加算出力データ値ＡＤＤoutを受け取る。
【００２２】第１のマルチプレクサ５４の出力値はデータライン５９を経て飽和回路２４における第２のコンパレータの第１の信号入力６０に適用される。第２のコンパレータ６１は、第２の信号入力６２を具備し、この第２の信号入力は、ライン６３を経て設定ライン３７から設定可能な下側データしきい値Ｓminを受け取る。第２のコンパレータ６１は制御ライン６４を経て第２のマルチプレクサ６５を制御する。この第２のマルチプレクサ６５は、データライン６７から第１のデータ入力６６を経て下側データしきい値Ｓminを受け取る。また、第２のマルチプレクサ６５は、第２のデータ入力６８を具備し、データライン６９を経て第１のマルチプレクサ５４から伝送されたデータ値が第２のデータ入力６８に適用される。第２のマルチプレクサ６５の出力側は、ライン７０を経て飽和回路２４の出力４０に接続されている。
【００２３】第１のコンパレータ４８が、加算器２０から出力された加算出力データ値ＡＤＤoutが設定された上側データしきい値Ｓmaxより大きいことを検出した場合、第１のコンパレータ４８は、制御ライン５３を介して第１のマルチプレクサ５４を制御し、第１のマルチプレクサ５４において第１のデータ入力５５が出力側のデータライン５９に接続するように切り替える。反対に、第１のコンパレータ４８が、加算出力データ値ＡＤＤoutが上側データしきい値Ｓmaxより小さいことを検出した場合、第１のコンパレータ４８は、制御ライン５３を介して第１のマルチプレクサ５４を制御し、第１のマルチプレクサ５４において第２のデータ入力５７が出力側のデータライン５９に接続するように切り替える。したがって、現実の加算出力データ値をもとに処理される。
【００２４】第２のコンパレータ６１は、データライン５９にある実際のデータ値と下側データしきい値Ｓminとを比較し、同様に、制御ライン６４を介して第２のマルチプレクサ６５を制御する。データライン５９にある実際のデータ値が下側データしきい値Ｓminより小さい場合、第２のマルチプレクサ６５のデータ入力６６が飽和回路２４のデータ出力４０に接続するように切り替えられる。一方、データライン５９にある実際のデータ値が下側データしきい値Ｓminより大きい場合、第２のマルチプレクサ６５の第２のデータ入力６８が飽和回路２４のデータ出力４０に接続するように切り替えられる。
【００２５】図４に具体的に示されているように、飽和回路２４は、２つのコンパレータ回路４８，６１および２つのマルチプレクサ５４，６５によって実現されている。
【００２６】２つのデータしきい値Ｓmax，Ｓminは、より好ましくは以下のようなものが選ばれる。
Ｓmax＝２(n-1)−１Ｓmin＝−２(n-1)【００２７】上側データしきい値Ｓmaxは、最上位ビットＭＳＢとして１つの０および最下位ビットＬＳＢとしてｎ−１個の１を含んでいる。それゆえ、Ｓmaxは次のように表される。
Ｓmax＝２(n-1)−１【００２８】下側データしきい値Ｓminは、最上位ビットＭＳＢとして１つの１および最下位ビットＬＳＢとしてｎ−１個の０を含んでいる。
【００２９】下側データしきい値Ｓminは、結果的に次のように表される。
Ｓmin＝−２(n-1)【００３０】図５は図３に示されるような本発明に係る加算回路において信号が立ち上がる様子を示した時系列図である。クロック信号入力１５には、加算回路１に共通のクロック信号ＣＬＫがある。時刻ｔ0において、入力データレジスタ６，７に置かれている入力データ値Ａ，Ｂは、クロック信号ＣＬＫが立ち上がることによって時刻ｔ1で示される特定の信号伝送時間の後に立ち上がり、デジタル加算器２０のデータ入力１８，１９に向けてデータを伝送する。時刻ｔ2になると、デジタル出力信号ＡＤＤoutがデジタル加算器２０のデータ出力２１に到達する。データ出力２１に出力される出力データ値は、時刻ｔ4まで変動し、その後確定する。
【００３１】インバータ回路３１によって反転されたクロック信号（ＣＬＫ）’は、イネーブル信号ＥＮとしてラッチ回路２９の制御入力２８に表れる。時刻ｔ0から時刻ｔ6の間では、ラッチ回路２７により最上位ビットＭＳＢでないものが飽和回路２４に伝送されるように切り替えられる。時刻ｔ2から時刻ｔ4の間では、データビットがデジタル加算器２０のデータ出力２１において前後に変動する。
【００３２】時刻ｔ3から時刻ｔ4の間では、最下位ビットＬＳＢのグリッチングが飽和回路２４のデータ出力４０において生じる。最上位ビットＭＳＢ−ＳＡＴoutが飽和回路２４のデータ入力２３において安定であるため、上側データしきい値Ｓmaxと下側データしきい値Ｓminとの間で起きる前後変動（トグリング）は、発生しなくなり、その結果、ビット切替の命令が出される回数が最小限になる。このように、本発明に係る加算回路１によれば、最上位ビットＭＳＢのためのラッチレジスタ２７により、飽和回路２４内の切り替えによる電力損失が最小限となる。
【００３３】飽和回路２４のデータ出力４０において生じるトグリングまたは前後変動を最大限抑制するため、ラッチされた最上位ビットＭＳＢの数ｍは以下のように選ばれることが好ましい。
ｍ ＞ １【００３４】ｍの値が増加すると飽和回路２４内の切り替えによる電力損失は降下するが、ラッチレジスタ２７内の切替命令のために切り替えによる電力損失は増加する。加算回路１全体で切り替えによる電力損失を最小限にするためには、以下のようにすることで達成される。
ｍ＝１＋２【００３５】加算されるための入力データのデータビット幅ｎは一般的に２０データビット以上である。選択されたしきい値Ｓmin，Ｓmaxによって、４または５データビットの値がｍとして選ばれるのが好ましい。
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| 【出願人】 |
【識別番号】５００３９０７１１
【氏名又は名称】インフィネオン・テクノロジーズ・アーゲー
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| 【出願日】 |
平成１３年８月２３日（２００１．８．２３） |
| 【代理人】 |
【識別番号】１０００７４３３２
【弁理士】
【氏名又は名称】藤本 昇 （外５名）
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| 【公開番号】 |
特開２００２−１３２４９２（Ｐ２００２−１３２４９２Ａ） |
| 【公開日】 |
平成１４年５月１０日（２００２．５．１０） |
| 【出願番号】 |
特願２００１−２５２６９２（Ｐ２００１−２５２６９２） |
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