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【発明の名称】 遅延計算方法及び遅延計算プログラムを記載した記録媒体
【発明者】 【氏名】坂本 敏行
【要約】 【課題】配線の遅延時間を短時間で求め、且つ、電圧の閾値がどのような場合でも、実用に耐え得る精度で前記遅延時間を求めること。

【解決手段】配線を抵抗と容量のパイ型回路に近似し、その配線を駆動するセルの出力ピンをステップ電圧波形の電源とそれに直列に接続された抵抗と近似し、上記パイ型回路を駆動する場合の遅延時間と純粋容量を駆動する場合の遅延時間の差を求め、予め計算しておいたセルの遅延時間に上記差を加えることで、セルの出力ピン位置での遅延時間を計算する。前記ステップ電圧波形の電源でのセルの出力ピン位置の電圧波形のラプラス変換されたＳのｎ乗までの係数をセルの入力ピンまで変換し、セルの入力ピン位置の電圧波形のラプラス変換されたＳのｎ乗までの係数から入力ピン位置の電圧波形を求めて入力ピン位置までの遅延時間を計算し、入力ピン位置の遅延時間と出力ピン位置の遅延時間の差を配線の遅延とする。
【特許請求の範囲】
【請求項１】 信号遅延時間を求める対象の配線のラプラス変換されたアドミッタンスを求める第１のステップと、前記第１のステップにより求められた前記アドミッタンスをパイ型回路に近似する第２のステップと、前記配線に信号を出力する駆動セルの出力ピンをステップ波形の電圧源と抵抗の直列接続した回路に近似する第３のステップと、前記第３のステップにより得られた前記駆動セルの出力ピンを近似した回路に前記第２のステップにより得られた前記パイ型回路を接続して形成した回路における前記駆動セルの出力ピン位置の電圧波形を算出し、前記パイ型回路での遅延時間として前記算出された電圧波形が閾値電圧を横切る時間を算出する第４のステップと、前記第３のステップにより得られた前記駆動セルの出力ピンを近似した回路に前記配線の全容量を純粋な容量として接続して形成した回路における前記駆動セルの出力ピン位置の電圧波形を算出し、前記純粋容量モデルの遅延時間として前記算出された電圧波形が閾値電圧を横切る時間を算出する第５のステップと、前記配線の全容量を純粋な容量として前記駆動セルの遅延時間を求める第６のステップと、前記第６のステップにより求めた前記駆動セルの遅延時間に、前記第４のステップで求めた前記パイ型回路での遅延時間と前記第５のステップで求めた純粋容量モデルの遅延時間との差を加算して、抵抗成分がある配線を駆動するセルの遅延時間を算出する第７のステップと、を具備することを特徴とする遅延計算方法。
【請求項２】 信号遅延時間を求める対象の配線のラプラス変換されたアドミッタンスを求める第１のステップと、前記第１のステップにより求められた前記アドミッタンスをパイ型回路に近似する第２のステップと、前記配線に信号を出力する駆動セルの出力ピンをステップ波形の電圧源と抵抗の直列接続した回路に近似する第３のステップと、前記第３のステップにより得られた前記駆動セルの出力ピンを近似した回路に前記第２のステップにより得られた前記パイ型回路を接続して形成した回路における前記駆動セルの出力ピン位置の電圧波形を算出し、前記パイ型回路での遅延時間として前記算出された電圧波形が閾値電圧を横切る時間を算出する第４のステップと、前記第４のステップで算出した前記パイ型回路を接続した回路における前記駆動セルの出力ピン位置の電圧波形のラプラス変換された係数をＳのｎ乗まで求める第５のステップと、前記第５のステップで求められた電圧波形のラプラス変換された係数を利用して入力ピン位置での電圧波形のラプラス変換された係数をＳのｎ乗まで求める第６のステップと、前記第６のステップで求めた入力ピン位置での電圧波形のラプラス変換されたＳのｎ乗までの係数から実時間の電圧波形を算出する第７のステップと、前記入力ピン位置の遅延時間として前記第７のステップで算出された入力ピンの位置での電圧波形が閾値を横切る時間を算出する第８のステップと、前記第８のステップで算出された遅延時間と前記第４のステップで算出された遅延時間との差を前記配線の遅延時間として求める第９のステップと、を具備することを特徴とする遅延計算方法。
【請求項３】 前記ラプラス変換された係数をＳの少なくとも２乗以上まで求めることを特徴とする請求項２に記載の遅延計算方法。
【請求項４】 信号遅延時間を求める対象の配線のラプラス変換されたアドミッタンスを求める第１の過程と、前記第１の過程により求められた前記アドミッタンスをパイ型回路に近似する第２の過程と、前記配線に信号を出力する駆動セルの出力ピンをステップ波形の電圧源と抵抗の直列接続した回路に近似する第３の過程と、前記第３の過程により得られた前記駆動セルの出力ピンを近似した回路に前記第２の過程により得られた前記パイ型回路を接続して形成した回路における前記駆動セルの出力ピン位置の電圧波形を算出し、前記パイ型回路での遅延時間として前記算出された電圧波形が閾値電圧を横切る時間を算出する第４の過程と、前記第３の過程により得られた前記駆動セルの出力ピンを近似した回路に前記配線の全容量を純粋な容量として接続して形成した回路における前記駆動セルの出力ピン位置の電圧波形を算出し、前記純粋容量モデルの遅延時間として、前記算出された電圧波形が閾値電圧を横切る時間を算出する第５の過程と、前記配線の全容量を純粋な容量として前記駆動セルの遅延時間を求める第６の過程と、前記第６の過程により求めた前記駆動セルの遅延時間に、前記第４の過程で求めた前記パイ型回路での遅延時間と前記第５の過程で求めた純粋容量モデルの遅延時間との差を加算して、抵抗成分がある配線を駆動するセルの遅延時間を算出する第７の過程と、をコンピュータに実行させるための機械読み取り可能なコンピュータプログラムを記録したことを特徴とする遅延計算プログラムを記載した記録媒体。
【請求項５】 信号遅延時間を求める対象の配線のラプラス変換されたアドミッタンスを求める第１の過程と、前記第１の過程により求められた前記アドミッタンスをパイ型回路に近似する第２の過程と、前記配線に信号を出力する駆動セルの出力ピンをステップ波形の電圧源と抵抗の直列接続した回路に近似する第３の過程と、前記第３の過程により得られた前記駆動セルの出力ピンを近似した回路に前記第２の過程により得られた前記パイ型回路を接続して形成した回路における前記駆動セルの出力ピン位置の電圧波形を算出し、前記パイ型回路での遅延時間として前記算出された電圧波形が閾値電圧を横切る時間を算出する第４の過程と、前記第４の過程で算出した前記パイ型回路を接続した回路における前記駆動セルの出力ピン位置の電圧波形のラプラス変換された係数をＳのｎ乗まで求める第５の過程と、前記第５の過程で求められた電圧波形のラプラス変換された係数を利用して入力ピン位置での電圧波形のラプラス変換された係数をＳのｎ乗まで求める第６の過程と、前記第６の過程で求めた入力ピン位置での電圧波形のラプラス変換されたＳのｎ乗までの係数から実時間の電圧波形を算出する第７の過程と、前記入力ピン位置での遅延時間として前記第７の過程で算出された入力ピンの位置の電圧波形が閾値を横切る時間を算出する第８の過程と、前記第８の過程で算出された遅延時間と前記第４の過程で算出された遅延時間との差を前記配線の遅延時間として求める第９の過程と、をコンピュータに実行させるための機械読み取り可能なコンピュータプログラムを記録したことを特徴とする遅延計算プログラムを記載した記録媒体。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、デジタル回路設計に係り、特にレイアウト後の実配線のデータを使用した回路の遅延時間を計算する遅延計算方法及び遅延計算プログラムを記載した記録媒体に関する。
【０００２】
【従来の技術】近年、半導体集積回路の微細化が進みサブミクロンのテクノロジーを使用するようになってきており、信号の遅延は、ＬＳＩの設計上非常に気をつける必要のある要素となっている。
【０００３】信号の遅延は通常、セル遅延と配線遅延に分けて考慮される。セル遅延はセルのそれ自体のもつ遅延であり、そのセルの状態、入力信号の鈍り（傾きと呼ぶ場合もある）、駆動する配線の負荷容量を利用して計算される。配線遅延は全体の遅延のうちセル遅延を除いた部分であり、配線に抵抗成分があることに起因する遅延である。配線遅延の計算にはＥＬＭＯＲＥの式（W.C.Elmore，“The trasient response of damped linear network with particular regard to wide-bandamplifiers",J.Appl.Physics vol 19 no 1,pp55-63,Jan.1948または J.Rubinstein,P.Penfield Jr,and M.A.Horowitz,“Ｓignal Delay in RC Tree Networks",IEEE Trans.on Computer-Aided Design,Vol.CAD-2,No.3,July 1983）が使用されることが多い。
【０００４】しかし、半導体集積回路の製造技術がディープサブミクロンといわれるサブミクロンのより微小な領域に入るにつれ、セル遅延は、配線の容量を純粋な容量負荷として、つまり抵抗成分が０として計算した結果と、ＳＰＩＣＥ等のより高精度のシミュレータでより詳細に配線抵抗を考慮して計算した実際の遅延時間とが合わなくなってきている。また配線遅延に関しても、ＥＬＭＯＲＥの遅延では十分な近似が得られなくなってきている。
【０００５】このセルの遅延が合わなくなった原因として、配線を駆動するピンから遠い位置の容量が配線抵抗によってシールドされ、出力ピンの位置の電圧が閾値電圧まで変化する際に関係する実質的な負荷容量が容量の総和より小さくなり、遅延時間が小さくなる現象がある。従来のこの現象を考慮していない遅延計算では、この現象により実際よりも大きい遅延値を計算する場合がある。
【０００６】このように計算して得た遅延を用いたシミュレーションやスタティックタイミング解析ではタイミングエラーがなく正常動作すると考えた回路を実際に製造すると、タイミングエラーで誤動作する場合があった。
【０００７】具体的には、図１１の（Ｃ）で示すように、クロック信号には正しい遅延を計算し、図１１の（Ａ）で示すにように、データパスには大きすぎる遅延が計算される。これにより、シミュレーションやスタティックタイミング解析ではタイミングエラーがないとされるが、実際には、図１１の（Ｂ）に示すように、ホールドエラーである場合がある。
【０００８】そこで、ＳＰＩＣＥ等のより高精度のシミュレータを使用すれば、遅延時間の精度を上げることができ、この問題を防ぐことができる。しかし、ＳＰＩＣＥ等のより高精度のシミュレータは実行速度が遅く、またメモリも多く必要とするので、大規模な回路に対して使用する事が困難である。
【０００９】そのため、ＳＰＩＣＥ等のより高精度のシミュレータよりも高速に遅延時間を計算する手法が研究されている。その手法の１つとしてＡＷＥ（Asymptotic Waveform Evaluation）という方法が１９９０年頃から提案されており、多くの論文が出されている。ＡＷＥの概要は、Lawrence T.Pillage and Ronald A.Rohrer，“Asymptotic Waveform Evaluation for Timing Analysis",IEEE Transactionon Computer-Aided Design,Vol.9,No.4,April 1990,352-366"に、詳しく述べられている。
【００１０】以下に、ＡＷＥについてかんたんに説明する。ＡＷＥは最終的に計算したい信号波形を次式とする。
【００１１】
【数１】

この波形のラプラス変換された波形が次式になる。これを波形１とする。
【００１２】
【数２】

回路のアドミッタンスと電圧源をラプラス変換して、Ｓのｎ乗まで求め、それらを用いて計算したい位置の信号波形のラプラス変換された波形をＳのｎ乗まで求める。これを波形２とする。
【００１３】ＡＷＥは、波形１と波形２のＳの係数をｎ乗まで比較して連立方程式を立て、それを解くことでＫｉ、Ｐｉを求める手法である。求まったＫｉを剰余（residue）、Ｐｉを極（pole）と呼ぶ。
【００１４】ＡＷＥを用いた場合のセルのモデル化については、Florentin Dartu,Noel Menezes,Jessica Qian,and Lawrence T.Pi11age,“Ａ Gate-Delay Model for High-Speed CMOS Circuits",Proceedings31st ACM/IEEE Design Automation Conference,576-580"の論文に述べられている。
【００１５】ここで、セルの出力ピンのモデルを図１２、図１３に記載する。セルの出力ピン１は、図１２で示すように、電圧源Ｖｄに内部抵抗Ｒｄが接続されていると、近似する。以降、セルの出力ピン１の位置での電圧をＶｄｒｉｖｅ（Ｖｄ）で示す場合がある。
【００１６】図１３は、図１２のＶｄ（実線）が、そのセルの入力信号（破線）が閾値を横切る時刻を０として、ｔ０の時刻に変化が始まり、傾きがΔＴである電圧源であることを示している。
【００１７】
【発明が解決しようとする課題】上記した論文では、図１２、図１３で示したｔ０、ΔＴ、Ｒｄというパラメータをセルの特性を測定して得る必要がある。しかし、セルの既に測定されている特性値から、それらの値を計算するほうが便利である。それ故、“大嶋孝幸、斎藤敏幸、藤田陽子、蓑田幸男、中谷隆、ディープサブミクロンに対応した遅延計算システム、信学技報TECHNICAL REPORT OF IEICE,VLD98-137(1999-03),pp43-49”では、ｔ０、ΔＴを、既存の測定値から求める方法が述べられている。しかしながら、この論文にあるように実効容量（Ｃｅｆｆ）、ΔＴ、ｔ０を計算するのには、非線形の方程式を解くため、計算量が多く、時間がかかるという問題があった。
【００１８】また、セルの出力ピンの位置から、配線を経て次のセルの入力ピンの位置の遅延時間を求める方法として、P.R.O'Brien and T.L.Savarino,“Efficient On-Chip Delay EStimation for Leaky Models of Multiple-Source Netｓ゛IEEE 1990CUSTOM INTEGRATED CIRCUITS CONFERENCE,9.6.l-9.6.4がある。この論文で述べられている方法は、出力ピンから入力ピンまでの遅延として、Ｓの１次までの項までしか考慮していない。これでは、波形の中央に電圧の閾値があって、この閾値に対して波形が対象であることを利用して遅延を求めるＥＬＭＯＲＥの遅延と等価であるため、電圧の閾値が電圧の半分ではない場合の効果を考慮できず、電圧の閾値が電圧の半分でないケースでは誤差が大きく実用にならないという問題があった。
【００１９】本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、セルの出力ピンから配線を経て次の入力ピンの位置までの遅延時間を短時間で求めることができ、且つ、電圧の閾値が電圧の半分でないケースでも実用に耐え得る精度で前記遅延時間を求めることができる遅延計算方法及び遅延計算プログラムを記載した記録媒体を提供することである。
【００２０】
【課題を解決するための手段】上記目的を達成するために、請求項１の発明の特徴は、信号遅延時間を求める対象の配線のラプラス変換されたアドミッタンスを求める第１のステップと、前記第１のステップにより求められた前記アドミッタンスをパイ型回路に近似する第２のステップと、前記配線に信号を出力する駆動セルの出力ピンをステップ波形の電圧源と抵抗の直列接続した回路に近似する第３のステップと、前記第３のステップにより得られた前記駆動セルの出力ピンを近似した回路に前記第２のステップにより得られた前記パイ型回路を接続して形成した回路における前記駆動セルの出力ピン位置の電圧波形を算出し、前記パイ型回路での遅延時間として前記算出された電圧波形が閾値電圧を横切る時間を算出する第４のステップと、前記第３のステップにより得られた前記駆動セルの出力ピンを近似した回路に前記配線の全容量を純粋な容量として接続して形成した回路における前記駆動セルの出力ピン位置の電圧波形を算出し、前記純粋容量モデルの遅延時間として前記算出された電圧波形が閾値電圧を横切る時間を算出する第５のステップと、前記配線の全容量を純粋な容量として前記駆動セルの遅延時間を求める第６のステップと、前記第６のステップにより求めた前記駆動セルの遅延時間に、前記第４のステップで求めた前記パイ型回路での遅延時間と前記第５のステップで求めた純粋容量モデルの遅延時間との差を加算して、抵抗成分がある配線を駆動するセルの遅延時間を算出する第７のステップとを具備することにある。
【００２１】請求項２の発明の特徴は、信号遅延時間を求める対象の配線のラプラス変換されたアドミッタンスを求める第１のステップと、前記第１のステップにより求められた前記アドミッタンスをパイ型回路に近似する第２のステップと、前記配線に信号を出力する駆動セルの出力ピンをステップ波形の電圧源と抵抗の直列接続した回路に近似する第３のステップと、前記第３のステップにより得られた前記駆動セルの出力ピンを近似した回路に前記第２のステップにより得られた前記パイ型回路を接続して形成した回路における前記駆動セルの出力ピン位置の電圧波形を算出し、前記パイ型回路での遅延時間として前記算出された電圧波形が閾値電圧を横切る時間を算出する第４のステップと、前記第４のステップで算出した前記パイ型回路を接続した回路における前記駆動セルの出力ピン位置の電圧波形のラプラス変換された係数をＳのｎ乗まで求める第５のステップと、前記第５のステップで求められた電圧波形のラプラス変換された係数を利用して入力ピン位置での電圧波形のラプラス変換された係数をＳのｎ乗まで求める第６のステップと、前記第６のステップで求めた入力ピン位置での電圧波形のラプラス変換されたＳのｎ乗までの係数から実時間の電圧波形を算出する第７のステップと、前記入力ピン位置の遅延時間として前記第７のステップで算出された入力ピンの位置での電圧波形が閾値を横切る時間を算出する第８のステップと、前記第８のステップで算出された遅延時間と前記第４のステップで算出された遅延時間との差を前記配線の遅延時間として求める第９のステップとを具備することにある。
【００２２】請求項３の発明の特徴は、前記ラプラス変換された係数をＳの少なくとも２乗以上まで求めることにある。
【００２３】請求項４の発明の特徴は、信号遅延時間を求める対象の配線のラプラス変換されたアドミッタンスを求める第１の過程と、前記第１の過程により求められた前記アドミッタンスをパイ型回路に近似する第２の過程と、前記配線に信号を出力する駆動セルの出力ピンをステップ波形の電圧源と抵抗の直列接続した回路に近似する第３の過程と、前記第３の過程により得られた前記駆動セルの出力ピンを近似した回路に前記第２の過程により得られた前記パイ型回路を接続して形成した回路における前記駆動セルの出力ピン位置の電圧波形を算出し、前記パイ型回路での遅延時間として前記算出された電圧波形が閾値電圧を横切る時間を算出する第４の過程と、前記第３の過程により得られた前記駆動セルの出力ピンを近似した回路に前記配線の全容量を純粋な容量として接続して形成した回路における前記駆動セルの出力ピン位置の電圧波形を算出し、前記純粋容量モデルの遅延時間として、前記算出された電圧波形が閾値電圧を横切る時間を算出する第５の過程と、前記配線の全容量を純粋な容量として前記駆動セルの遅延時間を求める第６の過程と、前記第６の過程により求めた前記駆動セルの遅延時間に、前記第４の過程で求めた前記パイ型回路での遅延時間と前記第５の過程で求めた純粋容量モデルの遅延時間との差を加算して、抵抗成分がある配線を駆動するセルの遅延時間を算出する第７の過程とをコンピュータに実行させるための機械読み取り可能なコンピュータプログラムを記録したことにある。
【００２４】請求項５の発明の特徴は、信号遅延時間を求める対象の配線のラプラス変換されたアドミッタンスを求める第１の過程と、前記第１の過程により求められた前記アドミッタンスをパイ型回路に近似する第２の過程と、前記配線に信号を出力する駆動セルの出力ピンをステップ波形の電圧源と抵抗の直列接続した回路に近似する第３の過程と、前記第３の過程により得られた前記駆動セルの出力ピンを近似した回路に前記第２の過程により得られた前記パイ型回路を接続して形成した回路における前記駆動セルの出力ピン位置の電圧波形を算出し、前記パイ型回路での遅延時間として前記算出された電圧波形が閾値電圧を横切る時間を算出する第４の過程と、前記第４の過程で算出した前記パイ型回路を接続した回路における前記駆動セルの出力ピン位置の電圧波形のラプラス変換された係数をＳのｎ乗まで求める第５の過程と、前記第５の過程で求められた電圧波形のラプラス変換された係数を利用して入力ピン位置での電圧波形のラプラス変換された係数をＳのｎ乗まで求める第６の過程と、前記第６の過程で求めた入力ピン位置での電圧波形のラプラス変換されたＳのｎ乗までの係数から実時間の電圧波形を算出する第７の過程と、前記入力ピン位置での遅延時間として前記第７の過程で算出された入力ピンの位置の電圧波形が閾値を横切る時間を算出する第８の過程と、前記第８の過程で算出された遅延時間と前記第４の過程で算出された遅延時間との差を前記配線の遅延時間として求める第９の過程とをコンピュータに実行させるための機械読み取り可能なコンピュータプログラムを記録したことにある。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の遅延計算方法の一実施形態に係る処理の流れの全体的な概要を示したフローチャートである。まず、セルの出力側に接続される配線のアドミッタンスを計算する（ステップ１０１）。算出された配線のアドミッタンスから前記配線を抵抗と容量のパイ型回路モデルに近似する（ステップ１０２）。セルの出力ピンの内部抵抗を求める（ステップ１０３）。セルからのステップ入力に対して、パイ型回路モデルでのセルの出力ピン位置の電圧波形を計算し、この電圧波形と閾値電圧から遅延時間を求める（ステップ１０４）。前記ステップ入力に対し、前記配線の容量を純粋Ｃモデルとした時の遅延時間を求める（ステップ１０５）。セルの遅延テーブルから、このセルの入力傾きと純粋容量の遅延時間を求める（ステップ１０６）。ステップ１０６で求めた遅延時間、ステップ１０４で求めた遅延時間及びステップ１０５で求めた遅延時間よりセルの出力ピン位置での遅延を求める（ステップ１０７）。ステップ１０４の処理過程で求めた出力ピン位置での電圧波形のラプラス変換のｎ次までの係数を求める（ステップ１０８）。入力ピン位置での電圧波形のラプラス変換のｎ次までの係数を求める（ステップ１０９）。入力ピン位置の電圧波形を求める（ステップ１１０）。入力ピン位置の遅延時間を求める（ステップ１１１）。ステップ１１１で求めた入力ピン位置の遅延時間とステップ１０４で求めた出力ピン位置での遅延時間の差を、その配線のパス遅延とする（ステップ１１２）。
【００２６】上記のように、本例の遅延計算方法の全体のフローは、大きく分けて、１２のステップに分かれる。それぞれについて以下に詳細を説明する。
【００２７】配線のアドミッタンスを計算する（ステップ１０１）。
【００２８】配線からラプラス変換されたアドミッタンスの抽出には、P.R.O´Brien and T.L.Savarino，“Modeling the Driving-Point Characteristic of Resistive Interconnect for Accurate Delay Estimation",Proc.IEEE International Conference on Computer-Aided Design,1989 の手法が使用できる。上記論文で使われているオーダーよりも高いオーダーまで計算した結果を示す。
【００２９】以下にその手法を説明する。セルの出力ピン位置でのラプラス変換されたアドミッタンスをＳのｎ次まで求める。パイ型回路を抽出するためには、ｎ＝３までで十分であるが、ここで求めた係数は、入力ピンの位置での電圧波形を求めるときに使用できるため、ｎ＝４以上で求める。ここではＳの６次までを示す。なお、上記論文では配線は出力ピンをルートとしたツリー状になっていることを仮定している。
【００３０】以下の５つのルールを適用することで、出力ピン位置から見た配線のアドミッタンスのｎ次までのラプラス変換が得られる。
【００３１】（１）ＦＡＮＯＵＴ側からＦＡＮＩＮに計算する。これは、入力ピンから、その配線を駆動する出力ピンの方向に計算することを意味する（２）最初の値は０（３）Ｃルール容量が図２のように接続されているとする。図２で、Ｙｕｐは、容量Ｃを挟んで駆動する出力ピンに近いアドミッタンスを示す。Ｙｄｎは、容量Ｃを挟んで入力ピンに近いアドミッタンスを示す。
【００３２】電流保存則より、【数３】

となるので、【数４】

とすると、【数５】Ｙｕｐ１＝Ｙｄｎ１＋ＣＹｕｐ２＝Ｙｄｎ２Ｙｕｐ３＝Ｙｄｎ３Ｙｕｐ４＝Ｙｄｎ４Ｙｕｐ５＝Ｙｄｎ５Ｙｄｎ６＝Ｙｄｎ６（４）Ｒルール抵抗が図３のように接続されているとする。図３で、Ｙｕｐは、抵抗Ｒを挟んで駆動する出力ピンに近いアドミッタンスを示す。Ｙｄｎは、抵抗を挟んで入力ピンに近いアドミッタンスを示す。
【００３３】Ｖｕｐ（Ｓ）は、抵抗を挟んで駆動する出力ピンに近い部分の電圧のラプラス変換したものを示す。Ｖｄｎ（Ｓ）は、抵抗を挟んで出力ピンから遠い部分の電圧のラプラス変換したものを示す。
【００３４】電流保存則より、【数６】

上記式を整理してＹｕｐをＹｄｎで表すと【数７】

となる。
【００３５】Ｓの係数で整理すると、【数８】

となる。
【００３６】（５）マージルール図４は配線に分岐がある場合を示した図である。図４では、Ｙｕｐは、分岐点を挟んで駆動する出力ピンに近いアドミッタンスを示し、Ｙｄｎi は、分岐点を挟んで入力ピンに近いアドミッタンスを示す。
【００３７】電流一定より、【数９】

となる。
【００３８】配線のアドミッタンスから配線をパイ型回路モデルに近似する（ステップ１０２）。
【００３９】配線のアドミッタンスからパイ型回路モデルへの変換には、P.R.Ｏ′Brien and T.L.Savarino，“Modeling the Driving-Point Characteristic of ResistiveInterconnect for Accurate Delay Estimation",Proc.IEEE International Conference on Computer-Aided Design,1989 の手法が使用できる。以下に変換方法を簡単に説明する。
【００４０】図５は配線のパイ型回路モデルを示した回路図である。セルの出力ピン１１に、抵抗Ｒｎｅｔと容量ＣｎｅａｒとＣｆａｒから成るパイ型回路が接続されている。 ステップ１０１の処理の結果、得られたセルの出力ピンの位置でのアドミッタンスのラプラス変換を、【数１０】

とすると、【数１１】

となる。
【００４１】セルの出力ピンの内部抵抗Ｒｄを求めて、セルの出力ピンをステップ波形の電圧源と内部抵抗の直列接続した回路に近似する（ステップ１０３）。
【００４２】内部抵抗ＲｄはＳｔａｔｅ Ｄｅｐｅｎｄのパス毎、立ち上がり、立下り毎に計算する必要がある。ここで、Ｓｔａｔｅ Ｄｅｐｅｎｄのパスとは、例えば図６で示すようなＮＯＴ（（Ａ ＡＮＤ Ｂ） ＯＲ Ｃ）の機能を持ったＣＭＯＳの回路で、ＣがＨＩＧＨからＬＯＷに変わることで、出力信号がＬＯＷからＨＩＧＨに上がる場合と、ＡとＢの１つだけがＬＯＷである場合と、ＡとＢの両方がＬＯＷである場合では、ＶＤＤから出力までのＯＮになるＰＭＯＳトランジスタの構成が変わるため、内部抵抗の値が異なる。このようにパスをＡとＢの１つだけがＬＯＷである場合と、ＡとＢの両方がＬＯＷである場合などを区別した場合、Ｓｔａｔｅ Ｄｅｐｅｎｄのパスと呼ぶ。
【００４３】図６はＳｔａｔｅ Ｄｅｐｅｎｄの遅延時間を持ったセルの例を示した回路図である。この図では、信号の傾き（ΔＴ）を図７で示すように、電源をＶＤＤ、ＶＳＳ＝０（Ｖｏｌｔ）とすると、０．２×ＶＤＤから０．８×ＶＤＤまでの時間と定義する。信号の傾きの定義は他にもあるが、本質的には同じで、簡単に変換できるため、ここでは出力信号がＬＯＷからＨＩＧＨに変化する場合について、図７の定義で説明する。図中、ＬＯＷとＨＩＧＨのレベルとして、０．２×ＶＤＤと０．８×ＶＤＤが設定され、信号の傾き（ΔＴ）時間となる。
【００４４】ロードが充分大きい時、Ｖｄの波形はステップ（ＳＴＥＰ）波形と仮定しても充分よいので、したがって出力ピンの位置での電圧波形Ｖｏｕｔは次のように近似できる（出力信号がＬＯＷからＨＩＧＨになる場合）。
【００４５】
【数１２】

ｔｌを０．２×ＶＤＤになる時間、ｔｈを０．８×ＶＤＤになる時間とすると、【数１３】

これを解くと、【数１４】

となる。
【００４６】従って、傾きは、【数１５】

となる。
【００４７】出力信号の傾きは、数式で与えられる場合もあるし、テーブルの形で与えられる場合もある。数式で与えられた場合のＲｄの計算例を（Ａ）で示し、テーブルで与えられた場合のＲｄの計算例を（Ｂ）で示す。
【００４８】（Ａ）、傾きを、Ｋ０＋Ｋ１×Ｃと表現されていた場合、Ｃが十分大きいため、Ｋ０の項は無視できる。
【００４９】従って、【数１６】

上記の式によって内部抵抗値（Ｒｄ）が計算できる。
【００５０】（Ｂ）、または，出力の傾きが図８のようなテーブルで与えられた場合、テーブルの横の軸（ａ１１，ａ１２，ａ１３，ａ１４の方向）が容量で、それぞれＬｏａｄｐ１，Ｌｏａｄｐ２，Ｌｏａｄｐ３，Ｌｏａｄｐ４の値を持ち、Ｌｏａｄｐ１＜Ｌｏａｄｐ２＜Ｌｏａｄｐ３＜Ｌｏａｄｐ４の関係があるとする。
【００５１】縦の軸（ａ１１，ａ２１，ａ３１，ａ４１の方向）が入力信号の傾きで、Ｓｌｅｗｐ１，Ｓｌｅｗｐ２，Ｓｌｅｗｐ３，Ｓｌｅｗｐ４の値を持ち、Ｓｌｅｗｐ１＜Ｓｌｅｗｐ２＜Ｓｌｅｗｐ３＜Ｓｌｅｗｐ４の関係があるとする。
【００５２】まず、入力信号がステップ波形に近いほうが、Ｖｄの波形もステップ波形に近いと考えられるため、入力の傾きが一番小さく、一番容量が大きい点であるａ１３，ａ１４を使って、【数１７】

で求めることができる。より正確な値を出すために、よりステップ応答に近い入力傾きが０，容量が無限大の場合へ、補外して値を求めてもよい。このようにして求めたＲｄを用いて、図９の１０に示すように、セルの出力ピンをステップ波形の電圧源Ｖｄと内部抵抗Ｒｄの直列回路で近似できる。
【００５３】ステップ入力に対しパイ型回路モデルでの遅延時間を求める（ステップ１０４）。
【００５４】図９はステップ電源のセルモデルと配線のパイ型回路モデルを示した回路と、セルモデルの出力電圧波形を示した図である。この図では、一般性を失わないで表現を簡単にするため、ステップ電圧源が、時刻０で０から１に変化する電圧源とする。時刻０ではコンデンサには電荷が溜まっていない状態とすると、セルの出力ピン位置での電圧波形Ｖｄｒｉｖｅは次のようになる。
【００５５】
【数１８】

で求まったｋ１，ｋ２，ｐ１，ｐ２より、【数１９】

電圧の閾値をＶｔｈとすると、Ｖｄｒｉｖｅ（ｔ）＝Ｖｔｈを数値的に解き、遅延時間Ｄ（ＳＴＥＰ，ＰＩ）を求める。
【００５６】ステップ入力に対し純粋Ｃモデルでの遅延時間を求める（ステップ１０５）。図１０はステップ電源のセルモデルと、配線を純粋Ｃモデルとした場合の回路と、セルモデルの出力電圧波形を示した図である。この図では、一般性を失わないで表現を簡単にするため、ステップ電圧源が、時刻０で０から１に変化する電圧源とする。時刻０ではコンデンサには電荷が溜まっていない状態とする。Ｃａｌｌはステップ１０２の処理で求められたＹ１の値であって、ステップ１０４のＣｎｅａｒとＣｆａｒの和である。セルの出力ピン位置での電圧波形Ｖｄｒｉｖｅは次のようになる。
【００５７】
【数２０】

電圧の閾値をＶｔｈとすると、Ｖｄｒｉｖｅ（ｔ）＝Ｖｔｈを数値的に解き、遅延時間Ｄ（ＳＴＥＰ，Ｃ）を求める。
【００５８】セルの遅延テーブルから、そのセルの入力傾きと純粋容量の遅延時間を求める（ステップ１０６）。
【００５９】セルの遅延は予め、セルの入力信号の傾きと純粋負荷容量を軸としたテーブル、若しくは関数の形で準備されているとする。そのテーブルまたは関数によって、計算したい入力信号の傾き、純粋負荷容量Ｃａｌｌの遅延時間Ｄ（ＣＥＬＬ，Ｃ）を得る。
【００６０】セルの出力ピン位置での遅延を求める（ステップ１０７）。
【００６１】セルの出力ピン位置の遅延時間をＤ（ＣＥＬＬ，ＰＩ）を次の式で近似する。
【００６２】Ｄ（ＣＥＬＬ，ＰＩ）＝Ｄ（ＣＥＬＬ，Ｃ）＋（Ｄ（ＳＴＥＰ，ＰＩ）−Ｄ（ＳＴＥＰ，Ｃ））
この近似式は、ＣＥＬＬの内部電源がＳＴＥＰに近い場合、良い精度で成り立つと考えられる。
【００６３】出力ピン位置での電圧波形のラプラス変換のＳのｎ次までの係数を求める（ステップ１０８）。
【００６４】ステップ１０４で求まったｋ１、ｋ２、ｐ１、ｐ２より、【数２１】

ここで、ｎ＝４の場合を示す。
【００６５】
【数２２】

とすると、【数２３】

入力ピン位置での電圧波形のラプラス変換のｎ次までの係数を求める（ステップ１０９）。
【００６６】ステップ１０８により、出力ピン位置での電圧波形のラプラス変換されたＳのｎ次までの係数が求まっているとして，入力ピン位置での電圧波形のラプラス変換の係数を求めるには次のようにする。
【００６７】ここではｎ＝４とする。
【００６８】（１）出力ピンから入力ピンヘ計算する（２）Ｃルール電圧は同じなので、Ｖｄｎ＝Ｖｕｐ（３）Ｒルール【数２４】

ＶｄｎについてＳの次数に対してまとめると以下のようになる。
【００６９】
【数２５】

尚、（４）分散ルールについては特に考慮する必要はない。
【００７０】入力ピン位置の電圧波形を求める（ステップ１１０）。
【００７１】入力ピン位置での電圧波形を求めるは、ステップ１０９で求まったＶｄｎをそれぞれ、【数２６】

として、必要な精度に応じて以下に示すような方法を使用する。
【００７２】入力ピン位置での電圧波形を１−ｅｘｐ（ａ×ｔ）とした場合、ラプラス変換し、Ｓの係数を合わせ込むことにより、 ｍ０＝１／ａで、ａ＝１／ｍ０となる。
【００７３】従って，ステップ波形に対する電圧波形は、【数２７】Ｖｉｎｐｕｔ＝１−ｅｘｐ（ｔ／ｍ０）
より高精度な波形を求める場合入力ピン位置での電圧波形をLawrence T.Pillage and Ronald A.Rohrer，“Asymptotic Waveform Evaluation for Timing Analysis",IEEE Transaction on Computer-Aided Design,Vol.9,No.4,April 1990,352-366"で述べられている方法を参考にして解く。
【００７４】（２次）
【数２８】

を解いてａ０、ａ１を求め、次の方程式を解く。
【００７５】
【数２９】

この方程式の解をｐ１，ｐ２とする（ｐ１，ｐ２は実数とは限らず複素数も含む）。
【００７６】
【数３０】

を解いてｋ１，ｋ２を求める。ｋ１，ｋ２は実数とは限らず複素数も含む。ステップ波形に対する電圧波形は、【数３１】Ｖｉｎｐｕｔ＝１＋ｋ１×ｅｘｐ（ｐ１×ｔ）＋ｋ２×ｅｘｐ（ｐ２×ｔ）
となる。
【００７７】（３次）
【数３２】

この解をａ０，ａ１，ａ２とする。これらの値を使用して【数３３】

を解き、解をｐ１，ｐ２，ｐ３とする。ｐ１，ｐ２，ｐ３は実数とは限らず複素数も含む。
【００７８】次に、【数３４】

を解く。
【００７９】この解をｋ１，ｋ２，ｋ３とする。ｋ１，ｋ２，ｋ３は実数とは限らず複素数も含む。
【００８０】従ってステップ波形に対する電圧波形は、【数３５】

入力ピン位置の遅延時間を求める（ステップ１１１）。
【００８１】ステップ１１０で求めた入力ピン位置での電圧波形を用いて、Ｖｉｎｐｕｔ（ｔ）＝Ｖｔｈを解いて、遅延時間を求める。
【００８２】ステップ１１１で求まった入力ピン位置の遅延時間Ｄ（ＳＴＥＰ，Ｐ１）とステップ１０４で求まった出力ピン位置での遅延時間の差を、その配線のパス遅延とする。
【００８３】本実施形態によれば、配線を抵抗と容量のパイ型回路に近似し、その配線を駆動するセルの出力ピンをステップ電圧波形の電源とそれに直列に接続された抵抗と近似し、これら近似を用いて、上記パイ型回路を駆動する場合の遅延時間と、純粋容量を駆動する場合の遅延時間の差を求め、ＳＰＩＣＥ等によって入力信号の傾きと純粋容量の関数として予め計算しておいたセルの遅延時間に、上記差を加えることで、セルに実際の配線が接続された場合のセルの出力ピン位置での遅延時間を計算する（ステップ１０７）ことで、計算量を削減して計算時間を大幅に短縮化することができる。
【００８４】また、上記出力ピン位置での遅延時間を計算する過程で求まったステップ電圧波形の電源におけるセルの出力ピン位置の電圧波形のラプラス変換を求め、その電圧のラプラス変換されたＳのｎ乗までの係数を、セルの入力ピンまで変換し、セルの入力ピン位置の電圧波形のラプラス変換されたＳのｎ乗までの係数から、実時間のセルの入力ピン位置の電圧波形を求め、入力ピン位置までの遅延時間を計算し、入力ピン位置の遅延時間と出力ピン位置の遅延時間の差を出力ピンから入力ピンまでの配線の遅延とすることにより、実用に耐え得る精度で、出力ピンから入力ピンまでの配線の遅延時間を求めることができる。
【００８５】尚、上記した配線の遅延計算方法は、プログラム化してコンピュータに実行させることにより実施でき、同様の効果を得ることができる。その際、コンピュータプログラムは、フロッピー（登録商標）ディスクやハードディスク等のディスク型記録媒体、半導体メモリやカード型メモリ等の各種メモリ、或いは通信ネットワーク等の各種のプログラム記録媒体を通じてコンピュータに供給することができる。
【００８６】また、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。
【００８７】
【発明の効果】以上詳細に説明したように、請求項１、４の発明によれば、セルの出力ピンを、ステップ波形の電圧源とそれに直列に接続された抵抗として配線をパイ型回路としてモデル化することにより、従来よりも高速で且つ収束性よくセルの出力ピン位置での遅延時間を計算することができる。
【００８８】請求項２、３、５の発明によれば、出力ピン位置の電圧波形を、セルの出力ピンをステップ波形の電圧源とそれに直列に接続された抵抗として、配線をパイ型回路としてモデル化することにより、容易に出力ピン位置の波形が計算できるため、その波形を入力ピン位置の電圧波形に変換して入力ピン位置での遅延時間を求めたり、或いは出力ピン位置での遅延時間を求めることを高速に行うことができ、しかも、これらの遅延時間の差をを求めることで、電圧の閾値が電圧の半分ないケースでも実用に耐え得る精度で前記遅延時間を求めることができる。
【出願人】 【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
【出願日】 平成１２年９月２６日（２０００．９．２６）
【代理人】 【識別番号】１０００８３８０６
【弁理士】
【氏名又は名称】三好 秀和 （外７名）
【公開番号】 特開２００２−１０８９６８（Ｐ２００２−１０８９６８Ａ）
【公開日】 平成１４年４月１２日（２００２．４．１２）
【出願番号】 特願２０００−２９２７７７（Ｐ２０００−２９２７７７）