遅延計算用負荷生成方法および記録媒体

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【発明の名称】	遅延計算用負荷生成方法および記録媒体
【発明者】	【氏名】古茂田道夫【氏名】栗山茂
【要約】	【課題】論理回路の複数通りある論理パスにおいて負荷の一成分である寄生容量が異なるが、固定の負荷モデルに対して、論理パス毎のソースモデルを接続する形式となっているため、特に配線やゲート容量負荷の小さい領域では、この寄生容量の異なりにより遅延時間誤差が大きいという課題があった。【解決手段】論理回路の出力ピンの寄生容量を負荷構成素子からなる負荷モデルと分離し、遅延時間の計算をする前記論理回路の論理パスに応じた前記寄生容量を前記負荷モデルに加算するものである。

【特許請求の範囲】
【請求項１】ＰＭＯＳトランジスタとＮＭＯＳトランジスタよりなる論理回路の遅延計算用負荷生成方法において、前記論理回路の出力ピンの寄生容量を負荷構成素子からなる負荷モデルと分離し、遅延計算する前記論理回路の論理パスに応じた前記寄生容量を前記負荷モデルに加算することを特徴とする遅延計算用負荷生成方法。
【請求項２】寄生容量の１つの容量素子で表現することを特徴とする請求項１記載の遅延計算用負荷生成方法。
【請求項３】寄生容量を複数のＲＣ素子で表現することを特徴とする遅延計算用負荷生成方法。
【請求項４】請求項１から請求項３のうちのいずれか１項記載の遅延計算用負荷生成方法を実現するコンピュータプログラムを記録した記録媒体。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタにより構成された論理回路の遅延計算用負荷生成方法および記録媒体に関するものである。
【０００２】
【従来の技術】図５から図７は従来の遅延計算での処理フローを示す図であり、図５はインバータであるＮＡＮＤ１０１とＮＡＮＤ１０２を配線１０３で接続した回路接続情報の抽出を示している。これ等の情報から負荷をＲＣ素子で表した回路構成情報を図６に示すように作成する。ここで、２入力ＮＡＮＤ１０１からなるソースモデル１０６を電源１０４と抵抗１０５とで表す。また、ゲート出力端からみたアドミッタンスが例えば３次の項まで一致するように、このＮＡＮＤ１０１の出力ピンの寄生容量Ｃｄと、配線１０３のＲＣ分布定数回路１０７およびＮＡＮＤ１０２の入力ピンの容量Ｃｇとを決めて負荷構成素子１０８を構成する。
【０００３】そして、この負荷構成素子１０８を、ＲＣ分布定数回路１０７の入力側容量と出力ピンの寄生容量Ｃｄとを容量Ｃ２で表わすとともに、ＲＣ分布定数回路１０７の出力側容量と上記入力ピンの容量Ｃｇとを容量Ｃ１で表わし、ＲＣ分布定数回路１０７の抵抗Ｒにより、図７に示すように、負荷モデル１０９を作成する。
【０００４】上記負荷モデル１０９を構成する抵抗Ｒ、容量素子Ｃを有限のＲＣ素子で近似する。ここでは、どのようなソースモデルを接続したとしても、図６の回路ネットワークを接続したときに得られるゲート出力端の電圧波形に対して、図７の回路を解析して得られる電圧波形が近似できているようにＣ素子２個、Ｒ素子１個のπ型モデルを構成する。
【０００５】この近似方法については、先行技術文献ＭｏｄｅｌｉｎｇｔｈｅＤｒｉｖｉｎｇ－ＰｏｉｎｔＣｈａｒａｃｔｅｒｉｓｔｉｃｏｆＲｅｓｉｓｔｉｖｅＩｎｔｅｒｃｏｎｎｅｘｔｆｏｒＡｃｃｕｒａｔｅＤｅｌａｙＥｓｔｉｍａｔｉｏｎ（Ｐｒｏｃ．ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆｅｒｅｎｃｅｏｎＣｏｍｐｕｔｅｒ－Ａｉｅｄｅ－Ｄｅｓｉｇｎ、１９８９年）に詳細に説明されているので、詳細な説明は省略するが、パターンに応じてアドミッタンスＹ（Ｓ）を下流側から計算して、ゲート出力端からみたアドミッタンスＹ（Ｓ）を求め（文献Ｆｉｇ．３、式（１９）以降参照）、得られたアドミッタンスＹ（Ｓ）からＲ，Ｃ１，Ｃ２を決定する（文献式（１４）～（１６）参照）。
【０００６】このように構成した負荷モデル１０９に対して、ソースモデル１０６を接続して応答解析を行い遅延時間を決定する。ソースモデル１０６は電源１０４と抵抗１０５で表され、ＰＭＯＳ動作／ＮＭＯＳ動作条件（出力がＲｉｓｅかＦａｌｌか）、直列のＮＭＯＳのうち何れが動作するかの差などに起因する条件に応じた電源値／抵抗値を持つことになる。
【０００７】次に動作について説明する。例えば図８に示すように２入力ＮＡＮＤ回路１０１は、２つのＰＭＯＳトランジスタＰ１，Ｐ２と２つのＮＭＯＳトランジスタＮ１，Ｎ２とで構成し、Ｃｄ１，Ｃｄ２は出力ピンの寄生容量である。この構成において、入力端子Ａの電位がＬからＨに変化（Ａ→ＹのＲｉｓｅの場合）すると、ＰＭＯＳトランジスタＰ１がＯＦＦ、ＰＭＯＳトランジスタＰ２がＯＮ、ＮＭＯＳトランジスタＮ１がＯＦＦ、ＮＭＯＳトランジスタＮ２がＯＮとなる。
【０００８】また、図９に示すように、入力端子Ｂの電位がＬからＨに変化（Ｂ→ＹのＲｉｓｅの場合）すると、ＰＭＯＳトランジスタＰ１がＯＮ、ＰＭＯＳトランジスタＰ２がＯＦＦ、ＮＭＯＳトランジスタＮ１がＯＮ、ＮＭＯＳトランジスタＮ２がＯＦＦとなる。
【０００９】また、入力端子Ａの電位がＨからＬに変化（Ａ→ＹのＦａｌｌの場合）と入力端子Ｂの電位がＨからＬに変化（Ｂ→ＹのＦａｌｌの場合）を考えると、論理回路としての２入力ＮＡＮＤ回路１０１には合計４通りの論理パスがあり、従来はこの論理パス毎の条件に対応するソースモデルを負荷モデルに接続して応答解析を行い遅延を決定している。
【００１０】
【発明が解決しようとする課題】従来の遅延計算用負荷生成方法は以上のように構成されているので、４通りある論理パスにおいて、論理パスによって出力ピンＹより寄生容量Ｃｄ１のみが見えたり、Ｃｄ１＋Ｃｄ２が見えたりして、負荷の一成分である寄生容量が異なる。このため、固定の負荷モデルに対して、論理パス毎のソースモデルを接続する従来形式では、寄生容量値に１つの値しか割り当てられていないので、特に配線やゲート容量負荷の小さい領域では、この寄生容量の異なりにより遅延解析誤差が大きく、遅延時間計算が高精度にできないという課題があった。
【００１１】この発明は上記のような課題を解決するためになされたもので、パス毎に変化する寄生容量部分を正確に表すこと、寄生容量素子のみで従来の解析手法を使用すること、複数ＲＣ素子で寄生回路を正確に表現することができる遅延計算用負荷生成方法を得ることを目的とする。
【００１２】また、この発明は上記の遅延時間計算方法を容易に利用することができるように記録した記録媒体を提供することを目的とする。
【００１３】
【課題を解決するための手段】この発明に係る遅延計算用負荷生成方法は、論理回路の出力ピンの寄生容量を負荷構成素子からなる負荷モデルと分離し、遅延計算する論理回路の論理パスに応じた寄生容量を負荷モデルに加算するものである。
【００１４】この発明に係る遅延計算用負荷生成方法は、出力ピン寄生素子を容量の１素子で表現するものである。
【００１５】この発明に係る遅延計算用負荷生成方法は、出力ピン寄生素子を複数のＲＣ素子で表現するものである。
【００１６】この発明に係る記録媒体は、上記のうちのいずれかに記載の遅延時間計算方法を実現するコンピュータプログラムを記録したものである。
【００１７】
【発明の実施の形態】以下、この発明の実施の一形態を説明する。
実施の形態１．図１から図３はこの発明の実施の形態１における遅延計算の処理フローを示す図であり、インバータであるＮＡＮＤ１とＮＡＮＤ２を配線３で接続した回路接続情報の抽出を示している。そして、図２に示すように、ＮＡＮＤ１からなるソースモデル６を電源４と抵抗５とで表し、このＮＡＮＤ１における出力ピンの寄生容量Ｃｄは独立に表す。また、配線３であるＲＣ分布定数回路７およびＮＡＮＤ２の入力ピンの容量Ｃｇとで負荷構成素子８を表し、全体として回路構成情報の作成を行う。
【００１８】ついで、上記負荷構成素子８におけるＲＣ分布定数回路７の入力側容量を容量Ｃ２で表わすとともに、ＲＣ分布定数回路７の出力側容量と上記入力ピンの容量Ｃｇとの合成容量を容量Ｃ１で表わし、ＲＣ分布定数回路７の抵抗Ｒにより、図３に示すように、出力ピンの寄生容量Ｃｄを含まない負荷モデル９を作成する。この負荷モデル９の生成では、寄生素子部分を除く負荷構成素子８を、従来通りの負荷モデル９で近似する。そして、遅延計算においては、前記４通りの各論理パスに応じた出力ピンの寄生容量Ｃｄとソースモデル６を与えて遅延時間の計算を行う。
【００１９】以上のようにこの実施の形態１によれば、論理パス毎に応じた寄生容量の違いを正確に反映して遅延計算用負荷生成を行うことができ、遅延計算を高精度に行うことができる。また、寄生容量が容量のみで表されているので、寄生容量と負荷モデルを加算した（Ｃ２＋Ｃｄ／Ｒ／Ｃ１）π型負荷と等価となり、従来通りの手法で遅延時間の計算を行うことができる。
【００２０】この手法として、例えば先行文献には、Ｆｉｇ．７の左側の構成（この発明で解析したい回路構成と同じ）を、右側のような等価な容量応答に置き換えて遅延計算をするという方法が示されている。Ｃｅｆｆを得るための計算式は文献の式（１２）～（１４）で、この先行文献中には記載がないが、一般的にはＣｅｆｆと遅延値との対応表が準備されていて、遅延値を得ることができるという仕組みになっている。
【００２１】実施の形態２．実施の形態１では、１つの寄生容量を対象としたが、複数のＲＣで構成される寄生容量回路を割り当てても良い。たとえば図４は、トランジスタ間を接続する配線の抵抗成分Ｒ１，Ｒ２を寄生容量として加味した例である。この場合は、すでに構成された負荷モデルを下流側、割り当てた寄生容量回路を上流側として、前記の先行技術文献に示された手法，つまり、【００２２】（１）すでに構成された負荷モデルＣ１、Ｃ２、Ｒを使って、先行技術文献の（１４）～（１６）式を使って、この負荷モデルに対応するアドミッタンスＹ（Ｓ）を逆算できる。
（２）アドミッタンスＹ（Ｓ）の式が逆算できれば、その上流側に想定している寄生素子回路があるから、前記で説明した要領で、ソースモデルの出力端から見たアドミッタンスＹ（Ｓ）を計算できる。
（３）（２）で求めたアドミッタンスＹ（Ｓ）に対応するπ型モデル（（１）の負荷モデルとは異なる値となる。）を先行技術文献の（１４）～（１６）式を使って決めることができる。
というものであって、ソースモデルに接続されるπ型負荷モデルを遅延計算時に生成する。
【００２３】以上のようにこの実施の形態２によれば、より詳細に寄生容量部分をモデル化できるため、遅延時間の計算をより高精度に行うことができる。
【００２４】実施の形態３．上記実施の形態１，２の遅延時間計算方法を実現するコンピュータプログラムを記録媒体に記録しておくもので、この記録内容を読み出すことにより、直ちにこの発明の遅延時間計算方法を実施することができる。
【００２５】
【発明の効果】以上のようにこの発明によれば、論理回路の出力ピンの寄生容量を負荷構成素子からなる負荷モデルと分離し、遅延計算する論理回路の論理パスに応じた寄生容量を負荷モデルに加算するように構成したので、論理パス毎に応じた寄生容量の違いを正確に反映して遅延計算用負荷生成を行うことができ、遅延計算を高精度に行うことができる。また、寄生容量が容量のみで表されているので、寄生素子と負荷モデルを加算したπ型負荷と等価となり、従来通りの手法で遅延時間の計算を行うことができるという効果がある。
【００２６】この発明によれば、出力ピンの寄生容量を１つの容量素子で表現するように構成したので、従来通り遅延時間の計算ができるという効果がある。
【００２７】この発明によれば、出力ピン寄生素子を複数のＲＣ素子で表現するように構成したので、寄生容量部分をより詳細にモデル化でき、遅延時間の計算をより高精度に行うことができるという効果がある。
【００２８】この発明によれば、上記の遅延計算用負荷生成方法を実現するコンピュータプログラムを記録媒体に記録したので、この記録媒体から記録内容を再生することにより、極めて容易にこの発明の遅延計算用負荷生成方法を利用することができるという効果がある。

【出願人】	【識別番号】０００００６０１３【氏名又は名称】三菱電機株式会社
【出願日】	平成１２年９月２７日（２０００．９．２７）
【代理人】	【識別番号】１０００６６４７４【弁理士】【氏名又は名称】田澤博昭（外１名）
【公開番号】	特開２００２－１０８９６７（Ｐ２００２－１０８９６７Ａ）
【公開日】	平成１４年４月１２日（２００２．４．１２）
【出願番号】	特願２０００－２９４７６９（Ｐ２０００－２９４７６９）