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【発明の名称】 半導体集積回路の設計方法およびその記録媒体
【発明者】 【氏名】唐澤 弘隆
【要約】 【課題】セットアップバイオレーションパスを改善するためのクロックライン最適化フローを含む半導体集積回路の設計方法を提供する。

【解決手段】回路の機能記述作成を行ったファイルに対し論理合成を行いゲートネットリストを作成する。次に動作周波数を考慮したクロックラインの配置・配線において、サーチされたバイオレーションパスのＳＬａｃｋ値と次段や前段のＳＬａｃｋ値から、最適化が可能か否かの確認を行い（Ｓ１７）、可能な場合は遅延付きフリップフロップセルに変更する（Ｓ２０）。不可能な場合は次のバイオレーションパスの修正を行い、全バイオレーションパスのクロック最適化終了（Ｓ２２）まで、バイオレーションが収束する迄繰返し行う。
【特許請求の範囲】
【請求項１】 半導体集積回路の機能記述作成を行い、機能記述ファイル２を出力する第１のステップと、前記機能記述ファイルに対して論理合成を行い、ゲートネットリストを作成する第２のステップと、前記ゲートネットリストに基づいて、前記半導体集積回路で使用されるマクロブロックの配置を決定するフロアープランを実行する第３のステップと、前記マクロブロックの配置を行う第４のステップと、前記半導体集積回路の順序回路部のクロックラインが、前記半導体集積回路の動作周波数に対応して動作するよう、前記クロックラインの配置・配線を行い、前記クロックの最適化を行う第５のステップと、前記半導体集積回路のロジック部の配置・配線を行う第６のステップと、前記第５のステップおよび前記第６のステップのそれぞれで出力されたレイアウト情報を保存する第７のステップとからなる半導体集積回路の設計方法。
【請求項２】 前記第５のステップは、クロックツリー合成（ＣｌｏｃｋＴｒｅｅ Ｓｙｎｔｈｅｓｉｓ）によって行われる請求項１記載の半導体集積回路の設計方法。
【請求項３】 前記第５のステップは、前記順序回路の入力データセットアップ時間と実際に入力されるデータの到達時間の差であるＳｌａｃｋ値が負の場合は、前記順序回路のセットアップに対して入力データの到達時間がＳｌａｃｋ値だけ遅く間に合わないためバイオレーションを起こす前記順序回路のバイオレーションパスを検索する第７のステップと、前記バイオレーションパスの前記Ｓｌａｃｋ値を格納する第８のステップと、前記順序回路の前記バイオレーションパスの前後の前記Ｓｌａｃｋ値を格納する第９のステップと、前記第７のステップ、前記第８のステップおよび前記第９のステップにより出力された前記Ｓｌａｃｋ値に基づいて前記前記クロックの最適化を行う請求項１または２記載の半導体集積回路の設計方法。
【請求項４】 前記第５のステップは、前記順序回路の前記バイオレーションパスのＳｌａｃｋ値を読み込む第１０のステップと、前記順序回路の次段のパスのＳｌａｃｋ値を読み込む第１１のステップと、前記バイオレーション減少の計算をする第１２のステップと、前記第１２のステップでの計算結果を判定する第１３のステップと、前記順序回路を変更する第１３のステップと、全てのバイオレーションパスを実行したかを確認する第１４のステップとからなる請求項３記載の半導体集積回路の設計方法。
【請求項５】 前記第５のステップは、前記順序回路の格納したバイオレーションパスのＳｌａｃｋ値の読み込みを行う第１５のステップと、その前後にある前記順序回路のパスのＳｌａｃｋ値の読み込みを行う第１６のステップと、前記順序回路の前段で前記バイオレーションパスが解消する場合は、前記順序回路の前段の回路を変更する第１７のステップとからなる請求項４記載の半導体集積回路の設計方法。
【請求項６】 前記第５のステップは、前記順序回路の前段で前記バイオレーションパスが解消しない場合は、前記順序回路の後段の回路がバイオレーションパスを有するか否かを判定する第１９のステップからなる請求項５記載の半導体集積回路の設計方法。
【請求項７】 前記第５のステップは、前記順序回路の後段で前記バイオレーションパスが解消する場合は、前記順序回路の後段の回路を変更する第２０のステップからなる請求項６記載の半導体集積回路の設計方法。
【請求項８】 前記順序回路は、フリップフロップである請求項１，２，３，４，５，６または７記載の半導体集積回路の設計方法。
【請求項９】 請求項１乃至８記載の半導体集積回路の設計方法のいずれか１項を記録した記録媒体。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の設計方法に関し、特に、半導体集積回路のフリップフロップのセットアップバイオレーションパスを改善するためのクロックライン最適化ステップを含む半導体集積回路の設計方法に関する。
【０００２】
【従来の技術】図８は従来技術の半導体集積回路の設計方法のフローである。
【０００３】図８を参照すると、従来技術の半導体集積回路の設計方法回路では、まず、機能記述作成を行い、機能記述ファイル２を出力する（ステップＳ１）。次に、機能記述ファイル２を元に論理合成を行い、ゲートネットリスト４を出力する（ステップＳ３）。これ以降、レイアウト設計の工程で、マクロブロックの配置を決定するフロアープランを実行し（ステップＳ６１）、マクロブロックの配置が行われる（ステップＳ６１）。
【０００４】クロックラインの配置・配線工程（ステップＳ６３）は、クロックツリー合成（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ：以降、ＣＴＳと略記する）によって行われ、最後にロジック部の配置・配線が行われる（ステップＳ６４）。
【０００５】この後は、目標動作周波数に達成しているか否かを判定し（ステップＳ６４）、目標動作周波数を達成するまで、素子入れ替え工程、バッファ挿入工程、再配置工程および再配線工程を含むロジック部の最適化（ステップＳ６６）が繰り返し行われる。
【０００６】クロックラインの配置・配線工程（ステップＳ６３）は、各回路ブロックに入力され、分配されたクロック信号間には時間的にズレがないようにＣＴＳで独立して設計され、クロックラインの配置・配線工程（ステップＳ６３）以外では、クロックラインの修正は一切されない。また、動作周波数によるタイミングも一切考慮されない。
【０００７】よって、目標動作周波数に達成しないパスは、ロジック部の最適化（ステップＳ６６）で、上述した素子入れ替え工程、バッファ挿入工程、再配置工程、再配線工程のそれぞれによりタイミング調整を行ない、レイアウト情報ファイル６７が作成される。
【０００８】より具体的な回路で説明する。図９は従来のクロック調整を模式的に表したブロック図である。従来のクロック調整は、手作業のため、パス解析や遅延素子検索が大変なため、各フリップフロップ毎に行うことは不可能であった。
【０００９】よって、ＣＰＵ２０３やメモリ２０５などブロックに分けて、ブロック間のワーストパスを削減するためのクロック調整であった。
【００１０】図９に記載のように、メモリの遅延２０４に、例えば、＋０．７ｎｓの遅延を挿入することにより、調整していた。
【００１１】
【発明が解決しようとする課題】しかしながら、動作周波数が速くなるにつれて要求されるクロックサイクルに対してフリップフロップ間の組み合わせロジックや配線容量が大きく満足出来なくなってきている。また、ロジック部の最適化だけで無理な場合はパイプラインの切り直しなど仕様変更の可能性も生じてしまう。
【００１２】このように、従来技術の半導体集積回路の設計方法のフローの問題点は、ハードマクロやロジック部のみの最適化だけで、クロックラインにおいては周波数を考慮したタイミング調整が行われない点である。
【００１３】したがって、上記問題に鑑み本発明の目的は、これらの問題を解消した半導体集積回路の設計方法を提供することにある。
【００１４】すなわち、クロックラインの配置、配線においてもクロックスキューの合わせ込みだけでなく、目標動作周波数を考慮したタイミング調整を行うことによって、ロジック部の最適化に加えてクロック遅延の最適化の両方から目標周波数で動作する回路を実現する。
【００１５】
【課題を解決するための手段】本発明の半導体集積回路の設計方法は、半導体集積回路の機能記述作成を行い、機能記述ファイル２を出力する第１のステップと、前記機能記述ファイルに対して論理合成を行い、ゲートネットリストを作成する第２のステップと、前記ゲートネットリストに基づいて、前記半導体集積回路で使用されるマクロブロックの配置を決定するフロアープランを実行する第３のステップと、前記マクロブロックの配置を行う第４のステップと、前記半導体集積回路の順序回路部のクロックラインが、前記半導体集積回路の動作周波数に対応して動作するよう、前記クロックラインの配置・配線を行い、前記クロックの最適化を行う第５のステップと、前記半導体集積回路のロジック部の配置・配線を行う第６のステップと、前記第５のステップおよび前記第６のステップのそれぞれで出力されたレイアウト情報を保存する第７のステップとから構成される。
【００１６】また、本発明の半導体集積回路の設計方法の前記第５のステップは、クロックツリー合成（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）によって行われる構成である。
【００１７】さらに、本発明の半導体集積回路の設計方法の前記第５のステップは、前記順序回路の入力データセットアップ時間と実際に入力されるデータの到達時間の差であるＳｌａｃｋ値が負の場合は、前記順序回路のセットアップに対して入力データの到達時間がＳｌａｃｋ値だけ遅く間に合わないためバイオレーションを起こす前記順序回路のバイオレーションパスを検索する第７のステップと、前記バイオレーションパスの前記Ｓｌａｃｋ値を格納する第８のステップと、前記順序回路の前記バイオレーションパスの前後の前記Ｓｌａｃｋ値を格納する第９のステップと、前記第７のステップ、前記第８のステップおよび前記第９のステップにより出力された前記Ｓｌａｃｋ値に基づいて前記前記クロックの最適化を行う構成とすることもできる。
【００１８】さらにまた、本発明の半導体集積回路の設計方法の前記第５のステップは、前記順序回路の前記バイオレーションパスのＳｌａｃｋ値を読み込む第１０のステップと、前記順序回路の次段のパスのＳｌａｃｋ値を読み込む第１１のステップと、前記バイオレーション減少の計算をする第１２のステップと、前記第１２のステップでの計算結果を判定する第１３のステップと、前記順序回路を変更する第１３のステップと、全てのバイオレーションパスを実行したかを確認する第１４のステップとからなる構成とすることもできる。
【００１９】さらに、本発明の半導体集積回路の設計方法の前記第５のステップは、前記順序回路の格納したバイオレーションパスのＳｌａｃｋ値の読み込みを行う第１５のステップと、その前後にある前記順序回路のパスのＳｌａｃｋ値の読み込みを行う第１６のステップと、前記順序回路の前段で前記バイオレーションパスが解消する場合は、前記順序回路の前段の回路を変更する第１７のステップとからなる構成とすることもでき、さらに、前記第５のステップは、前記順序回路の前段で前記バイオレーションパスが解消しない場合は、前記順序回路の後段の回路がバイオレーションパスを有するか否かを判定する第１９のステップからなる構成とすることもでき、前記第５のステップは、前記順序回路の後段で前記バイオレーションパスが解消する場合は、前記順序回路の後段の回路を変更する第２０のステップからなる構成とすることもできる。
【００２０】
【発明の実施の形態】次に、本発明の第１の実施の形態について図面を参照して説明する。
【００２１】本発明の第１の実施の形態の半導体集積回路の設計方法を図１に示す。
【００２２】図１を参照すると、本発明の第１の実施の形態の半導体集積回路の設計方法では、まず、回路の機能記述作成を行い、機能記述ファイル１０２を出力する（ステップＳ１０１）。次に、機能記述ファイル１０２に対して論理合成を行い、ゲートネットリスト１０４を作成する（ステップＳ１０３）。
【００２３】そして、次にレイアウト設計を行う（ステップＳ１０９）。このレイアウト設計ステップ（ステップＳ１０９）では、マクロブロックの配置を決定するフロアープランを実行し（ステップＳ１０５）、マクロブロックの配置が行われる（ステップＳ１０６）。
【００２４】次に、半導体集積回路の動作周波数を考慮したクロックラインの配置・配線を行い、クロックの最適化を行う（ステップＳ１０７）。その後、ロジック部の配置・配線を行う（ステップＳ１０８）。そして、レイアウト情報ファイル１１０が作成される。
【００２５】次に、クロックライン最適化（ステップＳ１０７）工程について、図２および図３を参照して詳細に説明する。
【００２６】クロックライン最適化の全体フローは図２を参照すると、クロックライン最適化工程は、クロック最適化を開始（ステップＳ１０７）し、回路全体のバイオレーションパスのサーチを行い（ステップＳ８）、全バイオレーションのＳｌａｃｋ値を格納し（ステップＳ９）、バイオレーションパス前後のフリップフロップパスのＳｌａｃｋ値を格納する（ステップＳ１０）。
【００２７】次に、これらのデータを元に、クロックラインの最適化を行う（ステップＳ１１）。そして、バイオレーションの収束がされたか否かを確認し（ステップＳ１２）、クロック最適化を終了する（ステップＳ１３）ここでＳｌａｃｋ値とは、フリップフロップの入力データセットアップ時間と実際に入力されるデータの到達時間の差である。Ｓｌａｃｋ値が負の場合は、フリップフロップのセットアップに対して入力データの到達時間がＳｌａｃｋ値だけ遅く間に合わないためバイオレーションを起こすと判定する。
【００２８】逆に、Ｓｌａｃｋ値が正の場合は、フリップフロップのセットアップに入力データが間に合っているので、正常動作すると判定する。
【００２９】次に、クロックラインの最適化工程（ステップＳ１１）の詳細について、説明する。クロックラインの最適化工程フローを示す図３を参照すると、クロックラインの最適化工程（ステップＳ１１）は、クロックライン最適化開始（ステップＳ１４）と、バイオレーションパスのＳｌａｃｋ値を読み込むステップ（Ｓ１５）と、その次段のフリップフロップパスのＳｌａｃｋ値を読み込むステップ（Ｓ１６）と、バイオレーション減少の計算ステップ（Ｓ１７）および判定ステップ（Ｓ１９）と、フリップフロップ変更ステップ（Ｓ２０）と、全てのバイオレーションパスを実行したかの確認ステップ（Ｓ２１）と、クロックライン最適化終了ステップ（Ｓ２２）とからなる。
【００３０】フリップフロップ変更ステップ（Ｓ２０）で、使用するフリップフロップセルは、フリップフロップセル２３（図４（ａ）参照）のフリップフロップ２５の入力クロックラインに遅延素子２６を挿入したフリップフロップセル２４（図４（ｂ）参照）を遅延値別に複数準備してライブラリ化しておき、このセルを変更することでクロックライン遅延挿入を行う）。
【００３１】次に、本発明の第１の実施の形態の半導体集積回路の設計方法として、バイオレーションの次段パスのみで行うクロックライン最適化フローを図２、図３、図４を併せて参照して説明する。
【００３２】前準備として、図４に示す通りフリップフロップセル２４を遅延値別に複数準備してライブラリ化しておく。最初の回路では、このライブラリを使用せず通常のフリップフロップセル２３を使って回路を作成する。そしてクロックライン最適化により準備したライブラリのセルに置き換えていく。即ち、クロック遅延値を増加させることによって最適化を実現する。
【００３３】クロックライン最適化を行う前に回路全体のバイオレーションを把握する。回路全体のバイオレーションの把握は、全バイオレーションパスのサーチ（ステップＳ８）を実行し、そのバイオレーションのＳｌａｃｋ値の格納を行う（ステップＳ９）。また、バイオレーションパスの前後にあるフリップフロップパスのＳｌａｃｋ値の格納を行う（ステップＳ１０）。
【００３４】クロックライン最適化は、入力端子に近いバイオレーションパスから順番に行っていく。まず、ある一つの格納したバイオレーションパスのＳｌａｃｋ値の読み込み（ステップＳ１５）、その次段のフリップフロップパスのＳｌａｃｋ値の読み込みを行う（ステップＳ１６）。
【００３５】次に、バイオレーション減少の計算を行い（ステップＳ１７）、クロックライン最適化が可能かどうかの確認を下記の式１８に基づいて行う（判定ステップＳ１９）。
（ステップＳ１６で読み出したＳｌａｃｋ値）−｜（ステップＳ１５で読み出したバイオレーションのＳｌａｃｋ値）｜＞（ステップＳ１５で読み出したバイオレーションのＳｌａｃｋ値）……式１８即ち、判定ステップ（ステップＳ９）は、ステップＳ１５で読み出したバイオレーションパスのＳｌａｃｋ値の絶対値が、ステップＳ１６で読み出した次段パスのＳｌａｃｋ値以上であっても式１８を満足する場合、次段のフリップフロップパスがバイオレーションを起こしてしまうが、バイオレーション値は減少するのでクロックライン最適化を実行する。
【００３６】また、式１８を満足した場合は、フリップフロップの変更を行う（ステップＳ２０）。ここでは、バイオレーションパスの終点にあるフリップフロップセルを用意してあったライブラリからバイオレーションパスのＳｌａｃｋ値（ステップＳ１５）の絶対値と同値だけ増加する遅延付きフリップフロップセルに変更する。
【００３７】式１８を満足しない場合は、クロックラインの最適化を行わず、次のバイオレーションパス修正を行う。これらバイオレーションパスのＳｌａｃｋ値読み込み（ステップＳ１５）からフリップフロップの変更（ステップＳ２０）までの作業を全てのバイオレーションパスに対して行う。
【００３８】全てのバイオレーションパスのクロックライン最適化を終了すると再度、最適化後の回路に対してバイオレーションパスの調査を始める。
【００３９】このように全バイオレーションパスサーチ（ステップＳ８）からクロックライン最適化（ステップＳ１１）までの工程をバイオレーションが収束するまで、または回数の制限を決めて行う。
【００４０】次に、図５を参照して、本発明の第１の実施の形態の半導体集積回路の設計方法を具体的な回路に適用した場合を説明する。
【００４１】図５は、フリップフロップ２８、２９および３０が順に接続されたパスを示す図である。
【００４２】ＰＬＬ２７から出力されたクロック３３は、ツリー構造に分配され各フリップフロップへ入力される。この時、各クロックがフリップフロップまで到達する遅延時間はクロックツリー合成（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ：ＣＴＳ）により等しくなるように作り込まれている。
【００４３】即ち、フリップフロップ２８、２９および３０に入力されるクロック３４、３５および３６のフリップフロップへの到達遅延時間は等しい。
【００４４】いま、フリップフロップ２８とフリップフロップ２９間のパス３１がＳｌａｃｋ＝−１ｎｓでセットアップバイオレーションを生じており、フリップフロップ２９とフリップフロップ３０間のパス３２がＳｌａｃｋ＝＋１ｎｓでフリップフロップ３０のセットアップ時間に余裕があるとする。この時、式１８は（＋１ｎｓ）−｜（−１ｎｓ）｜＝０ｎｓ＞（−１ｎｓ）
となり、式１８を満足する。
【００４５】よって、フリップフロップ変更（ステップＳ２０）で、フリップフロップ２９は遅延素子３７の値が１ｎｓ大きいフリップフロップセルに変更される。
【００４６】この結果、フリップフロップ３０のセットアップ時間を１ｎｓ削った分がフリップフロップ２９のセットアップ時間に割り当てることにより、パス３１のバイオレーションが改善される。
【００４７】次に、本発明の第２の実施の形態について図面を参照して説明する。
【００４８】本発明の第２の実施の形態の半導体集積回路の設計方法のクロックライン最適化フローを図６に示す。
【００４９】本発明の第２の実施の形態の半導体集積回路の設計方法として、バイオレーションの前後パスで実施するクロックライン最適化を説明する。
【００５０】この方法は、例えば、処理の最初の回路において図４に示すフリップフロップセル２４を使って作成しておく。また、この時の遅延値は、あとのクロックライン最適化で減少させられるよう考慮する必要がある。処理の最初から遅延付きフリップフロップで回路を作成することによって、クロック遅延の増加および減少でクロックライン最適化を実現する。
【００５１】本発明の第１の実施の形態の半導体集積回路の設計方法と同様に、図２に示す通り回路のバイオレーションを調べ各データ格納する。
【００５２】本発明の第２の実施の形態の半導体集積回路の設計方法のクロックライン最適化は、入力端子に近いバイオレーションパスから順番に行っていく（図６を参照）。
【００５３】まず、格納したバイオレーションパスのＳｌａｃｋ値の読み込み（ステップＳ１５）、その前後にあるフリップフロップパスのＳｌａｃｋ値の読み込みを行う（ステップＳ４０）。
【００５４】次に、前段のフリップフロップパスでクロックライン最適化が可能かどうかの計算を下記の式４２を基づいて行う（ステップＳ４１）。
（ステップＳ４０で読み出した前段のＳｌａｃｋ値）−｜（ステップＳ１５で読み出したバイオレーションのＳｌａｃｋ値）｜……式４２式４２の結果に対して正負判定を行う（ステップＳ４３）。
【００５５】判定が正の場合は、前段のフリップフロップパスだけでバイオレーションを改善することが可能である。そして、前段のフリップフロップを変更する（ステップＳ４４−１）。次に、全てのパスが終了したか判定する（ステップＳ２１）。
【００５６】一方、判定が負の場合は、前段のフリップフロップパスだけではバイオレーションを改善することが不可能なため、更に、後段のフリップフロップパスでクロックライン最適化が可能かどうかの計算を下記の式４６に基づいて行う（ステップＳ４５）。
（ステップＳ４０で読み出した後段のＳｌａｃｋ値）−｜（式４２の結果）｜＞（式４２の結果）……式４６次に、式４６を満足する場合は、後段がバイオレーションパスでないので、前段のフリップフロップを変更し（ステップＳ４４−２）、さらに、後段のフリップフロップを変更する（ステップＳ４７）。次に、全てのパスが終了したか判定する（ステップＳ２１）。
【００５７】式４６を満足しない場合は、後段がバイオレーションパスであるので、前段のフリップフロップを変更（ステップＳ４４−３）し、全てのパスが終了したか判定する（ステップＳ２１）。
【００５８】すなわち、あるバイオレーションパスにおいて、前段のフリップフロップパスだけでバイオレーションを改善することが可能な場合は、前段のフリップフロップパスだけで遅延調整する。
【００５９】一方、前段のフリップフロップパスだけではバイオレーションを改善することが不可能な場合は、更に、後段のフリップフロップパスがバイオレーションしているか否かで処理がことなる。
【００６０】そして、後段のフリップフロップパスがバイオレーションしていない場合は、前段と後段の両方のパスで遅延調整する。また、後段のフリップフロップパスがバイオレーションしている場合は、前段のパスのみで遅延調整する。
【００６１】遅延調整は、入力端子から出力端子へ順次行われるので、前段パスがバイオレーションか否かは判定する必要はない。
【００６２】また、ステップＳ４６で完全にバイオレーションが解消しなくても、遅延調整する前よりはバイオレーション値が改善されるので、動作サイクルは向上する。
【００６３】次に、計算後のフリップフロップの差し替えについて説明する。フリップフロップ変更（ステップＳ４４−１、ステップＳ４４−２、ステップＳ４４−３）では、バイオレーションパスの始点のフリップフロップを変更する。この時に変更するフリップフロップは、ステップＳ４０で読み出した前段のＳｌａｃｋ値と同値だけクロック遅延値が減少するものとする。
【００６４】フリップフロップ変更（ステップＳ４７）では、バイオレーションパスの終点のフリップフロップを変更する。この時に変更するフリップフロップは式４２の結果の絶対値と同値だけクロック遅延値が増加するものとする。
【００６５】全てのバイオレーションパスのクロックライン最適化を終了すると再度、最適化後の回路のバイオレーションパスの調査を始める。このように、全バイオレーションパスサーチ（ステップＳ８）からクロックライン最適化（ステップＳ１１）までの工程をバイオレーションが収束するまで、または回数の制限を決めて行う。本発明の第２の実施の形態では、本発明の第１の実施の形態と比較してバイオレーション前後のパスでクロックライン最適化を行うため、バイオレーションの削減に有利である。
【００６６】次に、図７を参照して、本発明の第２の実施の形態の半導体集積回路の設計方法を具体的な回路に適用した場合を説明する。
【００６７】図７は、フリップフロップ４８、４９、５０および５１のそれぞれが順に接続されたパスを示す図である。
【００６８】遅延素子５５は、１ｎｓの遅延を有するとする。いま、フリップフロップ４９とフリップフロップ５０間のパス５３が、Ｓｌａｃｋ＝−１ｎｓでセットアップバイオレーションを生じており、パス５３の前段のパス５２がＳｌａｃｋ＝＋０．６ｎｓ、パス５３の後段のパス５４がＳｌａｃｋ＝＋０．５ｎｓであるとする。この時、式４２は（＋０．６ｎｓ）−｜（−１ｎｓ）｜＝−０．４ｎｓ＜０となり、パス５２だけではバイオレーションを改善出来ない。
【００６９】次に式４６は（＋０．５ｎｓ）−｜（−０．４ｎｓ）｜＝＋０．１ｎｓ＞０となり、パス５２とパス５４の両方でパス５３のバイオレーションを改善することが可能である。よって、フリップフロップ変更（ステップＳ４４−２）でフリップフロップ４９は（遅延素子５５の値）− パス５２のＳｌａｃｋ値）＝１ｎｓ−０．６ｎｓ＝０．４ｎｓであるから、遅延素子５６が０．４ｎｓの値のフリップフロップ４９に変更される。次に、フリップフロップ変更４７でフリップフロップ５０は（遅延素子５５の値）＋｜（式４２の結果）｜＝１ｎｓ＋｜−０．４ｎｓ｜＝１．４ｎｓであるから、遅延素子５７が１．４ｎｓの値のフリップフロップ５０に変更される。この結果、バイオレーションの前後パスのクロックライン最適化でパス５３のバイオレーションが改善される。
【００７０】より具体的な回路で説明する。図１０は本発明によるクロック調整を模式的に表したブロック図である。このクロック調整は、自動のため、各フリップフロップ毎に行うことが可能となる。すなわち、ＣＰＵ３０３を遅延素子３１０、３１２を挿入することにより、フリップフロップ毎に最適な遅延調整ができる。
【００７１】また、上述した本発明の半導体集積回路の設計方法をコンピュータ等の読みとり装置で読み込むことができる記録媒体に記録することもできる。
【００７２】以上のように、本発明の第１の特徴は、動作周波数を考慮してクロックラインの配置、配線を行うことにより、レイアウト設計において全て動作周波数を考慮したタイミング調整を行うことである。
【００７３】本発明の第２の特徴は、全バイオレーションパスサーチ、全バイオレーションのＳｌａｃｋ値の格納、バイオレーションパス前後にあるフリップフロップパスのＳｌａｃｋ値の格納を行うことによって、回路のバイオレーションを全て調査し、各データを格納することである。これらのデータをもとにクロックライン最適化を行う。
【００７４】そして、本発明の第３の特徴は、フリップフロップの変更によって、クロックラインの最適化を行うことである。クロックラインに遅延素子を挿入したフリップフロップセルに置き換えることによって、フリップフロップに入力されるクロック遅延を最適化してセットアップバイオレーションを改善する。
【００７５】
【発明の効果】以上、説明したように、本発明の第１の効果は、ロジック部のみの最適化だけでは目標動作周波数を達成出来ない場合でもクロックラインの最適化を行うことによって達成させることが可能である。
【００７６】ロジック部の最適化で目標動作周波数を達成出来ない場合は、パイプラインの切り直しなどによる仕様変更を余儀なくされ、機能記述１へ戻ってしまい設計工数の増大を招いてしまう。
【００７７】さらに、本発明の第２の効果は、目標動作周波数を達成させるためにロジック部のみの最適化を繰り返す工数を削減できることである。
【００７８】例えば、ある製品においてロジック部の最適化を４回繰り返したとする。これをロジック部の最適化を２回、クロックライン最適化１回で終了したとすると、ロジック部の最適化１回あたり１０時間、クロックライン最適化に５時間掛かったとして、４０％弱の設計工数削減を望める。
【００７９】また、本発明の第３の効果は、クロックラインの遅延調整だけで、既に配置・配線されたロジックを修正せずにバイオレーションを無くすことが可能である。この場合は、ロジック部については再配置、再配線する必要がないためロジック部の遅延に変更がない。再配置、再配線によって遅延が遅くなってしまったなどの問題が生じない。
【００８０】最後に、本発明の第４の効果はバイオレーションパスの解析と補正を自動化で行うことである。バイオレーションパスが多い場合は手修正で行うことは無理であり自動化は有効である。
【出願人】 【識別番号】０００２３２０３６
【氏名又は名称】エヌイーシーマイクロシステム株式会社
【出願日】 平成１２年９月２７日（２０００．９．２７）
【代理人】 【識別番号】１０００８２９３５
【弁理士】
【氏名又は名称】京本 直樹 （外２名）
【公開番号】 特開２００２−１０８９６２（Ｐ２００２−１０８９６２Ａ）
【公開日】 平成１４年４月１２日（２００２．４．１２）
【出願番号】 特願２０００−２９４５２０（Ｐ２０００−２９４５２０）