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【発明の名称】 回路設計システム、回路設計方法および回路設計プログラムを格納したコンピュータ読取り可能な記録媒体
【発明者】 【氏名】橘 昌良
【要約】 【課題】機能ブロックの実装方式を短時間且つ精度良く決定する。

【解決手段】各機能モジュールを実現するアルゴリズムとアーキテクチャの組み合わせおよび組み合わせの性能を評価した結果を格納したアルゴリズム・アーキテクチャデータベース１３２と、アルゴリズム・アーキテクチャデータベース１３２内に格納された情報を参照して、各機能モジュールを実現するアルゴリズムとアーキテクチャの可能な全ての組み合わせを生成する組み合わせ生成部１１３と、制約条件、評価関数および動作シナリオに基づいて、組み合わせ生成部１１３が生成した組み合わせの性能を評価する性能評価部１１５と、性能評価部１１５の評価結果を参照して、所定の評価値以上のアルゴリズムとアーキテクチャの組み合わせを格納する候補データベース１３５とを具備する。
【特許請求の範囲】
【請求項１】 設計する回路における複数の機能ブロックの実装方式を決定する回路設計システムであって、各機能モジュールを実現するアルゴリズムとアーキテクチャの組み合わせおよび当該組み合わせの性能を評価した結果を格納したアルゴリズム・アーキテクチャデータベースと、前記アルゴリズム・アーキテクチャデータベース内に格納された情報を参照して、各機能モジュールを実現するアルゴリズムとアーキテクチャの可能な全ての組み合わせを生成する組み合わせ生成部と、制約条件、評価関数および動作シナリオに基づいて、前記組み合わせ生成部が生成した組み合わせの性能を評価する性能評価部と、前記性能評価部の評価結果を参照して、所定の評価値以上のアルゴリズムとアーキテクチャの組み合わせを格納する候補データベースとを具備することを特徴とする回路設計システム。
【請求項２】 前記候補データベース内に格納されたアルゴリズムとアーキテクチャの組み合わせに関する機能モデルを格納した機能モデルデータベースと、機能レベルシミュレーションに使用するテストベクタを格納したテストベクタデータベースと、前記機能モデルデータベースおよびテストベクタデータベース内に格納された情報を参照して、前記候補データベース内に格納されたアルゴリズムとアーキテクチャの組み合わせについて機能レベルシミュレーションを実行する機能レベルシミュレーション部とを具備することを特徴とする請求項１に記載の回路設計システム。
【請求項３】 設計する回路における複数の機能ブロックの実装方式を決定する回路設計方法であって、各機能モジュールを実現するアルゴリズムとアーキテクチャの組み合わせおよび当該組み合わせの性能を評価した結果を利用して、各機能モジュールを実現するアルゴリズムとアーキテクチャの可能な全ての組み合わせを生成するステップと、制約条件、評価関数および動作シナリオに基づいて、生成された組み合わせの性能を評価するステップと、性能の評価結果を利用して、所定の評価値以上のアルゴリズムとアーキテクチャの組み合わせを抽出するステップとを有することを特徴とする回路設計方法。
【請求項４】 アルゴリズムとアーキテクチャの組み合わせに関する機能モデルとテストベクタを利用して、前記所定の評価値以上のアルゴリズムとアーキテクチャの組み合わせについて機能レベルシミュレーションを実行するステップとを有することを特徴とする請求項３に記載の回路設計方法。
【請求項５】 設計する回路における複数の機能ブロックの実装方式を決定する回路設計プログラムを格納したコンピュータ読取り可能な記録媒体であって、各機能モジュールを実現するアルゴリズムとアーキテクチャの組み合わせおよび当該組み合わせの性能を評価した結果を利用して、各機能モジュールを実現するアルゴリズムとアーキテクチャの可能な全ての組み合わせを生成する処理と、制約条件、評価関数および動作シナリオに基づいて、生成された組み合わせの性能を評価する処理と、性能の評価結果を利用して、所定の評価値以上のアルゴリズムとアーキテクチャの組み合わせを抽出する処理とを含み、これらの処理をコンピュータに実行させることを特徴とする回路設計プログラムを格納したコンピュータ読取り可能な記録媒体。
【請求項６】 アルゴリズムとアーキテクチャの組み合わせに関する機能モデルとテストベクタを利用して、前記所定の評価値以上のアルゴリズムとアーキテクチャの組み合わせについて機能レベルシミュレーションを実行する処理を含み、この処理をコンピュータに実行させることを特徴とする請求項５に記載の回路設計プログラムを格納したコンピュータ読取り可能な記録媒体。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、設計する回路内における複数の機能ブロックの実装方式を決定する回路設計システム、回路設計方法および回路設計プログラムを格納したコンピュータ読取り可能な記録媒体に関し、特に、機能ブロックの実装方式を短時間且つ精度良く決定することを可能にする技術に係わる。
【０００２】
【従来の技術】従来、システムＬＳＩ等のデジタルシステムの回路設計処理においては、各機能ブロックの実装方式（仕様）は、各実装方式に対して機能レベルのシミュレーションを行い、そのシミュレーション結果に基づいて各実装方式の性能を見積もることにより決定されていた。
【０００３】
【発明が解決しようとする課題】ところが、このような方法により実装方式を決定する場合、実装方式の候補の数が多くなった時には、機能レベルシミュレーションが完了するまでに膨大な時間が必要となる上に、実装方式の全ての組み合わせを検討することが非常に困難となるために、各機能ブロックの実装方式を精度良く決定することが難しくなってしまう。
【０００４】本発明は、このような技術的課題を解決すべくなされたものであり、その目的は、機能ブロックの実装方式を短時間且つ精度良く決定することを可能にする技術を提供することにある。
【０００５】
【課題を解決するための手段】本発明に係る回路設計システムの特徴は、設計する回路における複数の機能ブロックの実装方式を決定する回路設計システムであって、各機能モジュールを実現するアルゴリズムとアーキテクチャの組み合わせおよび組み合わせの性能を評価した結果を格納したアルゴリズム・アーキテクチャデータベースと、アルゴリズム・アーキテクチャデータベース内に格納された情報を参照して、各機能モジュールを実現するアルゴリズムとアーキテクチャの可能な全ての組み合わせを生成する組み合わせ生成部と、制約条件、評価関数および動作シナリオに基づいて、組み合わせ生成部が生成した組み合わせの性能を評価する性能評価部と、性能評価部の評価結果を参照して、所定の評価値以上のアルゴリズムとアーキテクチャの組み合わせを格納する候補データベースとを具備することにある。
【０００６】このシステムによれば、システムを実現するアルゴリズムとアーキテクチャの良い組み合わせを機能レベルのシミュレーションを行うことなく高速に選択することができる。
【０００７】本発明に係る回路設計方法の特徴は、設計する回路における複数の機能ブロックの実装方式を決定する回路設計方法であって、各機能モジュールを実現するアルゴリズムとアーキテクチャの組み合わせおよび組み合わせの性能を評価した結果を利用して、各機能モジュールを実現するアルゴリズムとアーキテクチャの可能な全ての組み合わせを生成するステップと、制約条件、評価関数および動作シナリオに基づいて、生成された組み合わせの性能を評価するステップと、性能の評価結果を利用して、所定の評価値以上のアルゴリズムとアーキテクチャの組み合わせを抽出するステップとを有することにある。
【０００８】この方法によれば、システムを実現するアルゴリズムとアーキテクチャの良い組み合わせを機能レベルのシミュレーションを行うことなく高速に選択することができる。
【０００９】本発明に係る回路設計プログラムを格納したコンピュータ読取可能な記録媒体の特徴は、設計する回路における複数の機能ブロックの実装方式を決定する回路設計プログラムを格納したコンピュータ読取り可能な記録媒体であって、各機能モジュールを実現するアルゴリズムとアーキテクチャの組み合わせおよび組み合わせの性能を評価した結果を利用して、各機能モジュールを実現するアルゴリズムとアーキテクチャの可能な全ての組み合わせを生成する処理と、制約条件、評価関数および動作シナリオに基づいて、生成された組み合わせの性能を評価する処理と、性能の評価結果を利用して、所定の評価値以上のアルゴリズムとアーキテクチャの組み合わせを抽出する処理とを含み、これらの処理をコンピュータに実行させることにある。
【００１０】この記録媒体によれば、システムを実現するアルゴリズムとアーキテクチャの良い組み合わせを機能レベルのシミュレーションを行うことなく高速に選択することができる。
【００１１】ここで、アルゴリズムとアーキテクチャの組み合わせに関する機能モデルとテストベクタを利用して、所定の評価値以上のアルゴリズムとアーキテクチャの組み合わせについて機能レベルシミュレーションを実行することが望ましい。
【００１２】これにより、候補データベース内に格納された複数の組み合わせから機能レベルのシミュレーションにより最良のものを精度良く選択できる。
【００１３】また、動作シナリオに対して、機能モジュール間の資源の共有関係を実行の順序として有向枝をループが存在しないように追加して、機能モジュール間に資源の共有関係が存在しても動作順序を矛盾なく表現できるようにすることが望ましい。
【００１４】これにより、システムの動作を表現する動作シナリオに機能モジュール間の資源の共有関係を反映させることができる。
【００１５】また、動作シナリオの最短の実行時間は、動作シナリオに対して、機能モジュールを表現する節点にある組み合わせにおける実行時間を重みとして加え、処理の開始をあらわす節点から終了を表す節点までの経路のうち最長のものを動作シナリオの最短の実行時間として求めるようにすると良い。
【００１６】これにより、動作シナリオにおいて機能モジュールの実行時間を節点の重みとして負荷し最長経路を求めることで処理の最短実行時間を求めることができる。
【００１７】さらに、任意の並列度の実行順と実行時間は、動作シナリオを表現する半順序グラフをトポロジカルソートすることで機能モジュール間の実行順序を定め、あらかじめ定められた並列度で少なくとも一つのスレッドに機能モジュールを振り分けることで見積もると良い。
【００１８】これにより、動作シナリオをトポロジカルソートし、各機能モジュールをスレッドに振り分けることで任意の並列度の実行順と実行時間を見積もることができる。
【００１９】さらにまた、動作シナリオを実行中のシステムの消費電力の最大値、最小値、平均値は、機能モジュールの実行順序にしたがって、予め見積もられている各機能モジュールを実装するハードウェアの実行中の消費電力を積算し、ハードウェアが実行中でない場合にはあらかじめ見積もられているハードウェアの休止状態での消費電力を積算することで求めるようにすることが望ましい。
【００２０】これにより、動作シナリオを実行中のシステムの消費電力の最大値、最小値、平均値を求めることができる。
【００２１】また、動作シナリオを実行中のシステムのバスアクセスの最大値、最小値、平均値は、決定した機能モジュールの実行順序にしたがって、あらかじめ見積もられている各機能モジュールを実装するハードウェアの実行中のバスアクセスを積算することで求めるようにすると良い。
【００２２】これにより、動作シナリオを実行中のシステムのバスアクセスの最大値、最小値、平均値を求めるバスアクセス頻度を見積もることができる。
【００２３】さらに、システムの実現に必要なＬＳＩの面積は、決定した機能モジュールの実行順序にしたがって、同時に必要とするハードウェア資源の最大値を見積もることにより求めるようにすると良い。
【００２４】これにより、システムの実現に必要なＬＳＩの面積を見積もることができる。
【００２５】さらにまた、候補データベースに含まれる組み合わせについて可能なハードウェア構成であるすべてのシステムアーキテクチャを生成し、システムアーキテクチャデータベースに格納する手段と、切り分け候補データベースの組み合わせにしたがって動作シナリオを資源の共有関係を反映させる動作シナリオ更新手段を具備し、更新された動作シナリオをシステムアーキテクチャデータベースに含まれるすべてのシステムアーキテクチャについて評価するこようにしても良い。
【００２６】これにより、システムを実現するアルゴリズムとアーキテクチャの組み合わせに対して可能なすべてのシステムアーキテクチャを生成することができ、それらについての性能を見積もることができる。
【００２７】
【発明の実施の形態】以下、図１乃至図３０を参照して、本発明の実施形態に係る回路設計システムの構成およびその動作について詳しく説明する。
【００２８】《回路設計システム》始めに、図１を参照して、本発明の実施形態に係る回路設計システムの構成について説明する。
【００２９】本発明の第１の実施形態に係る回路設計システムは、図１に示すように、回路設計装置１１０を備え、回路設計装置１１０は、入出力インタフェイス１１１、フレームワーク作成部１１２、組み合わせ生成部１１３、機能レベルシミュレーション部１１４、性能評価部１１５、制御部１１６を具備する。
【００３０】入出力インタフェイス１１１は、ユーザとシステム間における情報の入出力処理を制御する役割を担い、具体的には例えば、グラフィカルユーザインタフェイス（Graphical User Interface：ＧＵＩ）等を利用することにより、インタラクティブな回路設計処理が可能となる。
【００３１】フレームワーク作成部１１２は、候補作成処理および切り分け決定処理のためのフレームワークを作成する。
【００３２】組み合わせ生成部１１３は、各機能モジュールを実装するアルゴリズムとアーキテクチャの組み合わせを、アルゴリズム・アーキテクチャデータベース１３２内に格納された組み合わせの中から選択する。
【００３３】機能レベルシミュレーション部１１４は、組み合わせ生成部１１３が選択した組み合わせについて機能レベルシミュレーションを行う。
【００３４】性能評価部１１５は、制約関数／評価関数および動作シナリオを用いて、機能モジュールを実装するアルゴリズムとアーキテクチャの組み合わせおよび機能レベルシミュレーション結果の評価を行う。
【００３５】制御部１１６は、性能評価処理および装置内の各構成要素の動作を制御する。
【００３６】また、回路設計装置１１０は、入力部１２０、出力部１２１、機能ブロック図データベース１３０、機能モデルデータベース１３１、アルゴリズム・アーキテクチャデータベース１３２、動作シナリオデータベース１３３、制約条件／評価関数データベース１３４、候補データベース１３５、テストベクタデータベース１３６、評価結果データベース１３７およびハードウェア／ソフトウェア仕様データベース１３８と電気的に接続され、各データベース内に格納されたデータを読み書き可能な構成となっている。
【００３７】入力部１２０は、回路設計処理に係る各種情報および制御パラメータを入力するための役割を担い、例えば、キーボード、マウス、ライトペン等がこれにあたる。
【００３８】出力部１２１は、回路設計処理に係る各種情報およびエラー情報を出力するための役割を担い、例えば、プリンタやディスプレイ装置がこれにあたる。
【００３９】機能ブロック図データベース１３０は、設計する回路に係わる複数の機能モジュール情報を格納する。
【００４０】機能モデルデータベース１３１は、各機能モジュールに割り当てられたアルゴリズムとアーキテクチャに対応する機能モデルを格納する。
【００４１】アルゴリズム・アーキテクチャデータベース１３２は、機能モジュールを実現するアルゴリズムとアーキテクチャの組み合わせを格納する。
【００４２】動作シナリオデータベース１３３は、設計する回路および機能モジュールの動作シナリオを格納する。なお、ここでいう「動作シナリオ」とは、設計対象となる回路の動作を表現したものであり、機能モジュールを節点として、機能モジュール間のデータ／制御の受け渡しの関係を有向枝として記述した半順序グラフにより表される（詳しくは、後述）。
【００４３】制約条件／評価関数データベース１３４は、性能評価処理に利用する制約条件／評価関数を格納する。
【００４４】候補データベース１３５は、組み合わせ生成部１１３が生成した機能モジュールを実現するアルゴリズムとアーキテクチャの組み合わせの候補を格納する。
【００４５】テストベクタデータベース１３６は、機能レベルシミュレーションの際に使用するテストベクタを格納する。
【００４６】評価結果データベース１３７は、性能評価部１１５による性能評価処理結果を格納する。
【００４７】ハードウェア／ソフトウェア仕様データベース１３８は、切り分け決定処理により決定された機能モジュールを実現するアルゴリズムとアーキテクチャの組み合わせを格納する。
【００４８】なお、回路設計装置には、いわゆる汎用機、ワークステーション、ＰＣ、ＮＣ（Network Computer）等が含まれ、例えば、図７に示す構成のような概観を有し、フロッピー（登録商標）ディスクドライブ７２および光ディスクドライブ７４を備えている。そして、フロッピーディスクドライブ７２に対してはフロッピーディスク７３、光ディスクドライブ７４に対しては光ディスク７５を挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムをコンピュータシステム内にインストールすることができる。また、所定のドライブ装置を接続することにより、例えば、メモリ装置の役割を担うＲＯＭ７７や、磁気テープ装置の役割を担うカートリッジ７８を用いて、インストールやデータの読み書きを実行することもできる。
【００４９】《回路設計システムの動作 〜回路設計方法〜》次に、図２乃至図６を参照して、本発明の実施形態に係る回路設計方法について説明する。
【００５０】本発明の実施形態に係る回路設計方法は、図２に示すように、大きく分けて２つの処理により構成される。
【００５１】１番目の処理である候補作成処理（Ｓ２０１）においては、組み合わせ生成部１１３が、機能ブロック図データベース１３０内に格納された各機能モジュールを実装するアルゴリズムとアーキテクチャの組み合わせを、アルゴリズム・アーキテクチャデータベース１３２内に格納された組み合わせの中から選択し、続いて、性能評価部１１５が、制約条件／評価関数データベース１３４内に格納された制約関数／評価関数と動作シナリオデータベース１３３内に格納された動作シナリオを用いて、選択された各組み合わせの評価を行う。なお、この組み合わせの生成と評価は、アルゴリズム・アーキテクチャデータベース１３２に予め記述されているスタティックなデータに基づいて行われるため、ダイナミックなビヘイビアに関しては誤差が含まれる可能性がある。そこで、本発明の実施形態に係る回路設計処理においては、この誤差を予め考慮して複数の解を求め、これら複数解を候補データベース１３５内に書き込むようにする。
【００５２】２番目の処理である切り分け決定処理（Ｓ２０２）においては、機能レベルシミュレーション部１１４が、候補データベース１３５内に格納された全ての組み合わせについて機能レベルシミュレーションを実行し、候補作成処理の際に使用したのと同じ制約関数／評価関数を用いて機能レベルシミュレーション結果を評価する。そして、評価結果に基づいて、最良の組み合わせをハードウェア／ソフトウェア仕様として出力し、ハードウェア／ソフトウェア仕様データベース１３８内に格納する。なお、切り分け決定処理の際は、各機能モジュールに割り当てられたアルゴリズムとアーキテクチャに対応する機能モデルを機能モデルデータベース１３１から選択し、シミュレーションモデルを作成するものとする。また、シミュレーションの際に必要なテストベクタもテストベクトルデータベース１３６内に予め用意する。
【００５３】以上の候補作成処理および切り分け決定処理が完了すると、これら処理によって決定されたハードウェア／ソフトウェア仕様を参照して、実際の回路を製造していくこととなる（Ｓ２０３）。以下では、上記候補作成処理、切り分け決定処理の各処理についてさらに詳しく説明する。
【００５４】〈候補作成処理〉本発明の実施形態に係る候補作成処理は、図３に示すように、以下の処理ステップにより実行される。
【００５５】（１）フレームワーク作成部１１２が、機能ブロック図データベース１３０とアルゴリズム・アーキテクチャデータベース１３２を参照して、機能モジュールへのアルゴリズムとアーキテクチャの割り当ての組み合わせを生成するためのフレームワークを作成する（Ｓ３０１）。
【００５６】（２）組み合わせ生成部１１３が、フレームワーク作成部１１２が作成したフレームワークに基づいて、機能モジュールへのアルゴリズムとアーキテクチャの可能な全ての組み合わせを生成する（Ｓ３０２）。
【００５７】（３）性能評価部１１５が、動作シナリオデータベース１３３内に格納された動作シナリオにしたがって、制約条件／評価関数データベース１３４内に格納された制約条件／評価関数を用いて組み合わせ生成部１１３が生成した組み合わせの性能評価をスタティックに行う（Ｓ３０３）。なお、性能評価方法の詳細については後述する。
【００５８】（４）制御部１１５が、性能評価部１１５の評価結果と候補データベース１３５内に格納された組み合わせとを比較し、候補データベース１３５内に所定の最良値（評価値）から予め定められた数（例えば、１０〜１００）の良い組み合わせが保持されるように、候補データベース１３５内に格納された組み合わせ情報を更新する（Ｓ３０４）。
【００５９】この（３）と（４）の処理を、組み合わせ生成部１１３が生成した全ての組み合わせについての評価が完了するまで繰り返すことにより、候補データベース１３５内には予め定められた数のスタティックな評価で良いと思われる組み合わせが常に保持されることになる。
【００６０】〈切り分け決定処理〉本発明の実施形態に係る切り分け決定処理は、図４に示すように、以下の処理ステップにより実行される。
【００６１】（１）フレームワーク作成部１１２が、機能ブロック図データベース１３０、機能モデルデータベース１３１およびアルゴリズム・アーキテクチャデータベース１３２内に格納された情報を参照して、機能モジュールへの機能モデルの割り当ての組み合わせを生成し、機能レベルのシミュレーションモデルのためのフレームワークを作成する（Ｓ４０１）。
【００６２】（２）組み合わせ生成部１１３が、フレームワーク作成部１１２が作成したフレームワークに基づいて、候補データベース１３５に格納されている可能な全ての組み合わせを生成する（Ｓ４０２）。
【００６３】（３）機能レベルシミュレーション部１１４が、組み合わせ生成部１１３が生成した機能モジュールと機能モデルの組み合わせについて機能レベルシミュレーションを実行する（Ｓ４０３）。なお、機能レベルミレーションはテストベクタデータベース１３６内に予め用意されたテストベクタを用いて行うものとする。
【００６４】（４）性能評価部１１５が、機能レベルシミュレーション結果を制約条件／評価関数データベース１３４内に格納された制約条件／評価関数を用いて評価し、評価結果を評価結果データベース１３７内に格納する（Ｓ４０４）。
【００６５】（５）この一連の処理を候補データベース１３５内に格納された全ての組み合わせが評価されるまでＳ４０３とＳ４０４を繰り返し、候補データベース１３５内に格納された全ての組み合わせに対して機能レベルシミュレーションを行った結果についての評価結果を評価結果データベース１３７内に格納する（Ｓ４０５）。
【００６６】（６）最後に総合評価処理により評価結果データベース１３７内に格納された評価結果を比較することにより、最良の組み合わせを決定した後、最良の組み合わせをハードウェア／ソフトウェア仕様として出力し、ハードウェア／ソフトウェア仕様データベース１３８内に格納する（Ｓ４０６）。
【００６７】『性能評価処理』以下、図５、６を参照して、動作シナリオに基づいた性能評価処理について説明する。
【００６８】（１）制御部１１６が、候補データベース１３５内に格納された組み合わせにしたがって、資源の共有などについての動作シナリオを更新し、更新結果を動作シナリオデータベース１３２内に格納する（Ｓ５０１）。
【００６９】（２）制御部１１６が、評価関数と制約条件に基づいて更新結果について評価を行い、評価結果を評価結果データベース１３７内に格納する（Ｓ５０２）。
【００７０】そして、この（１）、（２）の処理を全ての動作シナリオについて行った後、評価結果データベース１３７を用いて総合評価を行う（Ｓ５０４）。これにより、すべての動作シナリオについてある切り分け候補での組み合わせが評価される。
【００７１】ここで、図５に示す処理においては、複数の動作シナリオについて評価を行っているが、評価の対象になるシステムアーキテクチャは１つであった。これを複数のシステムアーキテクチャに拡張した場合には、図６に示すフローチャートにしたがって処理を行う。
【００７２】図６に示す処理において、動作シナリオの更新処理（Ｓ６０１）、性能評価処理（Ｓ６０２）、判定処理（Ｓ６０４）および総合評価処理（Ｓ６０５）はそれぞれ、図５に示す処理（Ｓ５０１）、（Ｓ５０２）、（Ｓ５０３）、（Ｓ５０４）に対応するものである。ただし、性能評価処理（Ｓ６０２）は、図５における性能評価処理（Ｓ５０２）とは異なりシステムアーキテクチャデータベース（図示せず）を参照して処理を行うために、全てのシステムアーキテクチャを評価したことを判定する処理（Ｓ６０３）が追加されている。なお、ここでいうシステムアーキテクチャデータベースとは、候補データベース１３５内に格納された組み合わせを予め解析し、可能なシステムアーキテクチャ構造をデータベース化したものである。
【００７３】以上説明したように、図５，６に示す、本発明の実施形態に係る性能評価処理によれば、動作シナリオに基づいたスタティックな性能評価と機能レベルのシミュレーションに基づいたダイナミックな性能評価を組み合わせて行うこととなるので、機能レベルシミュレーションに基づいたダイナミックな性能評価のみの性能評価の場合と比べて、広い解空間の探索を短時間で且つ同等の精度で行うことができる。
【００７４】〜動作シナリオに基づいた性能評価手法〜次に、動作シナリオに基づいた具体的な性能評価手法について説明する。ここで、システムを実現するあるアルゴリズムとアーキテクチャの組み合わせについて、面積と処理に必要なエネルギーは組み合わせが決定すると自動的に決定される。このため、以下では、処理時間、消費電力の最大値およびバスアクセス頻度についての評価方法について説明する。
【００７５】〜動作シナリオおよび処理時間について〜図８（ａ）は動作シナリオの一例を示し、動作シナリオは半順序グラフにより表現される。ここで、半順序グラフとは、接点と接点間を結ぶ有向枝で構成され、ループの存在しないものである。また、図８（ａ）中、ＳとＥはそれぞれ、半順序グラフの始点と終点を表し、それぞれ処理の始めと終わりに対応する。さらに、グラフ中の接点はシステムの各機能を表現し、有向枝は機能間の因果関係を表す。例えば、グラフの接点３は４つの枝により４つの接点１，２，９，５と接続している。ここで、接点３には接点４と接点５から出る枝が接続している。これにより、接点１と接点２の処理が終了した後、接点３が表現する処理を実行できることを示している。また、接点３から出る枝が接続している接点９と接点５は接点３よりも後で実行されなければならない処理を表している。
【００７６】ここで、接点Ｄと接点Ｂの表す処理がある資源を共有しているため、並行して実行することができない状況を考える。今、この２つの処理の間に直接の因果関係がないと仮定すると、動作シナリオを表すグラフにはこの２つの接点間に枝が存在しない。しかしながら、資源の共有関係があるため、２つの処理に順序をつける必要が生じる。そこで、このような状況の解決方法を図８（ｂ）に示す。図８（ｂ）に示す半順序グラフにおいては、接点Ｄと接点Ｂの間に枝を追加してある。この枝により２つの接点があらわす処理に順序をつけることができる。なお、この枝はループができないように付ける必要がある。
【００７７】次に、図８（ａ）,（ｂ）の動作シナリオについて全ての処理を逐次実行した場合のシーケンス例を図９（ａ）に示す。動作シナリオからこのようなシーケンスを求めるためには、例えば、トポロカルソートを行えば良い。なお、このシーケンスは動作シナリオについて複数存在することがある。グラフにおいて直接の因果関係が存在しない接点が表す処理は図８（ｂ）のように資源共有関係がない限り並行処理が可能である。ここで、簡単のために、全ての処理に必要な時間が等しいと仮定した場合の並行処理の例を図９（ｂ）、図１０に示す。
【００７８】図９（ｂ）は図８（ａ）,（ｂ）の動作シナリオを２スレッドの並行処理としたものである。図９（ｂ）に示す動作シナリオ２においては資源共有を表す枝により接点Ｂの処理が接点Ｄの処理よりも後になっている。ある動作シナリオについて、最短の実行時間は、グラフの接点が処理時間を重みとして持っていると仮定した場合の最長経路長で求めることができる。このことはグラフの定義より明らかである。この時、得られる並列度が（意味のある）最大の並列度となる。全ての処理に必要な時間が等しいと仮定した場合、図８（ａ）,（ｂ）の動作シナリオでは３スレッドが最大の並列度であり、その場合のステップ数はそれぞれ６と７である。この様子を図１０に示す。図１０に示す動作シナリオ２においては処理Ｄと処理Ｂの資源共有により処理Ｂの実行位置が動作シナリオ１と比べて後ろにずれていることがわかる。
【００７９】図９，１０に示す例はほとんどの処理をハードウェアにかかわらず実行できるという過程に基づいたものであったが、現実にはハードウェア毎に実行できる処理が決まっている場合が多い。その場合の処理は図１１（ａ）に示すような逐次実行になるか、図１１（ｂ）のようなパイプライン実行になる。図１１（ａ）においては処理Ａから処理Ｚまでの処理が逐次実行され、各処理の時間違いから処理時間合計は図１１（ａ）に示す長さになる。図１１（ｂ）ではこれらの処理をパイプライン実行しているが、そのステージの時間間隔は処理の内最も時間を必要とするものとなる。
【００８０】ここで、図８（ｂ）と同様に資源を共有しているため並行実行できない処理の組み合わせがある場合には、図１２に示すような実行方式となる。図１２では処理Ｃと処理Ｅが資源を共有していると仮定している。これにより、各ステージの時間間隔は少なくとも処理Ｃと処理Ｅの処理時間の和よりも長い必要があることがわかる。
【００８１】以上、図８から図１２を参照して、動作シナリオとそれを利用した処理時間の予測方法について説明したが、これらの説明により個々のモジュールの処理時間が一定であると仮定できるならば、動作シナリオを利用することで、最大並列度、最小処理時間、パイプラインのステージの時間間隔や処理の順番等をモジュール間で資源の共有のある場合でも求められることは明らかであろう。
【００８２】〜消費電力の最大値について〜次に、消費電力の平均値を求める方法を説明する。
【００８３】各機能モジュールを実装するハードウェアとソフトウェアが決定すると、その消費電力も決定することができる。今、図８（ａ）の動作シナリオで実行される１３個の機能モジュールの消費電力が図１３のように表されるとする。図１３において各機能モジュールの消費電力はＹ軸方向の長さで表され、処理時間はＸ軸方向の長さで表現されている。
【００８４】ここで、図１４（ａ）のような順序で処理が進行すると、消費電力は図１４（ｂ）のように変化することになる。図１４（ａ）の処理順序において処理４，６，７，９，Ｃはその実行タイミングをずらすことが可能であり、その範囲はそれぞれ４，６，７，Ｃ，９で表せる。そこで、図１４（ａ）の処理順序を変更して図１５（ａ）のようにした場合の消費電力を図１５（ｂ）に表す。図１５（ａ）では処理４，６，７，９の実行開始が遅らせられている。図１５（ｂ）に示す消費電力の最大値ｂは図１４（ｂ）に示す消費電力ａよりも低い値になっている。
【００８５】このように上記の方法によれば、各機能モジュールの実装であるハードウェア、ソフトウェアが決定し、その実行順序が動作シナリオにより求まれば、消費電力の最大値を見積もることができ、実行順序に自由度がある場合には消費電力の最大値を最小化することも可能である。
【００８６】〜バスアクセス頻度について〜続いて、機能モジュールの実装およびバスの形式が決定した場合のバスアクセス頻度を見積もる方法を説明する。
【００８７】今、システムアーキテクチャは図１６（ａ），（ｂ）のような形式となったとする。図１６（ａ）は１つの大域バスにＣＰＵ、メモリ（Ｍｅｍ）、専用ハードウェア（ＨＷ）が接続する形式で、システムアーキテクチャとしては最もシンプルなものである。図１６（ｂ）は大域バスにＣＰＵとメモリが接続し、これとは別に、ローカルバスに専用ハードウェアとメモリが接続している。また、この２つのバスはＤＭＡコントローラ（ＤＭＡＣ）を介して接続されている。
【００８８】図１６（ａ）に示すシステムアーキテクチャについて、各機能モジュールのバスアクセス頻度が図１７（ａ）のように表現されるとする。図１７（ａ）では図８（ａ）の動作シナリオに基づいて１３個の機能モジュールがＹ軸方向の長さに相当する頻度で大域バスにアクセスしていると仮定する。これを図１４（ａ），図１５（ａ）に示される実行順序に従って並べたものを図１７（ｂ），（ｃ）に示す。この図によれば、図１７（ｃ）に示す実行順序の方が、バスアクセス頻度の最大値が低く、その分、バスのバンド幅が狭くともよいことになる。
【００８９】一方、図１６（ｂ）のシステムアーキテクチャについて、各機能モジュールのバスアクセス頻度が図１８（ａ）のように表現されるとする。図１８（ａ）では図８（ａ）の動作シナリオに基づいて１３個の機能モジュールがＹ軸方向の長さに相当する頻度でバスアクセスしていると仮定する。このバスアクセスの内、斜線部分がローカルバスについてのバスアクセスであり、上の空白部分が大域バスについてのバスアクセスであると仮定する。これを大域バスとローカルバスに分けて表したものをそれぞれ図１８（ｂ），（ｃ）に示す。
【００９０】この２つの図に示されたバスアクセスを図１４（ａ）に示される実行順序に従って並べたものを図１９に示す。また、図１５（ａ）に従って並べたものを図２０に示す。図１９（ａ），図２０（ａ）は大域バスのバスアクセスを表し、図１９（ｂ），図２０（ｂ）はローカルバスのバスアクセスを表現している。これらの図と図１７（ｂ），（ｃ）とを比較すると、バスを分割して大域バスとローカルバスに分割したことによりバスアクセス頻度の最大値が低下し、さらに図１５（ａ）の実行順序に従って並べた図２０（ａ）、（ｂ）での値は、図１４（ａ）に従って並べた図１９（ａ）、（ｂ）よりも小さいことがわかる。
【００９１】このように上記の方法によれば、各機能モジュールの実装であるハードウェア、ソフトウェアとシステムアーキテクチャが決定し、その実行順序が動作シナリオにより求まれば、バスアクセス頻度の最大値を見積もることができ、実行順序に自由度がある場合にはバスアクセス頻度の最大値を最小化することも可能である。
【００９２】以上説明してきたように、本発明の実施形態に係る性能評価処理によれば、動作シナリオに基づいて処理時間、消費電力の最大値、バスアクセス頻度を容易に求めることができる。
【００９３】《回路設計プログラムを格納したコンピュータ読取り可能な記録媒体》本発明の実施形態に係る回路設計方法は、プログラム化しコンピュータ読取り可能な記録媒体に保存しても良い。そして、回路設計処理を行う際は、この記録媒体をコンピュータシステムに読み込ませ、コンピュータシステム内のメモリ等の記憶部にプログラムを格納し、回路設計プログラムを演算装置で実行することにより、本発明の回路設計装置およびその方法を実現することができる。ここで、記録媒体とは、例えば、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することができるようなコンピュータ読取り可能な記録媒体等が含まれる。
【００９４】《実験例》以下、本発明の実施形態に係わる回路設計方法、特に性能評価処理についてのさらなる理解のために、図２１に示すＭＰＥＧエンコーダについて性能評価実験を行った結果について説明する。
【００９５】性能評価の対象となるエンコーダは、図２１に示すように、画像データを変換し、変換データをフレームバッファに保持する前処理モジュール２１１、現在処理しているフレームを保持するフレームバッファ２１２、現在処理しているフレームと１つ前のフレームの間で相関を取り、動きベクタを求める動き推定モジュール２１３、動きベクタにしたがって１つ前のフレームに対して動き補償を行う動き補償モジュール２１４、１つ前のフレームを保持するフレームバッファ２１５、現在のフレームと１つ前のフレームの差分を取るモジュール（−）、フレームの差分出力に対してＤＣＴ演算を行うＤＣＴ演算モジュール２１６、ＤＣＴ演算結果に対して逆演算を行うＩＤＣＴ演算モジュール２１７、ＩＤＣＴ演算結果と１つ前のフレームの和を取り、和をフレームバッファに格納するモジュール（＋）、ＤＣＴ演算結果をエントロピー符号化するエントロピー符号化モジュール２１８、動きベクタと符号化された画像情報を多重化する多重化モジュール２１９、多重化された情報をビット列に変換するビット列変換モジュール２２０、ビット列変換された情報を決められたタイミングで出力する出力バッファ２２１から構成される。
【００９６】本実験では、図２１に示すエンコーダは図２２に示す動作シナリオにしたがって動作するものとする。なお、この動作シナリオにおいては、フレームの差分、和を取る演算はそれぞれ、ＤＣＴ演算、ＩＤＣＴ演算に含まれるものとする。ここで、図２２に示す動作シナリオの始点から終点までの経路の内、最長のものに基づいて各モジュールを並べたものを図２３に示す。この図からわかるように、ＩＤＣＴ処理の実行タイミングには自由度があり、エントロピー符号化から多重化が行われるまでに実行されれば良い。そこで、以下では、図２４に示すように、ＩＤＣＴ処理はＤＣＴ演算とエントロピー符号化の間で行うものとして性能評価を行うことにする。
【００９７】それでは、始めに、性能評価を行うためのアルゴリズム・アーキテクチャデータベースについて説明する。なお、このデータベースで想定しているアーキテクチャは、図２５（ａ）に示すような、１つのバスにＣＰＵ、メモリ、ハードウェアモジュールが接続したもの、若しくは、図２５（ｂ）に示すような、ローカルバスとグローバルバスにそれぞれＣＰＵやハードウェアモジュールが接続したものである。以下の説明においては、図２５（ａ）に示すアーキテクチャについて性能評価を行うこととするが、図２５（ｂ）に示すアーキテクチャについても同様の方法で性能評価を行うことができることは言うまでもない。また、以下の性能評価の説明では前処理を除く部分についての性能評価を行い、フレームバッファについては、どのような構成となっても同じ量のハードウェアが必要であると仮定して、評価対象から外していることに注意されたい。
【００９８】図２６，２７はアルゴリズム・アーキテクチャデータベースの内容を示し、図２６から図２７（ｂ）は、ＭＰＥＧエンコーダの各モジュールについて、それを実現するハードウェア、ソフトウェア毎に必要とする面積、クロック数で表した処理時間、クロック当たりの消費電力、必要とするメモリ容量、バスアクセス回数をまとめたものであり、図２７（ｃ）はハードウェア毎に面積、最大クロック周波数、アイドル時のクロック当たりの消費電力、アクティブ時のクロック当たりの消費電力をまとめたものである。
【００９９】図２６（ａ）に示す動き推定モジュールについては、Ｍｅ１、Ｍｅ２、Ｍｅ３の３つのハードウェアモジュールが使用でき、それらのモジュールについての評価値が表の各項目となっている。ここで、モジュールが必要とするメモリはＲＯＭとＲＡＭに分けて値が求められていて、さらにＲＯＭについては命令部分とデータ部分に分けられ、ＲＡＭについては大域データとローカルデータに分けられている。また、バスアクセス回数に関しても大域アクセスが必要となる場合、ローカルアクセスで充分な場合に分けられている。
【０１００】図２６（ｂ）に示す補償モジュールについては、Ｍｃ１、Ｍｃ２の２つのハードウェアモジュールとＣＰＵ１またはＣＰＵ２上で実行されるアルゴリズム、Ｍｃ３による実装が可能であることが示されている。ここで、ＣＰＵ上で実行されるアルゴリズムの場合、面積にＣＰＵの目積は含まないものとする。
【０１０１】図２６（ｃ）はＤＣＴとＩＤＣＴ処理を行うモジュールについての表を示す。３種類のハードウェアモジュールＤＣＴ１からＤＣＴ３または３種類のアルゴリズムをＣＰＵ１またはＣＰＵ２上で実行することで実装することができることがわかる。
【０１０２】図２６（ｄ）はエントロピー符号化処理を行うモジュールについての表を示す。２種類のハードウェアモジュールＣｏｄｅ１、Ｃｏｄｅ２またはアルゴリズムＣｏｄｅ３をＣＰＵ１またはＣＰＵ２上で実行することで実装できることがわかる。
【０１０３】図２７（ａ）は多重化処理を行うモジュールについての表を示す。２種類のハードウェアモジュールＭｕｘ１、Ｍｕｘ２またはアルゴリズムＭｕｘ３をＣＰＵ１またはＣＰＵ２上で実行することで実装できることがわかる。
【０１０４】図２７（ｂ）はビット列変換処理を行うモジュールについての表を示す。２種類のハードウェアモジュールＢｉｔ１、Ｂｉｔ２またはアルゴリズムＢｉｔ３をＣＰＵ１またはＣＰＵ２上で実行することで実装できることがわかる。
【０１０５】図２７（ｃ）は図２６から図２７（ｂ）の表に現れたハードウェアメモリについての性能をまとめた表を示す。この表では図２６から図２７（ｂ）に現れないＣＰＵモジュールの面積や各ハードウェアのアイドル時の消費電力、メモリについての面積、消費電力がまとめてある。なお、メモリの面積は１バイト当たりの値であり、消費電力は、アイドル時は１バイト当たり、アクティブ時は１バイトを１回アクセスした場合の値である。また、図２６，２７においてはバス幅は１６ビットであり２バイトを一度にアクセスすると仮定している。
【０１０６】図２４に示す動作シナリオについて、図２５（ｂ）に示すアーキテクチャの場合の面積、処理クロック数、消費電力、バスアクセス回数を図２６，２７に示されるアルゴリズム、アーキテクチャデータベースに基づいて評価する手順を以下に示す。
【０１０７】まず、各モジュールを実装するアルゴリズム、アーキテクチャを決定する。本発明の実施形態に係る処理フローにおいては、モジュール、アルゴリズムおよびアーキテクチャの組み合わせは、組み合わせ生成処理で決められるが、その結果図２８に示すような組み合わせが決まったと仮定する。図２８には図２６から図２７（ｂ）のデータの内、実装に用いると決定したものを集めたものである。
【０１０８】図２８に示す表によれば、動き推定はＭｅ３、動き補償はＭｃ２、ＤＣＴ処理とＩＤＣＴ処理はＤＣＴ、エントロピー符号化はＣｏｄｅ２、多重化はＭｕｘ３をＣＰＵ１上で実行、Ｂビット列変換はＢｉｔ３をＣＰＵ１で実行することがわかる。また、ＣＰＵ上で実行するアルゴリズムの項目では含まれていないＣＰＵ１の面積などは全体のシーケンスをコントロールするプログラムの項目を設けて加えてある。この表は図２４に示す動作シナリオにしたがったものであるため、ＤＣＴ演算とＩＤＣＴ演算はシーケンシャルに行うことができる。したがって、この２つのモジュールに関するスタティックな資源は共有可能であるので、面積およびバスアクセスに関してはＩＤＣＴについては０としている。
【０１０９】図２８で使用されいるハードウェアについて図２７（ｃ）から抜き出したものを図２９（ａ）に示す。ここで、ＲＡＭはｍｅｍ２、ＲＯＭはｒｏｍ２を使用すると仮定している。このＭＰＥＧエンコーダの最大クロック周波数は、ＤＣＴ１により律速され９０ＭＨｚであることがわかる。
【０１１０】図２８における面積の合計にはメモリにかかわる分が含まれていないので、メモリに必要な面積を求めたものを図２９（ｂ）に示す。図２９（ａ）ではまずＲＯＭとＲＡＭの容量をそれぞれ８２０と２５６、５７６０と２３１２の和としてもとめ、図２９（ａ）における１バイトあたりの面積を基にして総面積を求めている。
【０１１１】次に消費電力を求める方法を示す。
【０１１２】消費電力はモジュールがアイドル状態にある場合とアクティブ状態である場合とで異なる値となるため、それぞれに別々に求める。まず、メモリについて求めた例を図３０（ａ）に示す。図３０（ａ）は命令、データの各メモリについてその容量、アクセス回数をまとめ、アイドル時の消費電力とアクティブ時の消費電力を求めて和を取ったものである。ここで、メモリがアイドル状態であるのはアクセスが行われない時であり、１アクセス当たり１クロックが必要であると仮定すると、全実行クロック数からアクセス回数を引いた値に容量と１アクセス、１バイトあたりのアイドル時の消費電力を掛けたものがその消費電力となる。また、アクティブ時の消費電力はアクセス回数に容量と１アクセス、１バイトあたりのアクティブ時の消費電力を掛けたものとなる。図３０（ａ）においてはＲＯＭとＲＡＭのアイドル時とアクティブ時の消費電力の合計となっている。なお、図３０（ａ）においてはＲＯＭとＲＡＭについてのアクセス、データと命令のアクセスが区別されているが、命令アクセスについてはすべてＲＯＭについてのアクセス、データアクセスについては容量でＲＯＭとＲＡＭに按分してある。
【０１１３】次に、メモリ以外のハードウェアについての消費電力を求める方法を図３０（ｂ）に示す。
【０１１４】メモリの場合と同様に各ハードウェアについてアクティブなクロック数を求め、全実行クロック数からその値を引いたものにアイドル時の１クロック当たりの消費電力を掛けたものがアイドル時の消費電力であり、アクティブなクロック数にアクティブ時の１クロック当たりの消費電力を掛けたものがアクティブ時の消費電力となる。この二つの合計が各ハードウェアモジュールについての消費電力であり、それらの合計がメモリ以外のハードウェアモジュールの消費電力となる。
【０１１５】図３０（ａ）で求めたメモリの消費電力と図３０（ｂ）で求めたメモリ以外のハードウェアモジュールの消費電力の合計が総消費電力となる。
【０１１６】以上述べてきたように、図２２から図３０を用いた図２１のＭＰＥＧエンコーダの性能評価処理によれば、対象とするシステム（図２１）、動作シナリオ（図２２）、システムアーキテクチャ（図２５）アルゴリズム、アーキテクチャデータベース（図２６，２７）が異なっても同様な方法により、面積、処理時間、消費電力の最大値、バスアクセス頻度などのシステムの評価に必要な項目がしミレーションなしに求められる。
【０１１７】《本発明の実施形態に係る回路設計システムおよびその方法から得られる効果》本発明の実施形態に係る回路設計方法によれば、各機能モジュールとアルゴリズムアーキテクチャの組み合わせを予めスタティックな見積もりにより絞り込むので、機能レベルシミュレーションのみでは膨大の時間が必要となる機能モジュールへのアルゴリズムアーキテクチャ割り当てを高速に行うことが可能となる。
【０１１８】また、従来までは、機能ブロック図と機能モデルから全ての組み合わせを生成することによりシミュレーションモデルを作成し、シミュレーションを行っていたために、組み合わせの数が膨大なものとなり、実用的な時間内ですべての組み合わせについての評価を行うことは事実上不可能であったが、本発明の実施形態に係る回路設計方法によれば、始めに動作シナリオを用いたスタティックな評価により組み合わせの数を限定しているので、従来例よりも解の探索範囲が広くなり、組み合わせの決定には機能レベルのシミュレーションを行うので、従来例と同等の評価精度が得ることができる。
【０１１９】
【発明の効果】本発明の回路設計システム、回路設計方法および回路設計プログラムを格納したコンピュータ読取り可能な記録媒体によれば、機能ブロックの実装方式を短時間且つ精度良く決定することができる。
【出願人】 【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
【出願日】 平成１２年９月２６日（２０００．９．２６）
【代理人】 【識別番号】１０００８３８０６
【弁理士】
【氏名又は名称】三好 秀和 （外７名）
【公開番号】 特開２００２−１０８９５８（Ｐ２００２−１０８９５８Ａ）
【公開日】 平成１４年４月１２日（２００２．４．１２）
【出願番号】 特願２０００−２９２７２８（Ｐ２０００−２９２７２８）