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【発明の名称】 車載電子制御装置
【発明者】 【氏名】中本 勝也

【氏名】橘田 光弘

【氏名】橋本 光司

【氏名】後閑 博
【要約】 【課題】運転開始時の制御定数の転送や運転中における多様なデ−タを自由に相互交信することができるシリアル通信手段を提供する。

【解決手段】外部ツ−ルから被制御車両対応の第一の制御プログラム及び制御定数が少なくとも書込まれる第一の不揮発メモリと演算処理用の第一のＲＡＭメモリ及び第一の入出力ポ−トを備えたメインＣＰＵ、第二の制御プログラムが書込まれた第二の不揮発メモリと演算処理用の第二のＲＡＭメモリ及び第二の入出力ポ−トを備えたサブＣＰＵ、被制御車両の運転中においてメインＣＰＵとサブＣＰＵ間で相互にデ−タ交信を行う全二重双方向シリアル通信用直並列変換器を備え、被制御車両の運転開始時には第一の不揮発メモリに格納された制御定数の一部がシリアル通信用直並列変換器を介して第二のＲＡＭメモリに転送され、サブＣＰＵは第二の不揮発メモリの第二の制御プログラムの内容と、第二のＲＡＭメモリに転送された制御定数の内容に応じて所定の演算を行う。
【特許請求の範囲】
【請求項１】 電源スイッチを介して車載バッテリから給電される車載電子制御装置であって、外部ツ−ルから被制御車両対応の第一の制御プログラム及び制御定数が少なくとも書込まれる第一の不揮発メモリと演算処理用の第一のＲＡＭメモリ及び第一の入出力ポ−トを備えたメインＣＰＵ、第二の制御プログラムが書込まれた第二の不揮発メモリと演算処理用の第二のＲＡＭメモリ及び第二の入出力ポ−トを備えたサブＣＰＵ、上記被制御車両の運転中において上記メインＣＰＵと上記サブＣＰＵ間で相互にデ−タ交信を行う全二重双方向シリアル通信用直並列変換器を備え、上記被制御車両の運転開始時には上記第一の不揮発メモリに格納された制御定数の一部が上記シリアル通信用直並列変換器を介して上記第二のＲＡＭメモリに転送され、上記サブＣＰＵは上記第二の不揮発メモリの第二の制御プログラムの内容と、上記第二のＲＡＭメモリに転送された制御定数の内容に応じて所定の演算を行うことを特徴とする車載電子制御装置。
【請求項２】 各ＣＰＵ及びメモリに給電する第二の電源端子と、上記電源スイッチを介さず上記車載バッテリに接続され、少なくとも第二のＲＡＭメモリに給電する第一の電源端子とを備え、上記電源スイッチが遮断されても、少なくとも上記第二のＲＡＭメモリの内容は上記第一の電源端子から給電されることにより保持されることを特徴とする請求項１記載の車載電子制御装置。
【請求項３】 第三の不揮発メモリをさらに備え、電源スイッチの遮断時に第二のＲＡＭメモリの内容は上記第三の不揮発メモリに退避され、上記電源スイッチの再投入時に上記第三の不揮発メモリから上記第二のＲＡＭメモリに転送されることを特徴とする請求項１記載の車載電子制御装置。
【請求項４】 メインＣＰＵ及びサブＣＰＵは、被制御車両の運転開始時において第一の不揮発メモリの内容が変更されている時に第一の不揮発メモリに格納された制御定数を上記サブＣＰＵに送信する制御定数送信手段と、上記第一の不揮発メモリの内容が変更されていない場合に送信側ＣＰＵから受信側ＣＰＵに対してデ−タの送信を割込要求することができる直接要求手段と、この直接要求手段による割込要求は無いが上記送信側ＣＰＵから上記受信側ＣＰＵへの割込送信の必要が有る場合及び上記割込送信の必要が無くても上記受信側ＣＰＵから上記送信側ＣＰＵへのデータ要求が有る場合に送信データを不定期データとして送信する不定期デ−タ送信手段と、上記直接要求手段による割込要求、割込送信の必要及び上記受信側ＣＰＵから上記送信側ＣＰＵへのデータ要求の全てが無い場合に送信データを定期データとして周期的に送信する定期データ送信手段とを備えたことを特徴とする請求項１から３のいずれか一項に記載の車載電子制御装置。
【請求項５】 メインＣＰＵまたはサブＣＰＵ側の少なくとも一方のデ−タバスにはダイレクトメモリアクセスコントロ−ラが接続され、シリアル通信用直並列変換器を介して受信した送信デ−タが受信側ＣＰＵを介さないで受信側ＲＡＭメモリに格納されることを特徴とする請求項１から４のいずれか一項に記載の車載電子制御装置。
【請求項６】 メインＣＰＵ及びサブＣＰＵは、シリアル通信用直並列変換器による受信デ−タを受信側ＣＰＵでエラ−チェックするサムチェック手段と、このサムチェック手段が上記受信デ−タに誤りがあると判定した時に送信側ＣＰＵに対して上記受信データの再送を要求する再送要求手段と、上記送信側ＣＰＵから上記受信側ＣＰＵへの送信開始時刻と上記サムチェック手段からの上記受信データの確認回答受信時刻とが所定時間間隔であるか否かを判定するタイムアウトチェック手段とを備えたことを特徴とする請求項１から５のいずれか一項に記載の車載電子制御装置。
【請求項７】 メインＣＰＵはサブＣＰＵのウォッチドッグ信号及び通信のタイムアウトチェック結果を監視して、上記サブＣＰＵの動作異常時にリセットパルス出力を発生して上記サブＣＰＵを再起動するリセット出力手段を備えると共に、上記メインＣＰＵのウォッチドッグ信号を監視して、動作異常時にリセットパルス出力を発生して上記メインＣＰＵを再起動させるウォッチドッグタイマ回路を備えていることを特徴とする請求項１から６のいずれか一項に記載の車載電子制御装置。
【請求項８】 リセットパルス出力の発生を記憶すると共に、電源スイッチの遮断または再投入によってリセットされる記憶素子、この記憶素子の動作に応じて一部の負荷の駆動を停止する出力停止回路、上記記憶素子の動作に応じて動作異常の警報、表示を行う警報表示手段を備えていることを特徴とする請求項７記載の車載電子制御装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、例えば自動車用エンジンの制御等に用いられる２個のＣＰＵ（マイクロプロセッサ）を内蔵した電子制御装置、特にシリアル通信機能を用いてメインＣＰＵとサブＣＰＵ間で多数のデ−タを交信するのに適した改良された車載電子制御装置に関するものである。
【０００２】
【従来の技術】全体制御を行うメインＣＰＵと特定機能を対象とした制御を行うサブＣＰＵと、両ＣＰＵ間で各種のデ−タ交信を行うシリアル通信機能とを備えた車載電子制御装置は公知である。例えば、特開平１０−８９１４１号公報「エンジン制御装置」ではメインマイコン（メインＣＰＵ）のフラッシュメモリ（第一の不揮発メモリ）にサブマイコン（サブＣＰＵ）の制御デ−タ（制御定数）を記憶させ、制御開始時にシリアル通信でサブマイコンのＲＡＭメモリに転送すると共に、上記フラッシュメモリのデ−タは外部書込み装置（外部ツ−ル）から書換えができるようにして、サブマイコンの制御デ−タを外部書込み装置から間接的に書込み設定することが提示されている。
【０００３】一方、特開平５−１２８０６５号公報「デ−タ通信装置」では、マスタＣＰＵとスレ−ブＣＰＵ間で通信用クロック信号とハンドシェ−ク信号を用いてデジタルデ−タを送信するエンジン制御装置が記載されており、上記デジタルデ−タはエンジン制御装置の運転中において発生する様々な制御情報としてとらえられている。その他、デ−タバスで接続された２個のＣＰＵを用いたエンジン制御装置において、その動作監視に関するものとして、例えば特開平５−８１２２２号公報「２ＣＰＵの動作監視方法」ではサブＣＰＵの暴走監視はメインＣＰＵで行うが、メインＣＰＵの暴走監視はウォッチドッグタイマ回路によるハ−ドウエアで行うことが提示されている。上記の暴走監視では、異常発生時にＣＰＵをリセットして再起動するものであるが、特開平８−３３９３０８号公報「デジタル処理装置」では、異常発生を記憶して通常リセットではＣＰＵの再起動ができない完全停止状態とし、この完全停止状態は動作電源の再投入によって解除されることが提示されている。
【０００４】
【発明が解決しようとする課題】上記のような従来技術において、特開平１０−８９１４１号公報にあっては運転開始時において、メインマイコンからサブマイコンへ制御定数を一括ダウンロ−ドすることを目的としてシリアル通信手段が用いられており、その他の限定された信号はサブマイコンからメインマイコンへ直接渡しされている。また、特開平５−１２８０６５号公報にあってはマスタＣＰＵとスレ−ブＣＰＵ間で相互に多様なデ−タを相互交信するための自由度が無いという問題がある。更に、特開平５−８１２２２号公報にあっては、ＣＰＵの暴走発生時に単にＣＰＵを再起動しただけでは問題が残されることがある一方で、特開平８−３３９３０８号公報のようにＣＰＵを完全停止してしまうことにも問題がある。
【０００５】この発明の第一の目的は、機能分担されたメインＣＰＵとサブＣＰＵを備えた車載電子制御装置において、上記のような問題を改善して、運転開始時の制御定数の転送や運転中における多様なデ−タを自由に相互交信することができるシリアル通信手段を提供することである。この発明の第二の目的は、上記のような２個のＣＰＵを備えた車載電子制御装置において、各ＣＰＵの暴走監視・通信異常監視を行って、安全な異常回復を行うための付加機能を提供することである。
【０００６】
【課題を解決するための手段】この発明に係る車載電子制御装置は、電源スイッチを介して車載バッテリから給電される車載電子制御装置であって、外部ツ−ルから被制御車両対応の第一の制御プログラム及び制御定数が少なくとも書込まれる第一の不揮発メモリと演算処理用の第一のＲＡＭメモリ及び第一の入出力ポ−トを備えたメインＣＰＵ、第二の制御プログラムが書込まれた第二の不揮発メモリと演算処理用の第二のＲＡＭメモリ及び第二の入出力ポ−トを備えたサブＣＰＵ、被制御車両の運転中においてメインＣＰＵとサブＣＰＵ間で相互にデ−タ交信を行う全二重双方向シリアル通信用直並列変換器を備え、被制御車両の運転開始時には第一の不揮発メモリに格納された制御定数の一部がシリアル通信用直並列変換器を介して第二のＲＡＭメモリに転送され、サブＣＰＵは第二の不揮発メモリの第二の制御プログラムの内容と、第二のＲＡＭメモリに転送された制御定数の内容に応じて所定の演算を行うものである。
【０００７】また、各ＣＰＵ及びメモリに給電する第二の電源端子と、電源スイッチを介さず車載バッテリに接続され、少なくとも第二のＲＡＭメモリに給電する第一の電源端子とを備え、電源スイッチが遮断されても、少なくとも第二のＲＡＭメモリの内容は第一の電源端子から給電されることにより保持されるものである。
【０００８】また、第三の不揮発メモリをさらに備え、電源スイッチの遮断時に第二のＲＡＭメモリの内容は第三の不揮発メモリに退避され、電源スイッチの再投入時に第三の不揮発メモリから第二のＲＡＭメモリに転送されるものである。
【０００９】また、メインＣＰＵ及びサブＣＰＵは、被制御車両の運転開始時において第一の不揮発メモリの内容が変更されている時に第一の不揮発メモリに格納された制御定数をサブＣＰＵに送信する制御定数送信手段と、第一の不揮発メモリの内容が変更されていない場合に送信側ＣＰＵから受信側ＣＰＵに対してデ−タの送信を割込要求することができる直接要求手段と、この直接要求手段による割込要求は無いが送信側ＣＰＵから受信側ＣＰＵへの割込送信の必要が有る場合及び割込送信の必要が無くても受信側ＣＰＵから送信側ＣＰＵへのデータ要求が有る場合に送信データを不定期データとして送信する不定期デ−タ送信手段と、直接要求手段による割込要求、割込送信の必要及び受信側ＣＰＵから送信側ＣＰＵへのデータ要求の全てが無い場合に送信データを定期データとして周期的に送信する定期データ送信手段とを備えたものである。
【００１０】また、メインＣＰＵまたはサブＣＰＵ側の少なくとも一方のデ−タバスにはダイレクトメモリアクセスコントロ−ラが接続され、シリアル通信用直並列変換器を介して受信した送信デ−タが受信側ＣＰＵを介さないで受信側ＲＡＭメモリに格納されるものである。
【００１１】また、メインＣＰＵ及びサブＣＰＵは、シリアル通信用直並列変換器による受信デ−タを受信側ＣＰＵでエラ−チェックするサムチェック手段と、このサムチェック手段が受信デ−タに誤りがあると判定した時に送信側ＣＰＵに対して受信データの再送を要求する再送要求手段と、送信側ＣＰＵから受信側ＣＰＵへの送信開始時刻とサムチェック手段からの受信データの確認回答受信時刻とが所定時間間隔であるか否かを判定するタイムアウトチェック手段とを備えたものである。
【００１２】また、メインＣＰＵはサブＣＰＵのウォッチドッグ信号及び通信のタイムアウトチェック結果を監視して、サブＣＰＵの動作異常時にリセットパルス出力を発生してサブＣＰＵを再起動するリセット出力手段を備えると共に、メインＣＰＵのウォッチドッグ信号を監視して、動作異常時にリセットパルス出力を発生してメインＣＰＵを再起動させるウォッチドッグタイマ回路を備えているものである。
【００１３】また、リセットパルス出力の発生を記憶すると共に、電源スイッチの遮断または再投入によってリセットされる記憶素子、この記憶素子の動作に応じて一部の負荷の駆動を停止する出力停止回路、記憶素子の動作に応じて動作異常の警報、表示を行う警報表示手段を備えているものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の形態による車載電子制御装置のブロック回路図を示す図１について説明する。図１において、１は後述のメインＣＰＵ10a、サブＣＰＵ10bによって構成された車載電子制御装置、２は第一電源端子2aを介して車載電子制御装置１に給電する例えばＤＣ１２Ｖ系の車載バッテリ、３は該車載バッテリと第二電源端子3a間に接続されたイグニションスイッチ等の電源スイッチであり、該電源スイッチはイグニションスイッチによって駆動される電磁リレ−の出力接点が用いられることもある。4a、4bはメインＣＰＵ10a側またはサブＣＰＵ10b側に供給される多数のＯＮ/ＯＦＦ信号スイッチあるいはアナログ信号に対する第一・第二の入力端子群、5a、5bはメインＣＰＵ10a側またはサブＣＰＵ10b側から駆動される多数の車載負荷に対する第一・第二の出力端子群、６は製品出荷時或いは保守・点検時に接続端子6aを介して接続され、車載電子制御装置１に対して被制御車種に対応した制御プログラムや制御定数を書込むための外部ツ−ルである。
【００１５】７は上記第一電源端子2a及び第二電源端子3aから給電され、ＤＣ５Ｖ、3.3Ｖ等の制御用定電圧を発生する電源ユニット、８は電源スイッチ３の投入時または遮断時に短時間パルスを発生するワンショットタイマであり、該ワンショットタイマの出力パルスによって後述の記憶素子24a、24bのリセット出力記憶がリセットされるようになっている。10aは全体制御機能を受持つメインＣＰＵであり、該メインＣＰＵは第一のデ−タバス30aを介して以下の各種デバイスに接続されている。11aは上記外部ツ−ル６から予め制御プログラムや制御定数等が書込まれているフラッシュメモリ等の第一の不揮発メモリ、12aは各種デ−タが読書きされる演算処理用の第一のＲＡＭメモリ、13aはメインＣＰＵ10aが内部演算中であって第一のデ−タバス30aとの入出力処理を行っていないタイミングを検出して、後述の直並列変換器19aと第一のＲＡＭメモリ12a間で直接的にデ−タの交信を行わせるダイレクト・メモリアクセス・コントロ−ラ（ＤＭＡＣ）であり、該ＤＭＡＣはメインＣＰＵ10aに依存せずに大量のデ−タを高速交信するのに適している。
【００１６】14aは第一入力端子群4aからの入力信号を第一のデ−タバス30aに接続する第一の入力ポ−ト、15aは第一のデ−タバス30aから第一の出力端子群5aに対して制御出力を供給するための第一の出力ポ−ト、16aは一部の制御出力を停止するための第一の出力ゲ−トであり、該出力ゲ−トは後述の第一の記憶素子24aが動作している時に、特定の負荷に限って制御出力を停止するためのものである。17aは後述のシリアル通信の動作開始を指示するために、第一の割込制御手段18aを介してメインＣＰＵ10aに割込制御信号を供給する第一の割込間隔タイマ手段、19aは全二重シリアル通信用の直並列変換器であり、該直並列変換器は送信デ−タSD、受信デ−タRD、送信要求RS、送信可CS等の信号線によって相手側の直並列変換器19bとの間でシリアルデ−タの交信を行うものである。
【００１７】20aはシリアルデ−タの送信を行ってから、相手側の受信確認が得られるまでの時間を計測する第一のデ−タ間隔タイマ手段、21は上記通信時間が所定値以上のタイムアウトである場合に作用し、サブＣＰＵ10bをリセットして再起動させるリセット出力手段、22aはメインＣＰＵ10aが正常に動作している時に所定周期のパルス列を発生する第一のウォッチドッグ信号、23は該ウォッチドッグ信号パルスの時間幅が所定値を超過した時にメインＣＰＵ10aに対してリセットパルス出力を供給してメインＣＰＵ10aを再起動させるウォッチドッグタイマ回路、24aは該ウォッチドッグタイマ回路がリセットパルス出力を発生したことを記憶する第一の記憶素子であり、上記ウォッチドッグタイマ回路はメインＣＰＵ10aの外部に設けられたハ−ドウエアとなっている。なお、メインＣＰＵ10aがリセットされて再起動されるまでの間は、図示しないハ−ドウエアによってメインＣＰＵ10a側の全ての制御出力が開放状態とされ、プルアップまたはプルダウン抵抗等によって安全側の動作を行うように構成されている。
【００１８】25はサブＣＰＵ10bが発生するウォッチドッグ信号22bをメインＣＰＵ10aに供給するウォッチドッグ入力信号、26は該ウォッチドッグ入力信号のパルス時間幅が所定値を超過した時にリセット出力手段27を介してサブＣＰＵ10bに対してリセットパルス出力を供給し、サブＣＰＵ10bを再起動させるウォッチドッグ間隔タイマ手段である。なお、28aは上記第一の記憶素子24aがリセット出力を記憶している時に応動する警報・表示器、29は外部ツ−ル６と第一のデ−タバス30a間に接続されたツ−ルインタフェ−スである。
【００１９】10bは特定の制御機能を受持つサブＣＰＵであり、該サブＣＰＵは第二のデ−タバス30bを介して以下の各種デバイスに接続されている。11bは予めサブＣＰＵ10bの制御プログラムや固定の制御定数等が書込まれているマスクＲＯＭ等の第二の不揮発メモリ、12bは各種デ−タが読書きされる演算処理用の第二のＲＡＭメモリ、13bは必要に応じて設けられサブＣＰＵ10bが内部演算中であって第二のデ−タバス30bとの入出力処理を行っていないタイミングを検出して、後述の直並列変換器19bと第二のＲＡＭメモリ12b間で直接的にデ−タの交信を行わせるダイレクト・メモリアクセス・コントロ−ラ（ＤＭＡＣ）であり、該ＤＭＡＣはサブＣＰＵ10bに依存せずに大量のデ−タを高速交信するのに適している。
【００２０】14bは第二入力端子群4bからの入力信号を第二のデ−タバス30bに接続する第二の入力ポ−ト、15bは第二のデ−タバス30bから第二の出力端子群5bに対して制御出力を供給するための第二の出力ポ−ト、16bは一部の制御出力を停止するための第二の出力ゲ−トであり、該出力ゲ−トは後述の第二の記憶素子24bが動作している時に、特定の負荷に限って制御出力を停止するためのものである。17bは後述のシリアル通信の動作開始を指示するために、第二の割込制御手段18bを介してサブＣＰＵ10bに割込制御信号を供給する第二の割込間隔タイマ手段、19bは全二重シリアル通信用の直並列変換器であり、該直並列変換器は送信デ−タSD、受信デ−タRD、送信要求RS、送信可CS等の信号線によって相手側の直並列変換器19aとの間でシリアルデ−タの交信を行うものである。
【００２１】20bはシリアルデ−タの送信を行ってから、相手側の受信確認が得られるまでの時間を計測する第二のデ−タ間隔タイマ手段、22bはサブＣＰＵ10bが正常に動作している時に所定周期のパルス列を発生する第二のウォッチドッグ信号、24bは上記リセット出力手段21や27がサブＣＰＵ10bにリセットパルスを供給したしたり、第二のデ−タ間隔タイマ20bがタイムアウトであったことを記憶する第二の記憶素子である。なお、サブＣＰＵ10bがリセットされて再起動されるまでの間は、図示しないハ−ドウエアによってサブＣＰＵ10b側の全ての制御出力が開放状態とされ、プルアップまたはプルダウン抵抗等によって安全側の動作を行うように構成されている。また、28bは上記第二の記憶素子24bがリセット出力を記憶している時に応動する警報・表示器、31は必要に応じて設けられるＥＥ−ＰＲＯＭ等の第三の不揮発メモリである。
【００２２】図１のとおり構成されたこの発明の一実施の形態装置において、先ず図１によりその作用・動作の概要を説明する。ここで説明する車載電子制御装置１は例えば自動車用エンジンの制御装置であって、メインＣＰＵ10aに接続された第一の入力ポ−ト14aには例えばエンジンのクランク角センサ等の高速動作を行う信号入力が接続され、第一の出力ポ−ト15aにはエンジンの点火コイルや燃料噴射用電磁弁等の高速動作を行う負荷が接続されている。また、サブＣＰＵ10bに接続された第二の入力ポ−ト14bにはセレクタレバ−の位置センサや水温・排気ガスセンサなどの比較的低速動作を行う信号入力が接続され、第二の出力ポ−ト15bには変速機用電磁弁、空調機用電磁クラッチ等の低速動作を行う負荷が接続されている。
【００２３】メインＣＰＵ10aは予め外部ツ−ル６から第一の不揮発メモリ11aに書込まれた制御プログラムや制御定数に基づいて動作し、第一・第二の入力ポ−ト14a・14bからの入力信号に応動して、第一・第二の出力ポ−ト15a・15bに制御出力を発生するが、上記制御プログラムや制御定数は被制御車種によって異なる内容のものとなっている。サブＣＰＵ10bは多数の入力信号に対するデジタルフィルタ機能や入出力信号の断線の有無をチェックする機能等の特定機能を分担しながら、第二の入力ポ−ト14bから入力された多数の入力信号のＯＮ／ＯＦＦ状態やアナログ信号をデジタル化してメインＣＰＵ10aに供給したり、メインＣＰＵ10aの制御出力の一部を第二の出力ポ−ト15bを介して車載負荷に供給するようになっている。
【００２４】サブＣＰＵ10bの制御プログラムや固定の制御定数は第二の不揮発メモリ11bに格納されていて、その内容は被制御車種によって変化することがない。但し、デジタルフィルタの定数等の一部の制御定数は第一の不揮発メモリ11aから第二のＲＡＭメモリ12bに転送され、被制御車種に応じて変更することができるようになっている。また、第二の不揮発メモリ11bに格納される制御プログラムの一部は被制御車種によって選択使用ができるようになっていて、この選択情報も第一の不揮発メモリ11aから第二のＲＡＭメモリ12bに転送され、サブＣＰＵ10bは第二のＲＡＭメモリ12bの内容を参照しながら第二の不揮発メモリ11bの内容によって動作するようになっている。このように動作の基本となる制御プログラムが、予め第二の不揮発メモリ11bに格納されているので、第一の不揮発メモリ11aから第二のＲＡＭメモリ12bへ転送されるデ−タが少なくなると共に、電源電圧の異常低下やノイズ等によって制御プログラムが消失するのを防止しているものである。
【００２５】シリアル通信用の直並列変換器19a、19bは、例えばＪＩＳ−Ｃ６３６２で定められた伝送制御手順によって動作するものであって、直並列変換器19a、19bに内蔵された限られた容量のバッファメモリに所定のデ−タが格納されると第一・第二の割込制御手段18a、18bを介してメインＣＰＵ10aやサブＣＰＵ10bにデ−タの読出を促す等のミクロレベルの動作については説明を省略する。両ＣＰＵ間でのマクロレベルでのデ−タの交信については図２、図３によって後述するが交信するべきデ−タの内容は次のとおりに分類される。
【００２６】メインＣＰＵ→サブＣＰＵへの送信デ−タＡＡ：メインＣＰＵが自発的に送信するデ−タＡＡ１：外部ツ−ル６から第一の不揮発メモリ11aに制御プログラムや制御定数が書込まれたり、書換え変更が行われた時にサブＣＰＵ10bに必要とされる制御デ−タを一括して送信する。（運転開始時）
ＡＡ２：第二の出力ポ−ト15bに対する制御出力信号（運転中常時）
ＡＡ３：一部の制御定数を学習結果によって変更したり、運転中に変化したメインＣＰＵ10aのステ−タス情報等。（運転中の適時）
ＡＡ４：サブＣＰＵに対する送信要求内容（運転中適時）
ＡＢ：サブＣＰＵからの要求によって送信するデ−タＡＢ１：第二のＲＡＭメモリ12bに格納された制御定数にサムチェックエラ−が発生した時（運転開始時及び運転中の適時）
ＡＢ２：メインＣＰＵ10aのステ−タス情報等（運転中の適時）
【００２７】サブＣＰＵ→メインＣＰＵへの送信デ−タＢＢ：サブＣＰＵが自発的に送信するデ−タＢＢ２：第二の入力ポ−ト14bに対する入力信号（運転中常時）
ＢＢ３：運転中に変化したサブＣＰＵ10bのステ−タス情報や入出力診断によるエラ−コ−ド情報等。（運転中の適時）
ＢＢ４：メインＣＰＵに対する送信要求内容（運転中適時）や第二のＲＡＭメモリ12bに格納された制御定数のエラ−チェックでエラ−があった時の制御定数送信要求（運転開始時）
ＢＡ：メインＣＰＵからの要求によって送信するデ−タＢＡ２：サブＣＰＵ10bのステ−タス情報等（運転中の適時）
なお、第二のＲＡＭメモリ12bの内容は運転停止中であっても第一電源端子2aからの給電によって保持されているので、車載バッテリ２の異常電圧低下やバッテリ端子の開放等がなければ、一般にはメインＣＰＵ10aからサブＣＰＵ10bへの制御定数の転送は上記ＡＡ１モ−ドの一回のみで良いものである。また、運転開始時では電源スイッチ３が投入されてからエンジンが始動開始するまでの僅かの時間中は車載電子制御装置１がエンジン制御を行えなくても問題がなく、この間は各ＣＰＵは制御定数の転送に専念できる状態となっている。従って、メインＣＰＵ10aからサブＣＰＵ10bへのＡＡ２モ−ドに対する送信デ−タが少なければ、第二のＤＭＡＣ13bは不要である。
【００２８】一方、メインＣＰＵ10aはウオッチドッグタイマ回路23によって暴走監視され、動作異常時は自動的にリセットされて再起動されるが、サブＣＰＵ10bの暴走監視はメインＣＰＵ10aによって行われ、動作異常時はリセット出力手段27によって自動的にリセットされて再起動されると共に、サブＣＰＵ10b側の通信異常（タイムアウト）に対してはリセット出力手段21によってサブＣＰＵ10bが自動的にリセットされて再起動される。これに対し、メインＣＰＵ10a側の通信異常（タイムアウト）に対しては、第二のデ−タ間隔タイマ20bによって第二の記憶素子24bが動作記憶するようになっていて、メインＣＰＵ10aのリセット・再起動処理は行わないものの、自己防衛として第二の出力ゲ−ト16bの一部を出力停止にしたり、第二の警報・表示器28bを作動させるようになっている。
【００２９】各ＣＰＵがノイズ等によって暴走した場合には、リセットパルス出力によって自動的に再起動され、一般には運転手も気が付かないで回復するが、安全にかかわる高度機能や便利機能については出力停止回路である第一・第二の出力ゲ−ト16a・16bによって負荷の駆動が停止され、この状態は第一・第二の警報・表示器28a・28bによって運転手に警告される。このような出力停止状態は電源スイッチ３を遮断して車両の運転を停止しなければ回復しないので、運転手が認知でき保守点検を促すことができるように配慮されている。但し、異常発生時にあらゆる負荷の駆動を停止することはかえって危険なことであり、上記のような特定の出力のみに限定して出力停止が行われるものである。仮に出力停止を行う適切な負荷が無い時でも、警報・表示器28a、28bによって暴走発生や通信異常を認知することができるようになっている。
【００３０】図２はメインＣＰＵ10aからサブＣＰＵ10bへのデ−タ送信に関する動作説明用フロ−チャ−トである。図２において、200aは図１における第一の割込間隔タイマ手段17aの動作に応動してメインＣＰＵ10aに対する割込みが発生したことにより活性化される動作開始工程、201aは第一の不揮発メモリ11aに対して制御プログラムや制御定数の書込みや書換え等のプログラム変更が行われた直後であるかどうかを記憶する図示しないフラグの状態を判定する工程、202aは工程201aがプログラム変更直後であると判定した場合に作用し、第一の不揮発メモリ11aに書込まれているサブＣＰＵ10bの制御定数を送信する工程である。203aは工程201aがプログラム変更無しの時に作用し、相手ＣＰＵに対して何らかのデ−タ送信を直接要求するかどうかを記憶する図示しないフラグの状態を判定する工程、204aは工程203aが送信要求有の時に作用し、送信要求デ−タのアドレス等の要求内容コマンドを送信する工程、205aは工程203aが送信要求無の時に作用し、相手ＣＰＵに対して割込みで送信したいデ−タがあるかどうかの必要性を記憶する図示しないフラグの状態を判定する工程である。
【００３１】206aは工程205aが割込送信必要有の時に作用し、不定期デ−タを送信する工程、207aは工程205aが必要性無の時に作用し、相手ＣＰＵから割込みでデ−タ送信を要求されているかどうかを記憶する図示しないフラグの状態を判定する工程、208aは工程207aが被要求有の時に作用し被要求デ−タを送信する工程、209aは工程207aが被要求デ−タ無の時に作用して定期デ−タを送信する工程、210aは工程202a、204a、206a、208a、209a等でデ−タやコマンドが送信された時に作用し、図１における第一のデ−タ間隔タイマ20aを起動する工程である。なお、上記各種送信デ−タは送信デ−タの内容やフレ−ム構成を示したコマンドと送信デ−タのアドレスや該アドレスに格納するデ−タなどによって構成されている。一方、200bはサブＣＰＵ10b側の動作開始工程であり、該開始工程は図１における第二の直並列変換器19bと第二の割込制御手段18bの動作に応動して活性化される。
【００３２】201bはメインＣＰＵ10aからの各種送信デ−タや送信コマンドをサブＣＰＵ10b側で受信する工程、202bは工程201bで受信した一連のデ−タの内容をチェックする判定工程、203bは工程202bで受信デ−タが異常である時に作用して、メインＣＰＵ10aに対する回答として再送要求を送信する工程、204bは工程202bで受信デ−タが正常である時に作用して、メインＣＰＵ10aに対する回答として正常受信であったことを送信する工程、205bは動作終了工程である。なお、工程203bや工程204bにおける確認回答情報の送信は、図３におけるサブＣＰＵ10b側の様々なデ−タ送信の合間で割込み送信されるものである。
【００３３】メインＣＰＵ10a側の工程211aはサブＣＰＵ10b側からの確認回答を受信する工程、212aは工程210aで起動された第一のデ−タ間隔タイマ20aが所定時間を超過しているかどうかを判定する工程、213aは工程212aがタイムアウトであると判定した時に作用し、図１のリセット出力手段21によってサブＣＰＵ10bをリセットして再起動させる工程、214aは工程212aがタイムアウトで無い時に作用して、サブＣＰＵ10bからの確認回答を未受信であれば工程211aへ復帰し、確認回答を受信すれば工程215aへ移行する判定工程、215aは工程211aにおける確認回答の内容がデ−タ再送要求であれば工程201aへ復帰し、確認回答の内容が正常受信であれば工程216aに移行する判定工程である。
【００３４】216aは一連の送信が完了したかどうかを格納した図示しないフラグの状態を判定する工程、217aは工程216aが送信完了判定である時に作用して、上記各種フラグをリセットする工程、218aは工程216aが送信完了で無い時に作用し、引続き送信するべきデ−タのアドレスを更新設定する工程、219aは工程213a、217a、218aに続いて動作し、工程210aで起動された第一のデ−タ間隔タイマ20aをリセットする工程、220aはこれに続く終了工程である。なお、202aは制御定数送信手段、202bはサムチェック手段、203bは再送要求手段、204aは直接要求手段、206aや208aは不定期デ−タ送信手段、209aは定期デ−タ送信手段、212aはタイムアウトチェック手段となるものである。
【００３５】図３はサブＣＰＵ10bからメインＣＰＵ10aへのデ−タ送信に関する動作説明用フロ−チャ−トである。図３において、300bは図１における第二の割込間隔タイマ手段17bの動作に応動してサブＣＰＵ10bに対する割込みが発生したことにより活性化される動作開始工程、303bは相手ＣＰＵに対して何らかのデ−タ送信を直接要求するかどうかを記憶する図示しないフラグの状態を判定する工程、304bは工程303bが送信要求有の時に作用し、送信要求デ−タのアドレス等の要求内容コマンドを送信する工程、305bは工程303bが送信要求無の時に作用し、相手ＣＰＵに対して割込みで送信したいデ−タがあるかどうかの必要性を記憶する図示しないフラグの状態を判定する工程である。
【００３６】306bは工程305bが割込送信必要有の時に作用し、不定期デ−タを送信する工程、307bは工程305bが必要性無の時に作用し、相手ＣＰＵから割込みでデ−タ送信を要求されているかどうかを記憶する図示しないフラグの状態を判定する工程、308bは工程307bが被要求有の時に作用し被要求デ−タを送信する工程、309bは工程307bが被要求デ−タ無の時に作用して定期デ−タを送信する工程、310bは工程304b、306b、308b、309b等でデ−タやコマンドが送信された時に作用し、図１における第二のデ-タ間隔タイマ20bを起動する工程である。なお、上記各種送信デ−タは送信デ−タの内容やフレ−ム構成を示したコマンドと送信デ−タのアドレスや該アドレスに格納するデ−タなどによって構成されている。一方、300aはメインＣＰＵ10a側の動作開始工程であり、該開始工程は図１における第一の直並列変換器19aと第一の割込制御手段18aの動作に応動して活性化される。
【００３７】301aはサブＣＰＵ10bからの各種送信デ−タや送信コマンドをメインＣＰＵ10a側で受信する工程、302aは工程301aで受信した一連のデ−タの内容をチェックする判定工程、303aは工程302aで受信デ−タが異常である時に作用して、サブＣＰＵ10bに対する回答として再送要求を送信する工程、304aは工程302aで受信デ−タが正常である時に作用して、サブＣＰＵ10bに対する回答として正常受信であったことを送信する工程、305aは動作終了工程である。なお、工程303aや工程304aにおける確認回答情報の送信は、図２におけるメインＣＰＵ10a側の様々なデ−タ送信の合間で割込み送信されるものである。
【００３８】サブＣＰＵ10b側の工程311bはメインＣＰＵ10a側からの確認回答を受信する工程、312bは工程310bで起動された第二のデ−タ間隔タイマ20bが所定時間を超過しているかどうかを判定する工程、313bは工程312bがタイムアウトであると判定した時に作用し、図１における第二の記憶素子24bを作動させる工程、314bは工程312bがタイムアウトで無い時に作用して、メインＣＰＵ10aからの確認回答を未受信であれば工程311bへ復帰し、確認回答を受信すれば工程315bへ移行する判定工程、315bは工程311bにおける確認回答の内容がデ−タ再送要求であれば工程303bへ復帰し、確認回答の内容が正常受信であれば工程316bに移行する判定工程である。
【００３９】316bは一連の送信が完了したかどうかを格納した図示しないフラグの状態を判定する工程、317bは工程316bが送信完了判定である時に作用して、上記各種フラグをリセットする工程、318bは工程316bが送信完了で無い時に作用し、引続き送信するべきデ−タのアドレスを更新設定する工程、319bは工程313b、317b、318bに続続いて動作し、工程310bで起動された第二のデ−タ間隔タイマ20bをリセットする工程、320bはこれに続く終了工程である。なお、サブＣＰＵ10bは運転開始時に第二のＲＡＭメモリ12b内の制御定数の内容をチェックして、これにエラ−があれば工程303bで割込要求を行い、工程304bで要求コマンドを送信する。その結果、図２の工程208aによって必要とする制御定数がメインＣＰＵ10aからサブＣＰＵ10bへ送信されることになる。以上の説明において、302aはサムチェック手段、303aは再送要求手段、304bは直接要求手段、306bや308bは不定期デ−タ送信手段、309bは定期デ−タ送信手段、312bはタイムアウトチェック手段となるものである。
【００４０】以上の実施の形態においては、第二のデ−タ間隔タイマ20bによって、メインＣＰＵ10aの通信異常（タイムアウト）を検出した時、サブＣＰＵ10b側ではメインＣＰＵ10aから得られた情報が不確定であるため、自衛策として第二の記憶素子24bを作動させて第二の出力ゲ−ト16bによる一部の出力を停止したり、第二の警報・表示器28bを作動させているが、この時メインＣＰＵ10aをリセットして再起動させるようにしても良い。また、第一・第二の記憶素子24a・24bによって、それぞれの側の出力停止を行っているが、例えば第一の記憶素子24aの動作に応動して、第一の出力ゲ−ト16aを停止するだけでなく、第二の出力ゲ−ト16bも停止するように相互に関連のある出力を停止することもできる。更に、上記第一・第二の出力ゲ−ト16a・16bは、特定の車載負荷の駆動回路に設けられた電磁リレ−を遮断するようにしても良い。
【００４１】また、以上の実施の形態では、ウォッチドッグ信号の異常や通信異常が一度発生するとこれを記憶して、出力停止や警報表示を行うようになっているが、これらの異常が複数回発生した時に出力停止や警報表示を行うようにするカウンタ回路を設けても良い。更に、第一・第二のＲＡＭメモリ12a・12bは電源スイッチ３が遮断されて車両の運転を停止されても、第一電源端子2aから給電されてメモリ内容が保持されるようになっている。しかし、誤ってル−ムランプを点灯したままで長時間駐車して車載バッテリ２の電圧が異常低下したり、何らかの保守作業でバッテリ端子が外されるとＲＡＭメモリの内容が消失する。
【００４２】この場合、サブＣＰＵ10bで必要とされる制御定数は、運転開始時にデ−タ異常となってサブＣＰＵ10bからの要求によって第一の不揮発メモリ11aから第二のＲＡＭメモリ12bへ転送されるが、メインＣＰＵ10aやサブＣＰＵ10b内の各種学習デ−タ等は回復することができない。その対策として、図１の電源スイッチ３の代わりに電源リレ−の出力接点を用い、該電源リレ−は電源スイッチの動作に応じて瞬時動作・遅延復帰させるようにしておけば、電源スイッチの遮断後も暫くは第二電源端子に電圧が供給されており、この間に例えば第二のＲＡＭメモリ12bの内容をＥＥ−ＰＲＯＭ等の第三の不揮発メモリ31に退避し、運転再開時には第三の不揮発メモリ31から第二のＲＡＭメモリ12bへ転送することができる。これは第一のＲＡＭメモリ12a側でも同様であり、第一のデ−タバス30aに図示しない不揮発メモリを接続しておけば良い。
【００４３】図２・図３で説明した実施の形態においては、メインＣＰＵ10a、サブＣＰＵ10bの両方で定期デ−タ送信手段209a、309bや自発的な不定期デ−タ送信手段206a、306bと受動的な不定期デ−タ送信手段208a、308bを備えているが、自発的な不定期送信デ−タはその内容の変化の有無に係わらず定期送信デ−タの一部として定期的に送信するようにしても良いし、相手ＣＰＵに対する直接要求は例えばメインＣＰＵ10aからサブＣＰＵ10bに対してのみ有効とするなどの様々な変形形態を用いることが可能である。また、メインＣＰＵ10aは運転開始時に必ず制御定数の送信を行うようにすることもできる。
【００４４】
【発明の効果】以上のように、請求項１記載の発明によれば、電源スイッチを介して車載バッテリから給電される車載電子制御装置であって、外部ツ−ルから被制御車両対応の第一の制御プログラム及び制御定数が少なくとも書込まれる第一の不揮発メモリと演算処理用の第一のＲＡＭメモリ及び第一の入出力ポ−トを備えたメインＣＰＵ、第二の制御プログラムが書込まれた第二の不揮発メモリと演算処理用の第二のＲＡＭメモリ及び第二の入出力ポ−トを備えたサブＣＰＵ、被制御車両の運転中においてメインＣＰＵとサブＣＰＵ間で相互にデ−タ交信を行う全二重双方向シリアル通信用直並列変換器を備え、被制御車両の運転開始時には第一の不揮発メモリに格納された制御定数の一部がシリアル通信用直並列変換器を介して第二のＲＡＭメモリに転送され、サブＣＰＵは第二の不揮発メモリの第二の制御プログラムの内容と、第二のＲＡＭメモリに転送された制御定数の内容に応じて所定の演算を行うので、全体制御を受持つメインＣＰＵは被制御車両の車種対応で制御プログラムや制御定数の変更ができると共に、特定機能を受持つサブＣＰＵも被制御車両の車種対応で制御定数の変更ができるため、制御装置全体の標準化が可能となるものであって、運転開始時は制御定数のみを転送すれば良いのでシリアル通信であっても短時間に運転可能状態となる効果がある。また、運転中にあってはシリアル通信によって各ＣＰＵ相互に各種制御デ−タの交信を行っているので、確実に機能分担が行えると共に、相互交信のために各ＣＰＵの入出力ポ−トが増加しない効果がある。
【００４５】また、請求項２記載の発明によれば、各ＣＰＵ及びメモリに給電する第二の電源端子と、電源スイッチを介さず車載バッテリに接続され、少なくとも第二のＲＡＭメモリに給電する第一の電源端子とを備え、電源スイッチが遮断されても、少なくとも第二のＲＡＭメモリの内容は第一の電源端子から給電されることにより保持されるので、外部ツ−ルを用いて第一の不揮発メモリに対して制御プログラムや制御定数の新規書込や書換えが行われた直後の状態を除いて、通常は第二のＲＡＭメモリに対する制御定数の転送は不要であり、駐車中に車載バッテリ端子の開放などが行われた時や車載バッテリの異常電圧低下などがあった時のみ、制御定数の異常を検出して再送すれば良いので制御定数の無駄な送信を行わなくても良いという効果がある。
【００４６】また、請求項３記載の発明によれば、第三の不揮発メモリをさらに備え、電源スイッチの遮断時に第二のＲＡＭメモリの内容は第三の不揮発メモリに退避され、電源スイッチの再投入時に第三の不揮発メモリから第二のＲＡＭメモリに転送されるので、外部ツ−ルを用いて第一の不揮発メモリに対して制御プログラムや制御定数の新規書込や書換えが行われた直後の状態を除いて、通常は第二のＲＡＭメモリに対する制御定数の転送は不要であり、駐車中に車載バッテリ端子の開放などが行われた時や車載バッテリの異常電圧低下などがあっても、制御定数の転送は不要であり制御定数の無駄な送信を行わなくても良いという効果がある。
【００４７】また、請求項４記載の発明によれば、メインＣＰＵ及びサブＣＰＵは、被制御車両の運転開始時において第一の不揮発メモリの内容が変更されている時に第一の不揮発メモリに格納された制御定数をサブＣＰＵに送信する制御定数送信手段と、第一の不揮発メモリの内容が変更されていない場合に送信側ＣＰＵから受信側ＣＰＵに対してデ−タの送信を割込要求することができる直接要求手段と、この直接要求手段による割込要求は無いが送信側ＣＰＵから受信側ＣＰＵへの割込送信の必要が有る場合及び割込送信の必要が無くても受信側ＣＰＵから送信側ＣＰＵへのデータ要求が有る場合に送信データを不定期データとして送信する不定期デ−タ送信手段と、直接要求手段による割込要求、割込送信の必要及び受信側ＣＰＵから送信側ＣＰＵへのデータ要求の全てが無い場合に送信データを定期データとして周期的に送信する定期データ送信手段とを備えたので、常時は両ＣＰＵ間で周期的に定期デ−タの交信を行っていて、例外的に発生する不定期デ−タの送信や被要求デ−タの送信を必要に応じて介在させるようにしたので、自由度が高く・効率的に必要デ−タの交信が行える効果がある。また、第一の不揮発メモリの内容に変更がない限り、通常は制御定数の転送は不要であり、電源スイッチの投入に即応して制御装置は運転可能状態となる効果がある。
【００４８】また、請求項５記載の発明によれば、メインＣＰＵまたはサブＣＰＵ側の少なくとも一方のデ−タバスにはダイレクトメモリアクセスコントロ−ラが接続され、シリアル通信用直並列変換器を介して受信した送信デ−タが受信側ＣＰＵを介さないで受信側ＲＡＭメモリに格納されるので、シリアル通信デ−タの受取側ＣＰＵが本来の車両制御プログラムを実行している間でも、デ−タバスを使用していない期間には自動的にシリアル通信デ−タを受取側のＲＡＭメモリに格納することができ、手軽に高速通信が行える効果がある。
【００４９】また、請求項６記載の発明によれば、メインＣＰＵ及びサブＣＰＵは、シリアル通信用直並列変換器による受信デ−タを受信側ＣＰＵでエラ−チェックするサムチェック手段と、このサムチェック手段が受信デ−タに誤りがあると判定した時に送信側ＣＰＵに対して受信データの再送を要求する再送要求手段と、送信側ＣＰＵから受信側ＣＰＵへの送信開始時刻とサムチェック手段からの受信データの確認回答受信時刻とが所定時間間隔であるか否かを判定するタイムアウトチェック手段とを備えたので、受信デ−タに誤りがあれば再送要求手段によってこれを是正するが、相手ＣＰＵの異常状態にあってはタイムアウトチェック手段によってこれを認知することができるので、各ＣＰＵは誤った制御定数や制御デ−タに基づいた制御を行わないようにして安全性を確保できる効果がある。
【００５０】また、請求項７記載の発明によれば、メインＣＰＵはサブＣＰＵのウォッチドッグ信号及び通信のタイムアウトチェック結果を監視して、サブＣＰＵの動作異常時にリセットパルス出力を発生してサブＣＰＵを再起動するリセット出力手段を備えると共に、メインＣＰＵのウォッチドッグ信号を監視して、動作異常時にリセットパルス出力を発生してメインＣＰＵを再起動させるウォッチドッグタイマ回路を備えているので、サブＣＰＵはメインＣＰＵによってウォッチドッグ信号による暴走監視とタイムアウトチェックによる通信異常監視が行われていて、異常時は直ちにサブＣＰＵをリセットして再起動することになる。また、メインＣＰＵはウォッチドッグタイマ回路よって暴走監視が行われ、異常時は直ちにメインＣＰＵをリセットして再起動すると共に、サブＣＰＵによるメインＣＰＵの通信タイムアウトチェック結果が通信異常であればその原因がメインＣＰＵの暴走による場合に限って暴走監視の結果としてメインＣＰＵがリセットされて再起動されるようになっている。このようなリセット手段によって、車両の全体制御状態を知らないサブＣＰＵによって、メインＣＰＵのリセットを行わないようにして全体の安全性を向上すると共に、制御の分担を効果的に行えるようになる効果がある。
【００５１】また、請求項８記載の発明によれば、リセットパルス出力の発生を記憶すると共に、電源スイッチの遮断または再投入によってリセットされる記憶素子、この記憶素子の動作に応じて一部の負荷の駆動を停止する出力停止回路、記憶素子の動作に応じて動作異常の警報、表示を行う警報表示手段を備えているので、ＣＰＵが暴走や通信異常によってリセットされ直ちに再起動して正常運転に回復したと見られる場合であっても、一部の制御出力は出力停止されるので安全性を損なうことが無く、警報・表示器によって運転手がこれを認知することができる。これがノイズ等による一時的な異常であれば電源スイッチを再投入することで正常復帰するが、度重なる異常動作が発生するようであれば保守点検を促す材料となって安全性を確保することができる効果がある。
【出願人】 【識別番号】０００００６０１３
【氏名又は名称】三菱電機株式会社
【出願日】 平成１２年９月２９日（２０００．９．２９）
【代理人】 【識別番号】１００１０２４３９
【弁理士】
【氏名又は名称】宮田 金雄 （外１名）
【公開番号】 特開２００２−１０８８３５（Ｐ２００２−１０８８３５Ａ）
【公開日】 平成１４年４月１２日（２００２．４．１２）
【出願番号】 特願２０００−２９８３５１（Ｐ２０００−２９８３５１）