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【発明の名称】 プロセスエレメントアレイ論理回路及び高速フーリエ変換器
【発明者】 【氏名】中田 俊司

【氏名】門 勇一

【氏名】山田 順三
【要約】 【課題】プロセスエレメントアレイ論理回路のＬＳＩ面積の低減と消費電力の削減を図る。

【解決手段】プロセスエレメントアレイ論理回路のプロセスエレメント回路を、入力信号に応じて一方が接地され他方がハイインピーダンスとなる２個の出力端子を有する排他的ｎＭＯＳネットワークにより構成した組み合わせ論理回路２１と、該組み合わせ論理回路２１の前記２個の出力端子に２つの入出力端子が接続され電源端子にクロックが印加されるＣＭＯＳインバータからなるフリップフロップ回路２２とから構成する。
【特許請求の範囲】
【請求項１】論理処理を行う１種類又は２種類以上のプロセスエレメント回路がアレイ状に配置されたプロセスエレメントアレイ論理回路において、前記プロセスエレメント回路は、入力信号に応じて一方が接地され他方がハイインピーダンスとなる２個の出力端子を有する排他的ｎＭＯＳネットワークにより構成した組み合わせ論理回路と、該組み合わせ論理回路の前記２個の出力端子に２つの入出力端子が接続され電源端子にクロックが印加されるＣＭＯＳインバータからなるフリップフロップ回路とを具備することを特徴とするプロセスエレメントアレイ論理回路。
【請求項２】請求項１において、前記プロセスエレメント回路を４個以上縦積み接続して各プロセスエレメント回路の前記フリップフロップ回路の電源端子に位相が１／４周期づつ異なる４相クロックを印加し、前段のプロセスエレメント回路は、クロックがハイレベルに向けて上昇するとき論理値の判定を行い、ハイレベルにあるとき該判定の結果を保持して後段のプロセスエレメント回路に論理転送を行い、後段のプロセスエレメント回路は、前記前段のプロセスエレメント回路の判定結果の保持中に前記前段のプロセスエレメント回路のクロックより１／４周期位相の遅れたクロックをハイレベルに向けて上昇することにより、前記前段のプロセスエレメント回路から転送されてきた信号を受けて論理値の判定を行い、ハイレベルにあるとき該判定の結果を保持して更なる後段のプロセスエレメント回路に論理転送を行うことを特徴とするプロセスエレメントアレイ論理回路【請求項３】請求項１又は２において、前記プロセスエレメント回路を４段又は８段の縦積みすることにより１個のプロセスエレメント回路を構成し、４相のクロックで各段を処理してから後段のプロセスエレメント回路に論理結果を転送することを特徴とするプロセスエレメントアレイ論理回路。
【請求項４】請求項１乃至３のいずれか１つにおいて、前記したクロックを、電荷再利用型のパワークロックとしたことを特徴とするプロセスエレメントアレイ論理回路。
【請求項５】請求項１乃至４のいずれか１つに記載のプロセスエレメントアレイ論理回路を加減算器アレイとして使用したことを特徴とする高速フーリエ変換器。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、論理処理を行うプロセスエレメント回路（以下、ＰＥ回路と呼ぶ）がアレイ状に配置されたプロセスエレメントアレイ論理回路に係り、特に面積及び消費電力低減を図ったプロセスエレメントアレイ論理回路およびそれを利用した高速フーリエ変換器に関するものである。
【０００２】
【従来の技術】プロセスエレメントアレイ論理回路は、独立してデータを並列且つパイプライン的に論理処理する回路である。この論理回路の特徴としては、下記のようにまとめられる（文献１：ＶＬＳＩとディジタル信号処理 谷萩隆嗣 コロナ社 p.166）。
【０００３】■．処理単位となるＰＥ回路が単純な構成をとる。■．ＰＥ回路が規則的に配置されている。■．ＰＥ回路間の接続は隣接ＰＥ回路どうしに限られる。■．ＰＥ回路間の通信は完全同期方式をとる。
【０００４】各ＰＥ回路には、当該のＰＥ回路の出力状態を固定するためにＤＦＦ回路やＤラッチ回路などのレジスタ回路を必要とする。ここではレジスタ回路としてＲＳラッチ回路を例に説明する。
【０００５】図８(a)は４個のデータＡ，Ｂ，Ｃ，Ｄを扱うＰＥ回路８０の構成の一例を示す図であり、ＣＭＯＳ論理回路部８１とラッチ回路部８２からなる。ラッチ回路部８２の１個のＲＳラッチ回路８２１は、図８(b)に示すように、２個の２入力ＡＮＤゲート８２１１，８２１２と、２個の２入力ＮＯＲゲート８２１３，８２１４から構成されるが、ＡＮＤゲート８２１１とＮＯＲゲート８２１３の組み合わせは、図８(c)に示すように、６個のトランジスタで構成される。ＴｐはｐＭＯＳＦＥＴ、ＴｎはｎＭＯＳＦＥＴである。
【０００６】よって、１個のＲＳラッチ回路８２１は１２個のトランジスタを必要とするので、４個のＲＳラッチ回路８２１をもつラッチ回路部８２では４８個のトランジスタが必要となる。
【０００７】ここで、高速フーリエ変換（Fast Fourier Trasform : FFT）を行う場合について説明する。この高速フーリエ変換は実時間データを周波数成分に高速に変換する重要なアルゴリズムである。これを実現するＬＳＩとして、ＤＡ法を用いて、乗算器を用いずに加減算器のみで実現できることが知られている（文献２：I.Ross Mactaggart and Mervyn A.Jack,IEEE Journal of Solid-State Cicuits, vol.SC-19,No.3(1984) p.368-373)。
【０００８】Ｚ＝Ｂ＊Ｗという複素数の乗算を例に取る。これは、実数の乗算を４回と実数の加算、減算により実現できる。下記式中で、Re（ )は実数部をIm（ ）は虚数部を表す。
【０００９】

【００１０】Ｗは回転子と呼ばれ、｜Ｗ｜＝１の複素数である。ＢはＦＦＴを行う実時間データである。文献２によれば、ＤＡ法を用いて(1)式の演算を乗算器を用いずに加減算器のみで実現できる。文献２の方法は、回転子Ｗに対し、固定小数点表示を行う。
【００１１】

【００１２】また、入力値である実時間データＢより、ＫとＫ’を生成する。

【００１３】ＫとＫ’およびＷRｎ、ＷIｎを用いることにより、Re(Z)、Im(Z)を次式のように変形する。

【００１４】

【００１５】これをＬＳＩにインプリントすると、加減算器を用いた図９に示すような構成となる。図９において、９１はＷの入力部、９２はＢの入力部、９３は加減算器、９４はＥＸＮＯＲゲート、９５はインバータ、９６は遅延器である。ここでは８ビットの例を示しており、ＰＥ回路としての加減算器９３をアレイ状に８×８個並べることにより実現できる。ΣＡ(n)２-nという累加算は、横８個の加減算器９３から成る８ビット加減算器を上から下へ８個縦に接続している回路構成において、演算終了後１ビット右へシフトすることにより得られる。その具体的な回路を図１０に示した。図１０において、１１０はＰＥ回路である。
【００１６】このＦＦＴのためのＰＥ回路をＣＭＯＳで構成したときの回路構成を図１１(a)に示す。１１１はＮで制御されるセレクタ、１１２はインバータ、１１３はＭで制御されるセレクタ、１１４は論理回路、１１５はＲＳラッチ回路である。ここでは、Ｋ１，Ｋ１’，Ｎ，Ｍ，Ｓ１，Ｃ１、ＣＫを入力して、Ｋ２，Ｋ２’，Ｓ２，Ｃ２を出力する。
【００１７】ところが、この回路構成では、セレクタ１１１は図１１(b)に示すように４個のトランジスタで構成され（セレクタ１１３も同じ）、論理回路１１４のＳ（sum）を出力する部分は図１１(c)に示すように２２個のトランジスタで構成され（インバータは２個のトランジスタ）、論理回路１１４のＣ（carry）を出力する部分は図１１(d)に示すように１２個のトランジスタで構成され、ＲＳラッチ回路回路１１５は図８のラッチ回路８２１で説明したように１２個のトランジスタで構成されるので、合計で９２個のトランジスタが必要となる。
【００１８】
【発明が解決しようとする課題】以上のように、ＰＥ回路をＣＭＯＳで構成する場合には、かなりの数のトランジスタが必要となり、ＬＳＩ化したときに必要面積が大きくなり、また消費電力も大きくなるという問題がある。
【００１９】本発明はこの点に鑑みてなされたもので、その目的は、ＲＳラッチ回路等のレジスタを不要にして、必要トランジスタ数を削減し、回路面積及び消費電力の低減を図ったプロセスエレメントアレイ論理回路及びそれを利用した高速フーリエ変換器を提供することである。
【００２０】
【課題を解決するための手段】上記課題を解決するための第１の発明は、論理処理を行う１種類又は２種類以上のプロセスエレメント回路がアレイ状に配置されたプロセスエレメントアレイ論理回路において、前記プロセスエレメント回路は、入力信号に応じて一方が接地され他方がハイインピーダンスとなる２個の出力端子を有する排他的ｎＭＯＳネットワークにより構成した組み合わせ論理回路と、該組み合わせ論理回路の前記２個の出力端子に２つの入出力端子が接続され電源端子にクロックが印加されるＣＭＯＳインバータからなるフリップフロップ回路とを具備するように構成した。
【００２１】第２の発明は、第１の発明において、前記プロセスエレメント回路を４個以上縦積み接続して各プロセスエレメント回路の前記フリップフロップ回路の電源端子に位相が１／４周期づつ異なる４相クロックを印加し、前段のプロセスエレメント回路は、クロックがハイレベルに向けて上昇するとき論理値の判定を行い、ハイレベルにあるとき該判定の結果を保持して後段のプロセスエレメント回路に論理転送を行い、後段のプロセスエレメント回路は、前記前段のプロセスエレメント回路の判定結果の保持中に前記前段のプロセスエレメント回路のクロックより１／４周期位相の遅れたクロックをハイレベルに向けて上昇することにより、前記前段のプロセスエレメント回路から転送されてきた信号を受けて論理値の判定を行い、ハイレベルにあるとき該判定の結果を保持して更なる後段のプロセスエレメント回路に論理転送を行うよう構成した。
【００２２】第３の発明は、第１又は第２の発明において、前記プロセスエレメント回路を４段又は８段の縦積みすることにより１個のプロセスエレメント回路を構成し、４相のクロックで各段を処理してから後段のプロセスエレメント回路に論理結果を転送するよう構成した。
【００２３】第４の発明は、第１乃至第３のいずれか１つの発明において、前記したクロックを、電荷再利用型のパワークロックとした。
【００２４】第５の発明の高速フーリエ変換器は、第１乃至第４のいずれか１つの発明のプロセスエレメントアレイ論理回路を加減算器アレイとして使用して構成した。
【００２５】
【発明の実施の形態】［第１の実施の形態］図１はＰＥ回路の第１の実施形態を示す図であり、ＦＦＴ回路の前記した図１１の回路に対応するＰＥ回路を２分決定グラフ（Binary Decision Diagram : BDD)で表した図である。図１(a)はＫ１，Ｋ１’，Ｎ，Ｍ，Ｓ１，Ｃ１を入力としてＳ２（sum）を求めるＢＤＤ、図１(b)はＫ１，Ｋ１’，Ｎ，Ｍ，Ｓ１，Ｃ１を入力としてＣ２（carry）を求めるＢＤＤ、図１(c)はＫ１を入力してＫ２を求めるＢＤＤ、図１(d)はＫ１’を入力してＫ２’を求めるＢＤＤである。
【００２６】図１(a)のＢＤＤを代表して説明すると、１１は始点、１２は節点、１３，１４はブランチ、１５，１６は終点である。各節点１２には入力変数（Ｋ１，Ｋ１’，Ｎ，Ｍ，Ｓ１，Ｃ１等）が対応しており、始点１１から入って下向きに各節点１２をたどり、最後に２つの終点１５，１６のいずれかに到達する。各節点１２においては、その入力変数に応じて２つのブランチ１３又は１４をたどる。例えば、入力変数Ｎが「０」ならブランチ１３をたどり、「１」ならブランチ１４をたどる。つまり、入力変数が与えられると、始点１１から終点１５又は１６への１つのパスが指定され、パスの終わりが終点１５ならＳ２は「０」、終点１６なら「１」である。
【００２７】図２はこの図１に示した４つのＢＤＤを４つのｎＭＯＳネットワークに置き換えた回路図である。図２の(a)、(b)、(c)、(d)はそれぞれ図１の(a)、(b)、(c)、(d)に対応している。図２の(a)を代表して説明すると、ＢＤＤの始点１１を接地し、組み合わせ論理回路２１をＴｎで表したｎＭＯＳＦＥＴの縦積み回路で構成し、ＢＤＤの終点１５，１６にＴｎで表したｎＭＯＳＦＥＴとＴｐで表したｐＭＯＳＦＥＴからなるＣＭＯＳインバータによるフリップフロップ回路（ラッチ回路）２２を設けている。このフリップフロップ回路２２の電源部には、定電圧を与える代わりに、クロックＣＫを印加している。
【００２８】このように、図２のＰＥ回路では、ＲＳラッチ回路の代わりにＣＭＯＳインバータによるフリップフロップ回路２２によってラッチ回路を構成しており、使用トランジスタ数が大幅に削減される。ここで使用されているトランジスタ数は合計で５４個であり、前記した図１１のＣＭＯＳ回路で構成したＰＥ回路と比べると、１／２程度トランジスタ数を削減できる（図７(a)参照）。
【００２９】図３(a)は図２に示した構成のＰＥ回路を利用してパイプライン処理を行うようにした回路を示す図である。３１は図２に示した構成のＰＥ回路であり、このＰＥ回路３１を４段シリーズ接続（縦積み接続）している。ＰＥ回路３１の各々に印加されるクロックは、図３(b)に示すように、位相が１／４周期ずつずれた４相のクロックＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４としている。なお、図１，図２では扱う信号を６個としていたが、ここでは簡単のために２個としている。
【００３０】さて、初段のＰＥ回路３１に着目すると、クロックＣＫ１が上昇することにより論理値の判定を行い、ハイレベルに固定されているときにフリップフロップ回路２２に判定結果が保持される。この間に次段のＰＥ回路３１のクロックＣＫ２が上昇し、前段のＰＥ回路３１の出力信号を受けて論理値の判定を行い、クロックＣＫ２がハイレベルに固定されるときに、結果がラッチされる。このような動作が繰り返され、論理信号が次々と伝搬される。
【００３１】［第２の実施形態］図３で説明したＰＥ回路３１の４段接続構成では、矩形波のクロックＣＫ１〜ＣＫ４により論理結果を次々と転送したが、これらのクロックを電荷再利用型クロック（パワークロック：ＰＣＫ）に置き換えても正しく動作させることができ、しかも電荷を再利用しているために、消費電力を低減することが可能となる。
【００３２】図４(a)はＰＥ回路３１の４段接続にこのようなパワークロックＰＣＫ１〜ＰＣＫ４を印加するようにした例を示す図である。このパワークロックＰＣＫ１〜ＰＣＫ４は図４(b)に示すように、緩やかに立ち上がる部分でプリチャージ（precharge）し、ハイレベル部分でホールド（hold）し、緩やかに立ち下がる部分で電荷を電源に返すリサイクル（recycle）を行い、ロウレベル部分で待機（weit）する動作を行い、これを繰り返しながら、論理信号が次々と伝搬される。このようなパワークロックは、スイッチドキャパシタ回路（図示せず）やＬＣ共振回路（図示せず）等で生成できる。スイッチドキャパシタ回路では図４の(b)に示した階段状の波形を得ることができ、ＬＣ共振回路では正弦波を得ることができる。
【００３３】使用トランジスタのしきい値がＶｔ＝０．５Ｖ、電源電圧がＶＤＤ＝０．５Ｖのとき、１００ＫＨｚ動作における１段のＰＥ回路の消費電力は、ＳＰＩＣＥのシミュレーションによると、ＣＭＯＳ論理回路（図１１）による場合が13.3ｎＷであったのに対して、パワークロック方式のｎＭＯＳ論理回路（図２のＣＫとしてＰＣＫを使った）による場合が1.28ｎＷであり、１／１０程度の消費電力削減ができた（図７(b)参照）。
【００３４】［第３の実施形態］ＰＥ回路を１種類ではなく、図５(a)に示すように、２種類のＰＥ回路５１、５２を交互に接続して使用することもできる。この場合も、４相のクロックＣＫ１〜ＣＫ４を使用することにより、論理結果をＰＥ回路５１→５２→５１→５２の順で転送することができる。さらに、図５(b)に示すように、３種類のＰＥ回路５１，５２，５３を使用して、５１→５２→５３→５１→５２→５３→５１→５２とシリーズに接続することも可能である。
【００３５】［第４の実施形態］また、ＰＥ回路は１段のｎＭＯＳの縦積み回路で構成するものに限られず、図６(a)に示すように、４段の縦積み構成で１個のＰＥ回路６１、６２を構成し、これをシリーズ（縦積み）に接続することもできる。また、図６(b)に示すように、８段の縦積み構成でＰＥ回路６３，６４を構成し、これをシリーズ（縦積み）に接続することもできる。
【００３６】［その他の実施形態］以上の各実施形態ではＢＤＤを用いたが、必ずしもこれに限られるものではなく、外部から１又は２以上の入力信号を入力させたときに、２つの出力信号の内の一方が接地され、他方がハイインピーダンスになるようなネットワークの構成であれば、いずれの回路構成でも利用できる。
【００３７】
【発明の効果】以上から本発明によれば、ＣＭＯＳ論理回路と比較してトランジスタ数がほぼ１／２となって、ＬＳＩ面積を低減できる。また、電荷再利用型クロックを使用することにより、ＣＭＯＳ論理回路と比較して消費電力をほぼ１／１０程度まで削減できる。
【出願人】 【識別番号】０００００４２２６
【氏名又は名称】日本電信電話株式会社
【出願日】 平成１２年１０月４日（２０００．１０．４）
【代理人】 【識別番号】１０００８３１９４
【弁理士】
【氏名又は名称】長尾 常明
【公開番号】 特開２００２−１０８８３４（Ｐ２００２−１０８８３４Ａ）
【公開日】 平成１４年４月１２日（２００２．４．１２）
【出願番号】 特願２０００−３０４２７９（Ｐ２０００−３０４２７９）