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【発明の名称】 ソースシンクロナスデータ転送方法及びソースシンクロナスデータ転送装置
【発明者】 【氏名】青木 睦
【要約】 【課題】LSI 間のデータ転送を、高速且つ正確に行えるようにする。

【解決手段】送り側LSI10 は、転送データを送り側システムクロックに同期させた後、データ線30を介して受け側LSI20 へ送る。また、これと並行して、送り側LSI10 は、デファイナ信号（外部クロックの１／ｍの周波数を有しデューティ比が１：ｍ−１の信号）を送り側システムクロックに同期させたソースクロックを生成し、ソースクロック線40を介して受け側ＬＳＩ20へ送る。データ線30，ソースクロック線40は、同じ遅延量を有する。受け側LSI20 では、受け側システムクロックの位相をソースクロックの位相に合わせた位相合わせ済み受け側システムクロックを生成する。そして、送り側LSI10 からのデータを位相合わせ済み受け側システムクロックに同期してｍ段構成のFIFO回路22に格納し、FIFO回路22に保持されているデータを受け側システムクロックに従って読み出す。
【特許請求の範囲】
【請求項１】 送り側ＬＳＩから受け側ＬＳＩへデータを転送するソースシンクロナスデータ転送方法であって、前記送り側ＬＳＩに於いて、前記受け側ＬＳＩへの転送データを外部から供給される送り側システムクロックに同期させた後、データ線を介して前記受け側ＬＳＩに転送する処理と、前記送り側システムクロックの１／ｍ（ｍは２以上の整数）の周波数を有し且つデューティ比が１：（ｍ−１）の、外部から供給されるデファイナ信号を、前記送り側システムクロックに同期させることによりソースクロックを生成し、該ソースクロックを前記データ線と同一の遅延量を有するソースクロック線を介して前記受け側ＬＳＩへ送信する処理とを行い、前記受け側ＬＳＩに於いて、外部から供給される、周波数が前記送り側システムクロックと同一の受け側システムクロックの位相を前記送り側ＬＳＩから送られてきたソースクロックの位相に合わせることにより、位相合わせ済み受け側システムクロックを生成する処理と、ｍ段構成のＦＩＦＯ回路に、前記送り側ＬＳＩから転送されてきた転送データを前記位相合わせ済み受け側システムクロックに同期して格納する処理と、前記ＦＩＦＯ回路に格納されているデータを、前記受け側システムクロックに同期して読み出す処理とを行うことを特徴とするソースシンクロナスデータ転送方法。
【請求項２】 請求項１記載のソースシンクロナスデータ転送方法に於いて、前記受け側ＬＳＩは、前記送り側ＬＳＩから送られてきたソースクロックを前記位相合わせ済み受け側システムクロックに従ってシフトすることにより、前記ＦＩＦＯ回路に対するライトアドレスを生成し、前記デファイナ信号を前記受け側システムクロックに従ってシフトすることにより、前記ＦＩＦＯ回路に対するリードアドレスを生成することを特徴とするソースシンクロナスデータ転送方法。
【請求項３】 送り側ＬＳＩから受け側ＬＳＩへデータを転送するソースシンクロナスデータ転送装置であって、前記送り側ＬＳＩが、前記受け側ＬＳＩへの転送データを、外部から供給される送り側システムクロックに同期して出力するデータ出力回路と、前記送り側システムクロックの１／ｍ（ｍは２以上の整数）の周波数を有し且つデューティ比が１：（ｍ−１）の、外部から供給されるデファイナ信号を、前記送り側システムクロックに同期させた後、ソースクロックとして出力するソースクロック生成回路とを備え、前記データ出力回路から出力された転送データを前記受け側ＬＳＩへ転送するデータ線と、前記ソースクロック生成回路から出力されたソースクロックを前記受け側ＬＳＩへ送るソースクロック線とが同じ遅延量を有し、前記受け側ＬＳＩが、外部から供給される、周波数が前記送り側システムクロックと同一の受け側システムクロックの位相を前記送り側ＬＳＩから送られてきたソースクロックの位相に合わせることにより、位相合わせ済み受け側システムクロックを生成するＤＬＬ回路と、該ＤＬＬ回路で生成された位相合わせ済み受け側システムクロックに同期して前記送り側ＬＳＩからの転送データを保持すると共に、前記受け側システムクロックに同期して保持しているデータを出力するｍ段構成のＦＩＦＯ回路とを備えたことを特徴とするソースシンクロナスデータ転送装置。
【請求項４】 請求項３記載のソースシンクロナスデータ転送装置に於いて、前記受け側ＬＳＩが、前記送り側ＬＳＩから送られてきたソースクロックを前記位相合わせ済み受け側システムクロックに従ってシフトすることにより、前記ＦＩＦＯ回路に対するライトアドレスを生成するｍ段構成のシフトレジスタからなるライトアドレス生成回路と、前記デファイナ信号を前記受け側システムクロックに従ってシフトすることにより、前記ＦＩＦＯ回路に対するリードアドレスを生成するｍ段構成のシフトレジスタからなるリードアドレス生成回路とを備えたことを特徴とするソースシンクロナスデータ転送装置。
【請求項５】 請求項４記載のソースシンクロナスデータ転送装置に於いて、前記ソースクロック生成回路が、前記デファイナ信号がデータ端子に入力され、前記送り側システムクロックがクロック端子に入力されるＤＦ／Ｆから構成されることを特徴とするソースシンクロナスデータ転送装置。
【請求項６】 請求項５記載のソースシンクロナスデータ転送装置に於いて、前記受け側ＬＳＩが、前記ＦＩＦＯ回路から出力されるデータを前記受け側システムクロックに同期して取り込むデータ受信回路を備えたことを特徴とするソースシンクロナスデータ転送装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ間のデータ転送技術に関し、特に、送り側ＬＳＩから受け側ＬＳＩへデータを高速且つ正確に転送することができるデータ転送技術に関する。
【０００２】
【従来の技術】従来、送り側ＬＳＩから受け側ＬＳＩへデータを転送する場合、送り側ＬＳＩ，受け側ＬＳＩの両方に、同一オシレータ（発振器）から出力された外部クロックを分配し、送り側ＬＳＩ，受け側ＬＳＩの送信，受信動作を上記外部クロックに同期させるということが一般的に行われている。
【０００３】図５は、上述した従来の技術のブロック図である。送り側ＬＳＩ１００，受け側ＬＳＩ２００には、図示を省略した同一のオシレータから外部クロックが供給されている。送り側ＬＳＩ１００では、内部論理回路（図示せず）からの転送データを、Ｄフリップフロップ（ＤＦ／Ｆ）１０１を用いて外部クロックに同期させた後、バッファ１０２を介して受け側ＬＳＩ２００へ転送する。受け側ＬＳＩ２００では、バッファ２０１を介して転送データが入力されているＤＦ／Ｆ２０２が、外部クロックに同期して転送データを取り込む。
【０００４】図５に示した従来の技術では、受け側ＬＳＩ２００へ転送されてきたデータと受け側ＬＳＩ２００に供給されている外部クロックとの間のタイミング関係は、回路的には何の保証もされていない。このため、遅延時間に比べて転送周期の方が遙かに長い場合は問題ないが、転送周期が短くなると、受け側ＬＳＩ２００のＤＦ／Ｆ２０２のセットアップタイム，ホールドタイムを満足させることができなくなり、正確なデータ転送ができなくなる可能性がある。
【０００５】また、図６のブロック図に示すようなデータ転送装置も従来から提案されている（例えば特開平９−２１４４７５号公報）。
【０００６】図６に於いて、送り側ＬＳＩ３００は、内部論理回路（図示せず）からの転送データを、ＤＦ／Ｆ３０１を用いて外部クロックと同期させた後、バッファ３０２を介して受け側ＬＳＩ４００へ転送する。また、これと並行して、外部クロックをバッファ３０３を介して受け側ＬＳＩ４００へ送る。その際、データの遅延量とクロックの遅延量が同じになるような経路を用いてデータ，クロックを受け側ＬＳＩ４００へ転送する。受け側ＬＳＩ４００では、ＤＦ／Ｆ４０１が、送り側ＬＳＩ３００から転送されてきたデータを、送り側ＬＳＩ３００から送られてきたクロックに従って取り込み、ＤＦ／Ｆ４０２が、ＤＦ／Ｆ４０１の出力データを外部クロックに従って取り込み、外部クロックに従って動作する内部論理回路（図示せず）へ供給する。
【０００７】
【発明が解決しようとする課題】図６に示したデータ転送装置によれば、送り側ＬＳＩ３００から受け側ＬＳＩ４００へ転送されてきたデータとクロックとの間のタイミング関係を保証することが可能になるので、上記データ，クロックが各々データ端子，クロック端子に入力されるＤＦ／Ｆ４０１に於いては、データの転送速度が速くなってもデータを正確に取り込むことが可能になる。しかし、データ端子，クロック端子に各々ＤＦ／Ｆ４０１の出力データ，外部クロックが入力されているＤＦ／Ｆ４０２に於いては、上記出力データと外部クロックとの間のタイミング関係が保証されていないため、転送周期が短くなると、セットアップタイム，ホールドタイムを満足させることができなくなり、正確なデータを取り込むことができなくなる可能性がある。つまり、内部論理回路へ正確なデータを供給できなくなる場合がある。
【０００８】そこで、本発明の主な目的は、送り側ＬＳＩから受け側ＬＳＩへデータを高速且つ正確に転送できるようにすることにある。
【０００９】
【課題を解決するための手段】本発明のソースシンクロナスデータ転送方法は、上記目的を達成するため、送り側ＬＳＩから受け側ＬＳＩへデータを転送するソースシンクロナスデータ転送方法であって、前記送り側ＬＳＩに於いて、前記受け側ＬＳＩへの転送データを外部から供給される送り側システムクロックに同期させた後、データ線を介して前記受け側ＬＳＩに転送する処理と、前記送り側システムクロックの１／ｍ（ｍは２以上の整数）の周波数を有し且つデューティ比が１：（ｍ−１）の、外部から供給されるデファイナ信号を、前記送り側システムクロックに同期させることによりソースクロックを生成し、該ソースクロックを前記データ線と同一の遅延量を有するソースクロック線を介して前記受け側ＬＳＩへ送信する処理とを行い、前記受け側ＬＳＩに於いて、外部から供給される、周波数が前記送り側システムクロックと同一の受け側システムクロックの位相を前記送り側ＬＳＩから送られてきたソースクロックの位相に合わせることにより、位相合わせ済み受け側システムクロックを生成する処理と、ｍ段構成のＦＩＦＯ回路に、前記送り側ＬＳＩから転送されてきた転送データを前記位相合わせ済み受け側システムクロックに同期して格納する処理と、前記ＦＩＦＯ回路に格納されているデータを、前記受け側システムクロックに同期して読み出す処理とを行う。
【００１０】この構成によれば、送り側システムクロックに同期した転送データ，ソースクロックを、それぞれデータ線，ソースクロック線（同じ遅延量を有する）を介して送り側ＬＳＩから受け側ＬＳＩへ送るので、受け側ＬＳＩに送られてきたデータとソースクロックとのタイミング関係を保証できる。従って、位相合わせ済み受け側システムクロックに同期して送り側ＬＳＩからのデータを保持するＦＩＦＯ回路には、データの転送速度が速くとも正確なデータが保持される。また、外部クロックに従ってＦＩＦＯ回路からデータを読み出すので、外部クロックに従って動作する内部論理回路に正しいデータを供給することができる。
【００１１】上記した方法を実施するのに好適な装置として、本発明のソースシンクロナスデータ転送装置は、送り側ＬＳＩから受け側ＬＳＩへデータを転送するソースシンクロナスデータ転送装置であって、前記送り側ＬＳＩが、前記受け側ＬＳＩへの転送データを、外部から供給される送り側システムクロックに同期して出力するデータ出力回路と、前記送り側システムクロックの１／ｍ（ｍは２以上の整数）の周波数を有し且つデューティ比が１：（ｍ−１）の、外部から供給されるデファイナ信号を、前記送り側システムクロックに同期させた後、ソースクロックとして出力するソースクロック生成回路とを備え、前記データ出力回路から出力された転送データを前記受け側ＬＳＩへ転送するデータ線と、前記ソースクロック生成回路から出力されたソースクロックを前記受け側ＬＳＩへ送るソースクロック線とが同じ遅延量を有し、前記受け側ＬＳＩが、外部から供給される、周波数が前記送り側システムクロックと同一の受け側システムクロックの位相を前記送り側ＬＳＩから送られてきたソースクロックの位相に合わせることにより、位相合わせ済み受け側システムクロックを生成するＤＬＬ回路と、該ＤＬＬ回路で生成された位相合わせ済み受け側システムクロックに同期して前記送り側ＬＳＩからの転送データを保持すると共に、前記受け側システムクロックに同期して保持しているデータを出力するｍ段構成のＦＩＦＯ回路とを備えている。
【００１２】また、本発明のソースシンクロナスデータ転送装置は、受け側ＬＳＩの小型化を可能にするため、前記受け側ＬＳＩが、前記送り側ＬＳＩから送られてきたソースクロックを前記位相合わせ済み受け側システムクロックに従ってシフトすることにより、前記ＦＩＦＯ回路に対するライトアドレスを生成するｍ段構成のシフトレジスタからなるライトアドレス生成回路と、前記デファイナ信号を前記受け側システムクロックに従ってシフトすることにより、前記ＦＩＦＯ回路に対するリードアドレスを生成するｍ段構成のシフトレジスタからなるリードアドレス生成回路とを備えている。
【００１３】この構成によれば、少ない面積で構成できるシフトレジスタによりライトアドレス生成回路，リードアドレス生成回路を実現しているので、受け側ＬＳＩを小型化することが可能になる。
【００１４】
【発明の実施の形態】次に本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】図１は本発明の実施の形態のブロック図である。図１に示すように、送り側ＬＳＩ１０，受け側ＬＳＩ２０には、同一の外部クロック，同一のデファイナ（基準）信号が供給されている。デファイナ信号は、周波数が外部クロックの１／ｍ（ｍは２以上の整数）で、且つ“Ｈｉ”：“Ｌｏｗ”＝１：（ｍ−１）となる信号である。ここで、ｍは、後述する受け側ＬＳＩ２０内のＦＩＦＯ２２の段数と同じ値を有するものである。また、デファイナ信号は、周波数を正確に外部クロックの１／ｍにするために、外部クロックを分周する等して生成するのが望ましい。
【００１６】送り側ＬＳＩ１０は、ＤＦ／Ｆ１１と、バッファ１２と、ソースクロック生成回路１３と、バッファ１４とを備えている。
【００１７】ＤＦ／Ｆ１１は、そのデータ端子に、内部論理回路（図示せず）からの転送データが入力され、クロック端子に送り側システムクロック（送り側ＬＳＩ１０に入力された外部クロックを送り側システムクロックと呼ぶ）が入力されており、転送データを送り側システムクロックに同期したものにする。バッファ１２は、ＤＦ／Ｆ１１から出力される転送データをデータ線３０に出力する。
【００１８】ソースクロック生成回路１３は、デファイナ信号を送り側システムクロックに同期させたものを、ソースクロックとして出力する。バッファ１４は、ソースクロック生成回路１３から出力されるソースクロックをソースクロック線４０に出力する。尚、データ線３０，ソースクロック線４０は、遅延量が同じになるようにする。より具体的には、同じメディア（プリント配線基板，ケーブル，コネクタ等）を使用してデータ線３０，ソースクロック線４０を構成することにより、データ線３０，ソースクロック線４０の送り側ＬＳＩ１０，受け側ＬＳＩ２０間の遅延量を同じにする。
【００１９】受け側ＬＳＩ２０は、バッファ２１と、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ：先入れ先出し）回路２２と、ＤＦ／Ｆ２３と、バッファ２４と、ＤＬＬ( Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ) 回路２５と、ライトアドレス生成回路２６と、リードアドレス生成回路２７とを備えている。
【００２０】ＤＬＬ回路２５は、入力信号の位相を、ディレイラインを使用してＲｅｆ信号の位相に合わせるようにする回路である。本実施の形態では、ＤＬＬ回路２５は、入力信号である受け側システムクロック（受け側ＬＳＩ２０に入力された外部クロックを受け側システムクロックと呼ぶ）の位相を、Ｒｅｆ信号として入力されているソースクロックの位相に合わせる。図２にＤＬＬ回路２５の構成例を示す。ＤＬＬ回路２５は、位相比較器２５１によってＦｅｅｄＢａｃｋ信号（ＤＬＬ回路２５から出力された位相合わせ済み受け側システムクロック）の位相とＲｅｆ信号（ソースクロック）の位相とを比較し、その位相差に応じた誤差信号を制御回路２５２に入力する。制御回路２５２は、遅延量が可変であるディレイライン２５３の遅延量を誤差信号に応じて変更することにより、位相差がなくなるように受け側システムクロックの位相を調整する。
【００２１】ライトアドレス生成回路２６は、ＤＬＬ回路２５から出力される、ソースクロックとの位相合わせが行われた後の受け側システムクロック（位相合わせ済み受け側システムクロック）と、バッファ２４を介して加えられるソースクロックとに基づいて、ｍ段構成のＦＩＦＯ回路２２の各段を循環的にライト位置とする、位相合わせ済み受け側システムクロックに同期したライトアドレスを生成する。リードアドレス生成回路２７は、デファイナ信号と受け側システムクロックとに基づいて、ｍ段構成のＦＩＦＯ回路２２の各段を循環的にリード位置とする、受け側システムクロックに同期したリードアドレスを生成する。
【００２２】ＦＩＦＯ回路２２は、バッファ２１を介して加えられる転送データを、ＤＬＬ回路２５から出力される位相合わせ済み受け側システムクロックに同期して、ライトアドレス生成回路２６からのライトアドレスによって示される段に格納する。また、ＦＩＦＯ回路２２は、リードアドレス生成回路２７から出力されるリードアドレスによって示される段に格納されているデータを出力する。
【００２３】ＤＦ／Ｆ２３は、ＦＩＦＯ回路２２の出力データを受け側システムクロックに同期して取り込み、内部論理回路（図示せず）へ供給する。尚、ＤＦ／Ｆ２３を設けずに、ＦＩＦＯ回路２２から出力されるデータを直接内部論理回路へ供給するようにしても良い。
【００２４】
【実施の形態の動作の説明】次に、本実施例の形態の動作について説明する。
【００２５】送り側ＬＳＩ１０では、ＤＦ／Ｆ１１が、内部論理回路からの転送データを送り側システムクロックと同期したものにした後、バッファ１２，データ線３０を介して受け側ＬＳＩ２０へ転送する。また、これと並行して、ソースクロック生成回路１３が、デファイナ信号を送り側システムクロックと同期させることによりソースクロックを生成し、バッファ１４，ソースクロック線４０を介して受け側ＬＳＩ２０へ転送する。ここで、転送データ，ソースクロックは、両者とも送り側システムクロックに同期したものであり、また、データ線３０，ソースクロック線４０は、前述したように遅延量が等しいものであるので、受け側ＬＳＩ２０へ転送されてきたデータとソースクロックとの間のタイミング関係は、回路的に保証されたものとなる。
【００２６】受け側ＬＳＩ２０内のＤＬＬ回路２５は、受け側システムクロックの位相を、ソースクロックの位相に合わせることにより位相合わせ済み受け側システムクロックを生成し、ＦＩＦＯ回路２２及びライトアドレス生成回路２６に供給する。
【００２７】ライトアドレス生成回路２６は、バッファ２４を介して加えられるソースクロックとＤＬＬ回路２５から出力される位相合わせ済み受け側システムクロックとに基づいて、ｍ段構成のＦＩＦＯ回路２２の各段を循環的にライト位置にする、上記位相合わせ済み受け側システムクロックに同期したライトアドレスを生成し、ＦＩＦＯ回路２２に供給する。
【００２８】ＦＩＦＯ回路２２は、バッファ２１を介して加えられる転送データを、ＤＬＬ回路２５から出力される位相合わせ済み受け側システムクロックに同期して、ライトアドレス生成回路２６から出力されるライトアドレスによって示される段に格納する。ここで、ＦＩＦＯ回路２２に加えられる転送データと位相合わせ済み受け側システムクロックは、ソースクロックに同期したものであるので、ＦＩＦＯ回路２２には、データの転送速度が速い場合であっても正しいデータが確実に格納される。
【００２９】一方、リードアドレス生成回路２７は、受け側システムクロックとデファイナ信号とに基づいて、ｍ段構成のＦＩＦＯ回路２２の各段を循環的にリード位置にする、受け側システムクロックに同期したリードアドレスを生成し、ＦＩＦＯ回路２２に供給する。
【００３０】ＦＩＦＯ回路２２は、リードアドレス生成回路２７からのリードアドレスによって示される段に格納されているデータを出力する。ＤＦ／Ｆ２３は、ＦＩＦＯ回路２２から出力されるデータを、受け側システムクロックに同期して取り込み、内部論理回路へ出力する。ここで、ＦＩＦＯ回路２２に供給されるリードアドレスは、受け側システムクロックに同期したものであり、ＦＩＦＯ回路２２から出力されるデータが、受け側システムクロックに同期したものになるので、受け側システムクロックに同期してデータを取り込むＤＦ／Ｆ２３では、確実に正確なデータを取り込むことができる。
【００３１】
【実施例】次に、実施例について詳細に説明する。図３は、図１に示した実施の形態の実施例のブロック図である。
【００３２】図３を参照すると、送り側ＬＳＩ１０，受け側ＬＳＩ２０には、同一の外部クロック，同一のデファイナ信号が供給されている。本実施例では、後述するように、ＦＩＦＯ回路２２を４段構成としたので、デファイナ信号は、周波数が外部クロックの１／４で、且つ“Ｈｉ”：“Ｌｏｗ”＝１：３の信号になる。
【００３３】送り側ＬＳＩ１０は、内部論理回路（図示せず）からの転送データを送り側システムクロックに同期させるＤＦ／Ｆ１１と、バッファ１２と、ＤＦ／Ｆから構成されるソースクロック生成回路１３と、バッファ１４とを備えている。ソースクロック生成回路１３を構成するＤＦ／Ｆのクロック端子には送り側システムクロックが入力され、データ端子にはデファイナ信号が入力されている。
【００３４】受け側ＬＳＩ２０は、バッファ２１と、４段構成のＦＩＦＯ回路２２と、ＤＦ／Ｆ２３と、バッファ２４と、ＤＬＬ回路２５と、ライトアドレス生成回路２６と、リードアドレス生成回路２７とを備えている。
【００３５】ライトアドレス生成回路２６は、バッファ２４から出力されるソースクロックを、ＤＬＬ回路２５から出力される位相合わせ済み受け側システムクロックに従ってシフトする４ビット構成のシフトレジスタによって実現される。このシフトレジスタは、４個のＤＦ／Ｆ２６１〜２６４から構成され、各ＤＦ／Ｆ２６１〜２６４の出力が、それぞれライトアドレスの第２ビット目ｂ，第３ビット目ｃ，第４ビット目ｄ，第１ビット目ａとなる。
【００３６】リードアドレス生成回路２７は、デファイナ信号を受け側システムクロックに従ってシフトする４ビット構成のシフトレジスタによって実現される。このシフトレジスタは、４個のＤＦ／Ｆ２７１〜２７４から構成され、各ＤＦ／Ｆ２７１〜２７４の出力が、それぞれリードアドレスの第２ビット目Ｂ，第３ビット目Ｃ，第４ビット目Ｄ，第１ビット目Ａとなる。
【００３７】４段構成のＦＩＦＯ回路２２は、第１段目〜第４段目に相当するＤＦ／Ｆ２２１〜２２４と、各ＤＦ／Ｆ２２１〜２２４毎のセレクタ２２５〜２２８と、各ＤＦ／Ｆ２２１〜２２４毎のバッファ２２９〜２３２とを備えている。
【００３８】各セレクタ２２５〜２２８は、それぞれバッファ２１を介して加えられる転送データと、自セレクタに対応するＤＦ／Ｆ２２１〜２２４の出力データとの内の何れか一方を、ライトアドレス生成回路２６から出力されるライトアドレスの第１ビットａ〜第４ビットｄに従って選択する。本実施例では、各セレクタ２２５〜２２８は、それぞれライトアドレス生成回路２６が出力するライトアドレスの第１ビットａ〜第４ビットｄが“Ｈｉ”の場合は、バッファ２１から出力される転送データを選択し、“Ｌｏｗ”の場合は、対応するＤＦ／Ｆ２２１〜２２４の出力データを選択する。
【００３９】各ＤＦ／Ｆ２２１〜２２４は、それぞれＤＬＬ回路２５から出力される位相合わせ済み受け側システムクロックに同期して、セレクタ２２５〜２２８の出力を取り込む。
【００４０】各バッファ２２９〜２３２は、それぞれリードアドレス生成回路２７から出力されるリードアドレスの第１ビットＡ〜第４ビットＤが“Ｈｉ”の場合のみ、活性化され、対応するＤＦ／Ｆ２２１〜２２４の出力データをＤＦ／Ｆ２３へ供給する。
【００４１】
【実施例の動作の説明】次に、本実施例の動作について、図４のタイミングチャートを参照して詳細に説明する。
【００４２】送り側ＬＳＩ１０内のＤＦ／Ｆ１１は、内部論理回路からの転送データを、図４（Ａ）に示す送り側システムクロックに同期したものにした後、バッファ１２，データ線３０を介して受け側ＬＳＩ２０へ転送する。ＤＦ／Ｆ１１から出力される転送データは、図４（Ｃ）に示すものとなる。
【００４３】また、送り側ＬＳＩ１０内のソースクロック生成回路１３は、図４（Ｂ）に示すデファイナ信号を、図４（Ａ）に示す送り側システムクロックに同期させることにより、図４（Ｄ）に示すソースクロックを生成し、このソースクロックをバッファ１４，ソースクロック線４０を介して受け側ＬＳＩ２０へ送る。
【００４４】送り側ＬＳＩ１０からの転送データ，ソースクロックは、同じ遅延量を有するデータ線３０，ソースクロック線４０を経由して受け側ＬＳＩ２０へ送られるので、受け側ＬＳＩ２０内のバッファ２１，２４から出力される転送データ，ソースクロックは、図４（Ｅ），（Ｆ）に示すように同期したものとなる。
【００４５】ＤＬＬ回路２５は、図４（Ｐ）に示す受け側システムクロックの位相を、図４（Ｆ）に示すソースクロックの位相に合わせ、図４（Ｇ）に示す位相合わせ済み受け側システムクロックを出力する。この位相合わせ済み受け側システムクロックは、ＦＩＦＯ回路２２及びライトアドレス生成回路２６に供給される。ここで、ＤＬＬ回路２５によって生成された位相合わせ済み受け側システムクロックをＦＩＦＯ回路２２に供給するようにしたのは、送り側ＬＳＩ１０から送られてきたデータ，ソースクロックと同期していない受け側システムクロックをそのままＦＩＦＯ回路２２に入力すると、レーシングが発生する恐れがあるからである。
【００４６】ライトアドレス生成回路２６は、４個のＤＦ／Ｆ２６１〜２６１から構成されるシフトレジスタを用いて、図４（Ｆ）に示すソースクロックを、図４（Ｇ）に示す位相合わせ済み受け側システムクロックに従ってシフトすることにより、図４（Ｈ）〜（Ｋ）に示すライトアドレスを生成する。ライトアドレスの第１ビット目ａ，第２ビット目ｂ，第３ビット目ｃ，第４ビット目ｄは、それぞれ、図４（Ｋ），（Ｈ），（Ｉ），（Ｊ）に示すものとなる。但し、ＦＩＦＯ回路２２を構成するＤＦ／Ｆ２２１〜２２４へのマルチ入力を避けるために、動作前にこれらの初期化が必要である。これは、リセット信号によって行う。
【００４７】ＦＩＦＯ回路２２内の各ＤＦ／Ｆ２２１〜２２４は、それぞれ図４（Ｋ），（Ｈ），（Ｉ），（Ｊ）に示すライトアドレスの第１ビット目ａ〜第４ビット目ｄが“Ｈｉ”の時、データをより有効なポイントで取り込むために、図４（Ｇ）に示す位相合わせ済み受け側システムクロックの立ち下がりエッジでデータ取り込む。従って、図４（Ｅ）に示す転送データｄ１，ｄ２，ｄ３，ｄ４，ｄ５，…は、１周期ずつずれながらＤＦ／Ｆ２２１，ＤＦ／Ｆ２２２，ＤＦ／Ｆ２２３，ＤＦ／Ｆ２２４，ＤＦ／Ｆ２２１，…に順次格納され、４周期の間だけ保持される。よって、ＤＦ／Ｆ２２１〜２２４の出力データは、それぞれ図４（Ｏ），（Ｌ）〜（Ｎ）に示すものとなる。
【００４８】一方、リードアドレス生成回路２７は、４個のＤＦ／Ｆ２７１〜２７４から構成されるシフトレジスタを用いて、図４（Ｑ）に示すデファイナ信号を、図４（Ｐ）に示す受け側システムクロックに従ってシフトすることにより、図４（Ｒ）〜（Ｕ）に示すリードアドレスを生成する。リードアドレスの第１ビット目Ａ，第２ビット目Ｂ〜第４ビット目Ｄは、それぞれ図４（Ｕ），（Ｒ）〜（Ｔ）に示すものとなる。但し、ＦＩＦＯ回路２２を構成する各ＤＦ／Ｆ２２１〜２２４の出力がバスファイトを起こすようなマルチセレクトを避けるために、動作前にこれらＤＦ／Ｆ２２１〜２２４の初期化が必要である。これは、ライトアドレス生成回路２６と同様にリセット信号によって行う。
【００４９】ＦＩＦＯ回路２２内のバッファ２２９〜２３２は、それぞれ図４（Ｕ），（Ｒ）〜（Ｔ）に示すリードアドレスの第１ビット目Ａ〜第４ビット目Ｄが“Ｈｉ”の時、導通状態になる。その結果、ＦＩＦＯ回路２２からデータｄ１，ｄ２，ｄ３，ｄ４，ｄ５，…が図４（Ｖ）に示すように出力される。
【００５０】ＤＦ／Ｆ２３は、ＦＩＦＯ回路２２から出力されるデータｄ１，ｄ２，ｄ３，ｄ４，ｄ５，…を、図４（Ｐ）に示す受け側システムクロックに従って取り込み、内部論理回路に送る。この結果、内部論理回路には図４（Ｗ）に示すデータが送られる。
【００５１】尚、上述した実施例に於いては、送り側ＬＳＩ１０から受け側ＬＳＩ２０へシリアルデータを転送する場合を例にとって説明したが、パラレルデータを転送する場合にも本発明を適用できることは勿論である。但し、ｎビット構成のパラレルデータを転送する場合には、送り側ＬＳＩ１０に、パラレルデータの各ビットに対応するｎ個のＤＦ／Ｆ１１，バッファ１２を設け、更に、受け側ＬＳＩ２０に、１段がｎビット構成のＦＩＦＯ回路２２と、パラレルデータの各ビットに対応したｎ個のＤＦ／Ｆ２３を設けることが必要である。
【００５２】また、上述した実施例に於いては、ライトアドレス生成回路２６，リードアドレス生成回路２７を４ビット構成のシフトレジスタを用いて構成したが、４進カウンタ等を用いて構成しても良い。しかし、実施例のように、シフトレジスタを用いてライトアドレス生成回路２６，リードアドレス生成回路２７を構成した方が、ＬＳＩ上でのライトアドレス生成回路２６，リードアドレス生成回路２７の面積を小さくすることができるので望ましい。
【００５３】
【発明の効果】以上説明したように、本発明は、送り側ＬＳＩから受け側ＬＳＩへ、送り側システムクロックに同期した転送データ，ソースクロックを、同じ遅延量を有するデータ線，ソースクロック線を介して送り、受け側ＬＳＩでは、ソースクロックに位相合わせした位相合わせ済み受け側システムクロックに同期して転送データをＦＩＦＯ回路に保持すると共にＦＩＦＯ回路に保持されているデータを外部クロックに従って読み出すので、データの転送速度が速くとも正確なデータを確実に受信することが可能になる。
【００５４】また、本発明は、ＦＩＦＯ回路に対するライトアドレス，リードアドレスをシフトレジスタを用いて生成しているので、受け側ＬＳＩを小型化することが可能になる。
【出願人】 【識別番号】０００００４２３７
【氏名又は名称】日本電気株式会社
【出願日】 平成１２年９月２９日（２０００．９．２９）
【代理人】 【識別番号】１０００８８９５９
【弁理士】
【氏名又は名称】境 廣巳
【公開番号】 特開２００２−１０８８０９（Ｐ２００２−１０８８０９Ａ）
【公開日】 平成１４年４月１２日（２００２．４．１２）
【出願番号】 特願２０００−２９８４９０（Ｐ２０００−２９８４９０）