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【発明の名称】 直列化されたバス・インターフェースにより制御情報を送信する方法および装置
【発明者】 【氏名】ゴードン エル、スタルム

【氏名】ニレイ ミタシ

【氏名】モハマド ジャヒデュル ラハマン
【要約】 【課題】２つのＰＩＣバスを直列リンクで結合し、制御信号を相互に通信することを可能にする方法を提供する。

【解決手段】バス・インターフェース装置は、一次ＰＣＩバスなどのバス２０に結合された並列入力を含む。この装置は、並列データ出力ＴＸＤと少なくとも２個の制御出力ノードＴＸ＿ＥＲ，ＴＸ＿ＥＮとを含む。制御出力ノードに結合されたデータ制御回路は、あるコーディング方式（例えば、８Ｂ／１０Ｂ方式）を用いて、制御出力ノードに与えられる制御コードの集合（例えば、アイドル，エクステンド，ノーマル・データ，エラー）の１つを生成する。この装置は、制御出力に制御コードの所定のシーケンス（例えば、アイドルおよびエクステンドのシーケンス）を生成するリセット制御回路を含む。このシーケンスを用いて情報を通信できる。
【特許請求の範囲】
【請求項１】 インターフェース装置であって、バスに結合されるように構成された並列入力と、並列データ出力と、少なくとも２個の制御出力ノードと、該少なくとも２個の制御出力ノードに結合され、あるコードディング方式を用いて前記少なくとも２個の制御出力ノードに与えられるべき制御コードの集合の１つを生成するデータ制御回路と、前記少なくとも２個の制御出力ノードに結合され、該少なくとも２個の制御出力に制御コードの所定のシーケンスを生成してリセット条件を示すリセット制御回路と、を含む、インターフェース装置。
【請求項２】 プロセッサから周辺装置に通信する方法であって、システムがリセット中であるという表示を前記プロセッサから並列バスの少なくとも１線で送り、前記表示を第１のインターフェース装置で受信し、前記表示を前記インターフェース装置から該インターフェース装置の符号化／復号化方式の制御コードを用いて直列リンクで送り、該直列リンクを介して前記第１のインターフェース装置に結合された第２のインターフェース装置で前記表示を受信する、方法。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、一般に、コンピュータ・システムおよび構成要素に関し、特に、直列化されたバス・インターフェースにより制御情報を伝送する方法および装置に関する。
【０００２】
【従来の技術】コンピュータ・システム・アーキテクチャは、一般に、スロットを含む標準バスで設計される。これらのスロットを介して種々の装置をシステムに結合することができる。標準バスの例として、周辺構成要素インターフェース（ＰＣＩ）バス，工業標準アーキテクチャ（ＩＳＡ）バスおよび拡張工業標準アーキテクチャ（ＥＩＳＡ）バスなどがある。図１は、従来のコンピュータ・システム１０のブロック図を示す。プロセッサ１２は、インテル社製のペンティアム（登録商標）（ＩＩまたはＩＩＩ）などのｘ８６コンパチブル・プロセッサ、または、アドバンスト・マイクロ・デバイセス社製の同等のプロセッサ（例えば、Ｋ６またはＫ７）でよい。
【０００３】プロセッサ１２は、プロセッサ１２に一般に専用の（例えば、標準でない）プロセッサ・バス１４に結合される。バス１４はメモリ装置１６に結合される。メモリ装置１６は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と、関連する制御回路とを含む。プロセッサ・バス１４はまた、（ノース・ブリッジとしばしば呼ばれる）ブリッジ回路１８を介してＰＣＩバス２０に結合される。場合によっては、メモリ装置１６のメモリ制御回路とブリッジ回路とは１個のチップにまとめられる。この場合、図示していないが、ノース・ブリッジ１８はプロセッサ１２とメモリ１６との間に結合される。
【０００４】ＰＣＩバス２０は、種々の装置をバスに結合するために使用される多数のスロット２２を含む。例えば、スロットは、ハードディスク・ドライブ，モデム，ネットワーク・インターフェース・カード，光学的装置（例えば、ＣＤ ＲＯＭまたはＤＶＤ）または他の装置を結合するのに用いられる。ＰＣＩバス２０は、（サウス・ブリッジとしばしば呼ばれる）第２のブリッジ回路２４を介してレガシイ(legacy)・バス（一般に、ＩＳＡまたはＥＩＳＡバス２６）に結合される。（Ｅ）ＩＳＡバス２６は、一般に、キーボード，マウスおよびディスプレイなどの入出力装置や不揮発性メモリなどの他の装置に対して用いられるスロット２８を含む。
【０００５】ＰＣＩバス２０は標準化されたバスであるので、限られた数のスロット２２しか備えることができない。もっと多くのスロットが必要な場合は、第２のＰＣＩバス３２がＰＣＩ−ＰＣＩブリッジ回路（Ｐ２Ｐ）３０を介して第１のＰＣＩバス２０に結合される。この構成では、ノース・ブリッジに結合されたＰＣＩバス２０は一次ＰＣＩバスと呼ばれ、また、第２のＰＣＩバス３２は二次ＰＣＩバスと呼ばれる。二次ＰＣＩバス３２は、スロット２２と同様にして用いられるスロット３４を含む。実際のところ、プロセッサ１２上で実行されるオペレーティング・システムからは、一次ＰＣＩバス２０と二次ＰＣＩバス３２とは単一のＰＣＩバスであるように見える。
【０００６】
【発明が解決しようとする課題】本発明の好ましい実施の形態は、直列リンクを介して第１の並列バスから第２の並列バスに制御信号を送信するのに用いられる方式を提供する。１種類のシステムに限られるものではなく、本発明の好ましい実施の形態は、元来、直列リンクを含むＰＣＩ−ＰＣＩブリッジの文脈で開発された。この種の構成は、二次ＰＣＩバスが一次ＰＣＩバスから分離される場合のような多くの場合に利点を提供する。
【０００７】直列ＰＣＩ−ＰＣＩブリッジは、２つのＰＣＩインターフェースの間に直列リンクを有する点で、従来のＰＣＩ−ＰＣＩブリッジと異なる。各ＰＣＩインターフェースは、一般に、別個のエンティティすなわち別個のチップである。２個のインターフェース・チップは直列リンクを介して２つの動作モードで互いに通信することができる。好ましい実施の形態によって対処される１つの問題は、二次ＰＣＩインターフェース装置をリセットすることであり、また、他の問題は、両方の部分を同じモードに初期化して相互のデータ通信の開始を可能にすることである。
【０００８】
【課題を解決するための手段】一態様では、本発明は、一次ＰＣＩバスなどのバスに結合されるように構成された並列入力をバス・インターフェース装置が含むことを開示する。この装置はまた、１つの並列データ出力と少なくとも２つの制御出力ノードとを含む。制御出力ノードに結合されたデータ制御回路は、あるコーディング方式（例えば、８Ｂ／１０Ｂ方式）を用いて、制御出力ノードに与えられる制御コードの集合（例えば、アイドル，エクステンド，ノーマル・データおよびエラー）の１つを生成する。この装置はまた、制御出力に制御コードの所定のシーケンス（例えば、アイドルおよびエクステンドのシーケンス）を生成するリセット制御回路を含む。このシーケンスを用いて、信号（例えば、リセット信号）および／またはモード（例えば、ＣＲＣモード）などの情報を送ることができる。
【０００９】この装置は、例えばプロセッサから周辺装置に送信するコンピュータ・システムに用いることができる。例えば、この装置を用いてプロセッサから遠隔ＰＣＩバスにリセット信号を送信することができる。プロセッサは、並列バス（例えば、一次ＰＣＩバス）の少なくとも１つの線に通ってシステムがリセットされているという表示を送信する。この表示は、第１のインターフェース装置で受信され、インターフェース装置の符号化／復号化方式の制御コードを用いて直列リンクで送信される。この表示は、二次ＰＣＩバスなどの第２の並列バスに結合された第２のインターフェース装置で受信される。
【００１０】
【発明の実施の形態】本発明の特徴は、添付の図面を参照して明細書を読めば容易に理解することができる。種々の実施の形態の製造および使用を以下に詳細に説明する。しかし、本発明は種々の特定の文脈で実現することが可能な多くの適用可能な新規な概念を提供することが理解されるべきである。ここに説明する特定の実施の形態は、本発明を製造し使用する特定の方法の単なる例であって、本発明の範囲を制限するものではない。
【００１１】本発明について、特定の例（すなわち、ＰＣＩ−ＰＣＩブリッジ）に関して説明する。このように用いられるときには、独特のコンピュータ・システムが得られる。このシステムは、ポータブル・コンピュータ／ドッキング・ステーション，小型の形式因子(small form factor)ＰＣ拡張などの多数の特定のアプリケーションと通信環境とに有用である。その他のアプリケーションおよび実施の形態も用いることができる。
【００１２】図１の従来の技術に戻ると、ＰＣＩ−ＰＣＩブリッジ３０は、一次ＰＣＩバス２０と二次ＰＣＩバス３２との間のリンクである。図２に示す従来のＰＣＩ−ＰＣＩブリッジ３０は単一チップ（すなわち、シリコンの単片）で形成される。図に示すように、この装置は、論理的には、一次側３６と二次側３８とに分割することができる。一次側３６は一次ＰＣＩバス２０へのインターフェースであり、また、Ｐ２Ｐ ３０の二次側３８は二次ＰＣＩバス３２へのインターフェースである。
【００１３】ＰＣＩ−ＰＣＩブリッジ３０は、ＰＣＩブリッジ・プロトコルに従って２つのバス２０，３２の間でデータを転送する。一次側３６は、システムのニーズに従って二次側３８を種々の動作状態またはモードに設定することができる。二次側３８を初期状態に設定する必要があるときには、一次側３６は、ＲＥＳＥＴと呼ばれる信号を二次側３８に送り、それにより、二次側３８を初期状態にすることができる。ＰＣＩブリッジの二次側３８でのＲＥＳＥＴ信号はある条件の下で表明され得る。
【００１４】一次ＰＣＩバス２０がブリッジ３０をその初期状態にしようとし、ブリッジ３０の一次側３６にＲＥＳＥＴ信号を送ると、ブリッジ３０は二次側３８でもＲＥＳＥＴを表明しなければならない。この動作を行うと、全てのバス２０／３２が初期状態に初期化される。別の例を挙げると、ソフトウエアがブリッジのブリッジ制御レジスタ内のＳＥＣＯＮＤＡＲＹ ＢＵＳ ＲＥＳＥＴビットをセットするといつでも、ブリッジ３０は二次側３８でＲＥＳＥＴを表明する。
【００１５】また、ブリッジ３０は、ある別の条件で二次側３８を初期化してＲＥＳＥＴを表明する必要がある。例えば、システム１０に電源を入れたとき、システム内の全ての構成要素を初期状態にし、全ての構成要素にグローバル・リセットとしてＲＥＳＥＴを出したい。このグローバル・リセットは二次側３８に送る必要がある。ブリッジ３０の動作中の別の状態では、次の動作段階に移る前に二次側３２を初期状態にすることが望ましいことがある。電力状態のモードが変化した場合は、ブリッジ３０は二次バス３２をリセットする必要もあろう。
【００１６】従来のブリッジでは、リセット信号を一次側３６から二次側３８に送るのは容易である。なぜならば、両側が同じチップ内にあるからである。したがって、上記条件に対して一次側３６から信号を発生することができ、また、情報を二次側に容易に転送することができる。例えば、チップ全体で一本の金属線の経路を選択して該当する線を適当にゲートするだけでよく、転送は簡単である。
【００１７】しかし、本発明の好ましい実施の形態は分割ＰＣＩ−ＰＣＩブリッジを扱う。この場合は、ＰＣＩ−ＰＣＩブリッジの一次側および二次側は、別の装置（例えば、この場合には直列リンクで結合された別個のシリコンの片）に形成される。その結果、単に基板上で金属線を経路選択して一次側から二次側に制御信号を与えることはできない。本発明の好ましい実施の形態は、ハーフＰＣＩブリッジとして動作することができるＰＣＩインターフェース装置（図３の５２または５８）を提供する。ブリッジの一次部分または二次部分としてこの装置を用いることができる。一次インターフェース装置として、それは一次ＰＣＩバス２０に結合され、また、二次インターフェース装置として、それは二次ＰＣＩバス３２に結合される。
【００１８】図３は、本発明のＰＣＩ−ＰＣＩブリッジ５０を示す。この例では、ＰＣＩ−ＰＣＩブリッジ５０は４個のチップで形成される。一次インターフェース装置５２は、直列リンク６０を介して二次インターフェース装置５８に結合される。直列リンク６０は、トランシーバ（例えば、並直列変換回路装置５４および直並列変換回路装置５６）によってアクセスされる。本発明は、一次インターフェース５２とトランシーバ５４とが単一の装置にまとめられかつ二次インターフェース５８とトランシーバ５６とが別の単一の装置にまとめられた実施の形態を考える。好ましくは、システムは、どちらのＰＣＩバスが一次バスでもよいように、完全に対称である。これを考慮すると、インターフェース装置５２，５８とトランシーバ５４，５６とは、実質的に同じ回路を含んでよい。
【００１９】好ましい実施の形態では、直列リンク６０は、単一チャンネル・双方向・点対点インターフェースである。好ましくは、直列リンク６０は、トランシーバ５４からトランシーバ５６への通信用の差動対ワイヤ(differential pair of wires)と、トランシーバ５６からトランシーバ５４への通信用の第２の差動対ワイヤとを含む。単端ワイヤ(single-ended wires)を代わりに用いてもよい。データ信号と制御信号とは同じ線を共用する。動作上は、システムのコーディング方式を用いてデータと制御とを区別する。この種の構成は、正規のイーサネット（登録商標）・アプリケーションに用いられるケーブルのような標準カテゴリ５ケーブルを使用できるので、便利である。別の実施の形態では、本発明は、半二重システムの単一差動対または単端ワイヤで実現され得る。
【００２０】好ましい実施の形態のシステムでは、インターフェース装置５２，５８は、超高速双方向・点対点データ伝送に用いられる並直列変換回路装置／直並列変換回路装置５４／５６の対によって結合される。好ましい実施の形態では、並直列変換回路装置／直並列変換回路装置５４／５６はテキサス・インスツルメンツ社製のＴＬＫ２５００トランシーバである。ＴＬＫ２５００は固定数のピンと所定の動作モードとを有する。一次インターフェース装置５２から二次インターフェース装置５８へのリセット情報は、トランシーバ５４，５６を介して通信される必要がある。残念ながら、一次側から二次側にリセット信号を直接に送る方法はない。
【００２１】いくつかのシステムでは、一次インターフェース装置５２と二次インターフェース装置５８との間のデータ転送は２つ以上のモードで行うことができる。例えば、好ましい実施の形態では、データ転送はＣＲＣ（循環冗長コード）モードまたは非ＣＲＣモードで行うことができる。ＣＲＣモードでは、データは非ＣＲＣモードよりも確実に転送されるが、冗長ビットはデータ転送に利用可能な帯域幅を狭くする。これらの２つの動作モードにより、データ・パケットを正しく認識するには、インターフェース装置５２，５８は同じデータ転送モードでなければならない。言い換えると、一次インターフェース装置５２でモードを変更したときは、正しくデータ通信を行うためには、二次インターフェース装置５８も同じモードに変更しなければならない。再び、二次側５８は、ＣＲＣモードの各変更後、データの正しいトランザクションがなされる前に、初期状態にセットされなければならない。
【００２２】一態様では、本発明は、二次インターフェース装置５８を初期状態に設定するだけでなく、２つのインターフェース装置５２，５８の間のトランザクションのモードを設定するという正しい方法でＲＥＳＥＴ信号を送信する技術を提供する。好ましい実施の形態では、ＲＥＳＥＴがアクティブになると、あるパターンの信号がトランシーバ５４，５６の制御線を用いて一次装置５２から二次装置５８に送られる。このように、システムは、線コーディング・システムによって与えられる制御コードを利用する。一例として、トランシーバ５４，５６は８Ｂ／１０Ｂ符号化および復号化方式を用いてもよい。ＩＥＥＥ標準８０２．３，§３６．２．４は８Ｂ／１０Ｂコードの詳細を規定する。標準で与えられている情報をここで繰り返す代わりに、ＩＥＥＥ標準８０２．３を引例としてここに組み入れる。
【００２３】この符号化／復号化方式は、ＴＬＫ２５００を用いてオンチップで実現され得る。符号化方式は、データ・コードと区別できる所定の制御コードを有する。直列リンク６０はこれらのコードで駆動されてＲＥＳＥＴを一次インターフェース装置５２から二次インターフェース装置５８に送ることができる。８Ｂ／１０Ｂ制御空間内の制御コードにアクセスすることにより、リセットおよびモード情報をユーザ・データとは独立に送ることができる。異なる側波帯信号もこの手続で一次側５２から二次側５８に送ることができる。異なるパターンを挿入して異なる信号を送り、異なるヘッダを用いて異なる信号のグループを作ることができる。したがって、二次側レジスタまたは一次側レジスタ内の任意のビットを反対の側からセットしまたは読み取ることができるし、信号を該当する入力回路や出力回路や内部回路に送ることができる。
【００２４】図４は、本発明の諸態様を用いる特定の例を示す。この実施の形態は、インターフェース装置５２，５８内に、これらの２つの装置間に制御情報を通信するのに用いることができる回路を含む。この回路は、インターフェース装置を同じＣＲＣ動作モードに保ち、かつ、図４に示すようにＲＥＳＥＴ信号を一次インターフェース装置５２から二次インターフェース装置５８にトランシーバ５４，５６を介して通信することを助ける。
【００２５】図４の実施の形態はＴＬＫ２５００に基づいている。ＴＬＫ２５００は、物理層インターフェース装置に対してデータの並直列機能，直並列機能およびクロック取出し機能を行う。並列データは、８Ｂ／１０Ｂ符号化書式を用いて内部で符号化される。生成されたワークは、高速基準クロック速度で差動的に送信する。この装置はまた、取り出された基準クロックに受信データを同期させて入力データに直並列変換を行う受信機部を含む。次に、それは、８Ｂ／１０Ｂ符号化フォーマットを用いてデータを決定して、元の並列データを取り出す。
【００２６】好ましい実施の形態では、ＴＬＫ２５００へのインターフェース５２または５８は、１６ビット幅であり、１２５ＭＨｚで動作する。このインターフェースは、毎秒２５０×１０6バイトの生(raw)処理能力を有する。インターフェース５２または５８からＴＬＫ２５００への送信データ速度は、ＴＬＫ２５００からインターフェース５２また５８への受信データ速度と同じである。ＰＣＩバスへのインターフェース５２または５８は、３３ＭＨｚで動作し、３２ビット幅である。そのＰＣＩインターフェースは、毎秒１３３×１０6バイトの生処理能力を有する。ＴＬＫ２５００インターフェース上の超過(excess)処理能力は、パケット・オーバーヘッド，ＣＲＣコード，プロトコル遅延などに使い果たされている。シミュレーションによると、リンク全体である長時間に毎秒約１２０×１０6バイトを維持することができる。
【００２７】ＰＣＩバス仕様はまた、より高速（最大６６ＭＨｚ）およびより広い幅（最大６４ビット幅）が可能である。これはＴＬＫ２５００リンクで約４倍の処理能力を必要とする。本発明は、高速の直列データに一層速いクロック速度を用いることおよび／または高速直列チャンネルを並列に走らせることとを組み合わせることにより、この種の高速バスをサポートする一実施の形態を考えている。
【００２８】優れていることには、リセット／ＣＲＣプロトコルは、ＰＣＩクロック速度ではなく高速クロック速度で動作する。その利点は、より高速で動作するので、純粋なＰＣＩベース実施よりも誤差の回復が速くおよび／またはモードの変更が速い。ＴＬＫ２５００は、８ビット幅データを１０ビット幅の符号化データ・キャラクタに変換してそれの伝送特性を向上させる８Ｂ／１０Ｂ符号器を含む。ＴＬＫ２５００は１６ビット幅インターフェースであるので、符号化のためにデータを２つの８ビット幅バイトに分割する。各バイトは別個の符号器に与えられる。
【００２９】ＴＬＫ２５００を介したデータ転送は４個の制御ピンに依存する。これらのピンは、ＴＸ＿ＥＮ（送信可能），ＴＸ＿ＥＲ（誤りコーディングを送信），ＲＸ＿ＤＶ（有効データを受信）およびＲＸ＿ＥＲ（誤りを受信）と呼ばれる。この装置はまた、３２個のデータ・ピン，ＴＸＤ［０：１５］（データ送信）およびＲＸＤ［０：１５］（データ受信）を有する。どちらかのインターフェース装置からのデータの送信中は、データはＴＸＤピンに入り、また、ＴＸ＿ＥＮおよびＴＸ＿ＥＲは制御ピンとして用いられる。ＲＸＤピンは、制御ピンＲＸ＿ＤＶ，ＲＸ＿ＥＲと共に他のインターフェース装置で送信データを受信するのに用いられる。ＴＸ＿ＥＮピンおよびＴＸ＿ＥＲピンの状態は、受信側でＲＸ＿ＤＶピンおよびＲＸ＿ＥＲピンにコピーされる。制御ピンＴＸ＿ＥＮ，ＴＸ＿ＥＲは４つの状態をとることができ、それは表１に示されている。
【表１】

【００３０】表１に示すように、４つの状態はアイドル，キャリア・エクステンド，ノーマル・データおよびエラーである。ＴＸ＿ＥＮとＴＸ＿ＥＲをノーマル・データ・モードにすると、ＴＸ＿ＥＮはハイであり、ＴＸ＿ＥＲはローである。ＴＸＤピンでのデータは、一方のトランシーバ５４（５６）で受信され、他方のトランシーバ５６（５４）のＲＸＤピンにデータが生成され、ＲＸ＿ＤＶおよびＲＸ＿ＥＲはノーマル・データ・モードを示す。したがって、ノーマル・データ・モードでは２個のトランシーバ５４，５６を介したインターフェース装置５２，５８間のデータ伝送がある。
【００３１】ＴＸ＿ＥＲおよびＴＸ＿ＥＮの他の３つのモードについては、トランシーバ５４（５６）は、ＴＸＤピンからデータを受けず、自分の特別なデータを送り、他のトランシーバ５６（５４）のＲＸＤピンにデータを生成し、ＲＸ＿ＤＶおよびＲＸ＿ＥＲではＴＸ＿ＥＮおよびＴＸ＿ＥＲと同じ状態である。ＴＸ＿ＥＮが表明されずかつＴＸ＿ＥＲが表明されたときは、符号器は、２つのＫ２３．７コードからなるキャリア・エクステンドを生成する。ＴＸ＿ＥＮおよびＴＸ＿ＥＲが共に表明された場合は、符号器は特殊な事象を生成する。この特殊な事象は、有効なデータの一部でない１つ以上のコード・グループか、送信されているフレームのどこかに設定された区切り記号（delimiter）を含む。好ましい実施の形態では、この特殊な事象はＫ３０．７コードであって、それは８ｂ１０ｂ仕様で定義された制御コードの最後である。このコードはコンマ・パターンを与えないので、データ・ストリームのバイト境界を規定しない。
【００３２】ペイロード・データが送られるのに利用可能でなくかつＴＸ＿ＥＮ／ＴＸ＿ＥＲが表明されないときは、符号器はＩＤＬＥ文字セットを送る。ＩＤＬＥは、Ｋ２８．５コードと、Ｄ５．６またはＤ１６．２文字とを含む。データはＴＬＫ２５００ １６ビットに一度にラッチされるので、これは、連続的に送信される２つの１０ビット・コードに変換される。このことは、ＩＤＬＥが２つの１０ビット・コードを含みかつ１サイクルの間に送信される２０ビット幅であることを意味する。同期が達成されるまで、ＩＤＬＥは最初の同期または再同期の間にデータを置き換える。
【００３３】一次インターフェース装置５２からのリセットが二次側５８に送られる必要があるときは、一次装置５２はこのリセットをインターフェース装置５２を用いて通信制御回路ブロックに送る。制御ブロックは、直列リンク６０を制御し、一次側のＣＲＣモードに従ってＴＸ＿ＥＮおよびＴＸ＿ＥＲを介してエクステンドおよびアイドルの特有のパターンを送る。
【００３４】図５は、完全なリセット手続を示す。ここで、ＵＵＴ０は一次インターフェース装置５２からの信号を表し、また、ＵＵＴ１は二次インターフェース装置５８からの信号を表す。（ＵＵＴはテスト中ユニット(Unit Under Test)の略である。）ＵＵＴ０：ＳＥＲＩＡＬ＿ＲＳＴがハイにセットされると、リセット手続が開始される。ＵＵＴ０：ＰＣＩ＿ＲＳＴ＿Ｌは一次装置５２への外部リセット信号であって、その信号はそれがローのときにセットする。この信号はＵＵＴ０：ＳＥＲＩＡＬ＿ＲＳＴをハイにさせる。
【００３５】リセット信号があると、ＵＵＴ０：ＴＸ＿ＥＮ信号はローになり、また、ＵＵＴ０：ＴＸ＿ＥＲ信号はエクステンドおよびアイドルを送信するように切り換える。ＴＸ＿ＥＲおよびＴＸ＿ＥＮがローである場合はアイドルが送られ、ＴＸ＿ＥＲがハイでＴＸ＿ＥＮがローである場合はエクステンドが送られる。一次装置５２から送られたパターンは、二次装置５８のＵＵＴ１：ＲＸ＿ＤＶおよびＵＵＴ１：ＲＸＥＲ＿ＰＡＳＳにコピーされる。ＲＸＥＲ＿ＰＡＳＳは、トランシーバ５４（５６）のＲＸ＿ＥＲピンに接続されるインターフェース装置５２（５８）の入力ピンである。
【００３６】二次装置５８がリセット・パターンを受けた後に、二次装置５８のＵＵＴ１：ＸＭＴ＿ＥＮ（送信可能）信号はローになり、ＲＣＶＤ＿ＳＥＣ＿ＤＰＡＴＨ＿ＲＳＴはローになり、二次インターフェース装置５８にリセットを生じる。ＸＭＴ＿ＥＮは、通常の動作を不能にし、ＲＥＳＥＴ手続が開始される。ＵＵＴ１：ＲＸＥＲ＿ＰＡＳＳが最後のエクステンドの後でローになると、数クロック・サイクル後に、確認パターンが、ＲＥＳＥＴの確認としてＵＵＴ０：ＲＸ＿ＤＶおよびＵＵＴ０：ＲＸＥＲ＿ＰＡＳＳに送られるＵＵＴ１：ＴＸ＿ＥＮおよびＵＵＴ１：ＴＸ＿ＥＲに生成される。
【００３７】確認が一次装置５２で受信されると、リセット手続は完了する。一次装置および二次装置のＸＭＴ＿ＥＮはハイになる。リンク内の誤り（または、任意の他の理由）のために一次装置５２がある時間内に確認を受信しない場合は、一次装置５２の制御ブロックはリセットの再送を試みる。このように、システムはよりロバストである。
【００３８】この例では、リセット・パターンは、３つの部分（すなわち、ヘッダとモード情報とテール）を含む。ヘッダは、３つのエクステンドと３つのアイドルと再び３つのエクステンドとを含む。モード情報部は、ＣＲＣモードでは３つのエクステンドおよびアイドルの３つの集合を、非ＣＲＣモードでは３つのアイドルおよびエクステンドの３つの集合を含む（表２参照）。テール部は６８のエクステンドからなる。テール部は可変エクステンドを持たせることが可能なので、一次側にリセットがある限りエクステンドを送信する。
【００３９】好ましい実施の形態の１つの利点は、リセット・パターン内の全てのエクステンドおよびアイドルが１クロック・サイクル幅より大きいことである。この特徴により、リンク内のまぎらわしいスパイクによる二次側の誤ったリセットを避けることができる。確認パターンはリセット・パターンと同じであるが、異なる点は、モード情報ビットが逆になっており、また、そのテールが３エクステンド幅しかないことである。確認のためにモード情報を反転することにより、リンク６０内の２線の間に起こる可能性のある全ての電磁クロストークを確認と混同することがないようにするのが好ましい。この方法を用いると、線内のエコーを確認と誤解することはない。
【００４０】別の実施の形態では、リセット確認なしにリセット手続を行うことができる。しかし、この実施の形態は好ましくない。なぜなら、直列リンク内に故障があるとこれが二次リセットと誤解されることがあるからである。また、確認パケット内のビットをリセット・パターンと同じパターンに保ってもよいが、この方法では高速領域で誘導された信号（例えば、クロストーク）を捕らえないことがある。
【００４１】図６は、非ＣＲＣモード用のタイミング図を示す。この場合は、外部リセットはないが（ＰＣＩ＿ＲＳＴ＿Ｌがハイ）、内部リセット（ＳＥＲＩＡＬ＿ＲＳＴ内のパルス）が一次インターフェース装置５２に起こり、リセット手続が開始される。この場合、一次側のＣＲＣモード信号ＣＲＣ＿ＥＮはローになり、通信が非ＣＲＣモードで行われることを示す。リセット手続は、信号ＳＥＣ＿ＣＲＣ＿ＥＮをハイからローに変えることにより二次インターフェース装置５８に同じ変化を生じさせる。非ＣＲＣ動作モードであることを示すために、このリセット中に異なるパターンを送る。図６に示すように、非ＣＲＣモードであることを示すために、パケットのモード情報部はアイドルの後にエクステンドを含む。表２は、ＣＲＣモードおよび非ＣＲＣモードのリセット・パターンの要約である。
【表２】

【００４２】本発明の諸態様は多くのシステムで用いることができる。例えば、図７は、ポータブル（例えば、ノートブックまたはハンドヘルド）コンピュータ１０２とその関連するドッキング・ステーション１０４とを示す。本発明を用いることにより、カテゴリ５ケーブル６０を用いてポータブル・コンピュータ１０２をドッキング・ステーション１０４に結合することができる。この簡単なプラグイン接続は便利であり確実である。コンピュー装置１０２は、メモリ装置１１６およびノース・ブリッジ１１８に結合されるマイクロプロセッサ１１２を含む。一次ＰＣＩバス１２０は、ハードディスク・ドライブ，モデム，ＣＤ ＲＯＭドライブ，ＤＶＤドライブおよびネットワーク・インターフェース・カードのような構成要素の接続用の多数のスロットを含む。サウス・ブリッジ１２４は、別の構成要素をそれに結合させる他のバス（例えば、（Ｅ）ＩＳＡバス）１２６へのアクセス用に設けられている。図１に関して述べた他の詳細および例もここで適用される。
【００４３】図７に示すように、一次ＰＣＩバス１２０は、上述したように、一次インターフェース装置１５２も含む。一次インターフェース装置１５２はトランシーバ１５４に結合され、それは、ＰＣＩバス１２０からの並列データを直列に変換するとともに、それを直列リンク１６０により送信する。トランシーバ１５６は、直列データを受信するとともに、二次インターフェース装置１５８に転送するために並列データに戻す。データおよび制御信号は逆方向に（すなわち、二次側１５８から一次側１５２に）送信することができる。
【００４４】図７は、第３のＰＣＩバス１７２をさらに示す。ＰＣＩバス１７２はＰＣＩ−ＰＣＩブリッジ１７０を介して二次バス１３２に結合される。ＰＣＩ−ＰＣＩブリッジ１７０は、図７に示すような従来の単一チップ装置でもよいし、図３または図４に示すような直列の装置でもよい。後者の場合は、例えばケーブルを介してドッキング・ステーション１０４を遠隔の拡張ボックスにさらに結合することができる。
【００４５】上述したように、リセット信号とモード情報とは、コーディング方式の制御空間を用いて１つのＰＣＩバスから別のＰＣＩバスに送られる。これは他の方式に比べて優れている。例えば、リセット信号は、リセット手続を処理する完全に別個の回路ブロックではなくＰＣＩデータ・パケットに含んでもよかった。しかし、それではモード設定手続が複雑になりがちである。また、ブロックが別個なので、直列リンクを介した同種のリセット手続用の他の設計にこの方法を用いることができる。このシステムは設計の他のブロックとは独立にリセット信号を送ることができるので、モジュラ設計が容易になる。
【００４６】図７のブロック図は他のシステムにも用いることが可能である。例えば、小型の形式要因コンピュータは拡張する余裕が小さい。コンピュータの外部とインターフェースするケーブルは、追加のカードを含む拡張ボックスに結合することができる。同様に、遠隔で拡張する必要がある他のコンピュータは本発明の利点を用いることができる。本発明について例示の実施の形態を参照して説明したが、この説明は制限的な意味に解釈してはならない。図示した実施の形態の種々の変更や組合わせや本発明の別の実施の形態は、この説明を参照すれば当業者に明らかである。したがって、特許請求の範囲はかかる変更や実施の形態を全て含むものである。
【００４７】以上の説明に関して更に以下の項を開示する。
（１）インターフェース装置であって、バスに結合されるように構成された並列入力と、並列データ出力と、少なくとも２個の制御出力ノードと、該少なくとも２個の制御出力ノードに結合され、あるコードディング方式を用いて前記少なくとも２個の制御出力ノードに与えられるべき制御コードの集合の１つを生成するデータ制御回路と、前記少なくとも２個の制御出力ノードに結合され、該少なくとも２個の制御出力に制御コードの所定のシーケンスを生成してリセット条件を示すリセット制御回路と、を含む、インターフェース装置。
【００４８】（２）前記コーディング方式は８Ｂ／１０Ｂ符号化方式を含む、第１項に記載のインターフェース装置。
（３）前記制御コードの所定のシーケンスはアイドルおよびエクステンド制御コードのシーケンスを含む、第２項に記載のインターフェース装置。
（４）前記リセット制御回路は、第１のモードへのリセットを示す制御コードの第１のシーケンスと、第２のモードへのリセットを示す制御コードの第２のシーケンスとを生成する、第１項に記載のインターフェース装置。
（５）前記並列入力は周辺構成要素インターフェース（ＰＣＩ）バスに結合されるように構成されている、第１項に記載のインターフェース装置。
【００４９】（６）プロセッサから周辺装置に通信する方法であって、システムがリセット中であるという表示を前記プロセッサから並列バスの少なくとも１線で送り、前記表示を第１のインターフェース装置で受信し、前記表示を前記インターフェース装置から該インターフェース装置の符号化／復号化方式の制御コードを用いて直列リンクで送り、該直列リンクを介して前記第１のインターフェース装置に結合された第２のインターフェース装置で前記表示を受信する、方法。
【００５０】（７）前記並列バスは周辺構成要素インターフェース（ＰＣＩ）バスを含む、第６項に記載の方法。
（８）前記第１のインターフェース装置は、並直列変換回路／直並列変換回路に結合されたＰＣＩ−ＰＣＩハーフ・ブリッジ回路を含む、第７項に記載の方法。
（９）前記ハーフ・ブリッジ回路と並直列変換回路／直並列変換回路とは別個の集積回路を含む、第８項に記載の方法。
（１０）前記並直列変換回路／直並列変換回路は８Ｂ／１０Ｂ符号器を含み、前記インターフェース装置の前記符号化／復号化方式は８Ｂ／１０Ｂ符号化方式を含む、第８項に記載の方法。
（１１）前記インターフェース装置からの表示を送るのに用いられる制御コードはアイドルおよびエクステンド・コードのシーケンスを含む、第１０項に記載の方法。
【００５１】（１２）前記第２のインターフェース装置から前記第１のインターフェース装置に、前記第１のインターフェース装置からの表示を受信したことを示す確認を送ることを更に含む、第６項に記載の方法。
（１３）前記確認は前記符号化／復号化方式の制御コードのシーケンスを含み、前記確認シーケンスの少なくとも一部は前記第１のインターフェース装置からの表示を伝える制御コードのシーケンスの反転コピーである、第１２項に記載の方法。
（１４）前記表示の送信は動作モードに関する情報の送信を含む、第６項に記載の方法。
（１５）前記動作モードに関する情報は冗長動作モードに関する情報を含む、第１４項に記載の方法。
【００５２】（１６）コンピュータ・システムであって、プロセッサと、プロセッサ・バスを介して前記プロセッサに結合されたメモリ装置と、前記プロセッサ・バスと第１の拡張バスとの間に結合された第１のブリッジ回路と、前記第１の拡張バスに結合された複数の周辺装置と、前記第１の拡張バスに結合され、複数の並列データ出力ノードと少なくとも２個の制御出力ノードを含む第１のインターフェース装置と、前記データ出力ノードに結合されたデータ入力と、前記第１のインターフェース装置の前記少なくとも２個の制御出力ノードに結合された少なくとも２個の制御入力ノードとを持つ第１のトランシーバ装置と、直列リンクと、該直列リンクにより前記第１のトランシーバ装置に結合された第２のトランシーバ装置と、該第２のトランシーバ装置と第２の拡張バスとの間に結合された第２のインターフェース装置と、前記第２の拡張バスに結合された少なくとも１個の追加の周辺装置と、を備え、前記第１および第２のインターフェース装置はそれぞれ、あるコーディング方式を用いて前記少なくとも２個の制御出力ノードに与える制御コードの集合の１つの生成するデータ制御回路を含み、前記第１のインターフェース装置は、前記少なくとも２個の制御出力に制御コードの所定のシーケンスを生成して前記第２の拡張バスの状態に関する情報を前記第１のインターフェース装置から前記第２のインターフェース装置に送るリセット制御回路を含む、コンピュータ・システム。
【００５３】（１７）前記第１および第２の拡張バスは共にＰＣＩバスを含む、第１６項に記載のシステム。
（１８）前記第１および第２のトランシーバは共に８Ｂ／１０Ｂ符号化／復号化方式を用いて前記直列リンクによりデータを送信する、第１６項に記載のシステム。
（１９）前記制御コードの所定のシーケンスはアイドルおよびエクステンド・コードのシーケンスを含む、第１８項に記載のシステム。
（２０）前記制御コードの所定のシーケンスを用いて前記第２の拡張バスをリセットすべしという情報を送信する、第１９項に記載のシステム。
（２１）前記制御コードの所定のシーケンスを用いて前記第２の拡張バスを複数のモードの第１にリセットすべしという情報を送信する、第２０項に記載のシステム。
【００５４】（２２）前記複数のモードは、前記直列リンクによる通信に用いられる冗長方式に関するモードを含む、第２１項に記載のシステム。
（２３）前記制御コードの所定のシーケンスを用いて前記第２の拡張バスをリセットすべしという情報を送信する、第１６項に記載のシステム。
（２４）前記制御コードの所定のシーケンスを用いて前記第２の拡張バスを複数のモードの第１にリセットすべしという情報を送信する、第２３項に記載のシステム。
（２５）前記複数のモードは、前記直列リンクによる通信に用いられる冗長方式に関するモードを含む、第２４項に記載のシステム。
（２６）前記第１および第２のインターフェース装置は実質的に同じ回路である、第１６項に記載のシステム。
【００５５】（２７）前記第１および第２のトランシーバ装置は実質的に同じ回路である、第２６項に記載のシステム。
（２８）前記第２のインターフェース装置は、前記直列リンクを介して前記第１のインターフェース装置に送信する制御コードの確認シーケンスを生成する確認回路を含む、第１６項に記載のシステム。
（２９）前記確認シーケンスの一部は前記所定のシーケンスの反転バージョンを含む、第２８項に記載のシステム。
【００５６】（３０）前記プロセッサは第１のハウジング内に納められ、前記追加の周辺装置は第２のハウジング内に納められる、第１６項に記載のシステム。
（３１）前記第１のハウジングはポータブル・コンピュータ・ハウジングを含み、前記第２のハウジングはドッキング・ステーション・ハウジングを含む、第３０項に記載のシステム。
（３２）前記第１の拡張バスは第１のクロック速度で動作し、前記第２の拡張バスの状態に関する情報は、前記第１のクロック速度より速い第２のクロック速度で前記第１のインターフェース装置から前記第２のインターフェース装置に送られる、第１６項に記載のシステム。
【００５７】（３３）バス・インターフェース装置は、一次ＰＣＩバスなどのバス（２０）に結合された並列入力を含む。また、この装置は並列データ出力（ＴＸＤ）と少なくとも２個の制御出力ノード（ＴＸ＿ＥＲとＴＸ＿ＥＮ）とを含む。制御出力ノードに結合されたデータ制御回路は、あるコーディング方式（例えば、８Ｂ／１０Ｂ方式）を用いて、制御出力ノードに与えられる制御コードの集合（例えば、アイドル，エクステンド，ノーマル・データ，エラー）の１つを生成する。また、この装置は、制御出力に制御コードの所定のシーケンス（例えば、アイドルおよびエクステンドのシーケンス）を生成するリセット制御回路を含む。このシーケンスを用いて情報を通信することができる。
【出願人】 【識別番号】５０１２２９５２８
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
【出願日】 平成１３年７月１６日（２００１．７．１６）
【代理人】 【識別番号】１０００６６６９２
【弁理士】
【氏名又は名称】浅村 皓 （外３名）
【公開番号】 特開２００２−１０８８０５（Ｐ２００２−１０８８０５Ａ）
【公開日】 平成１４年４月１２日（２００２．４．１２）
【出願番号】 特願２００１−２１５７７５（Ｐ２００１−２１５７７５）