| 【発明の名称】 |
データ転送装置 |
| 【発明者】 |
【氏名】森下 昭彦
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| 【要約】 |
【課題】入出力インターフェースの複数の仕様（接続方式，ハンドシェーク論理）に対応可能なデータ転送装置を提供すること。
【解決手段】入出力インターフェースとメモリとの間でデータをＤＭＡ転送するデータ転送装置において、当該装置の内部でデータを伝達する内部データバスと、入出力インターフェースに接続される第１端子群５２,５３と、当該装置の外部に配置された外部データバスに接続される第２端子群６２と、第１端子群５２,５３に対する入出力インターフェースの接続方式を記憶するレジスタ部３２と、レジスタ部３２に記憶された接続方式に基づいてデータ転送経路を形成する転送経路形成部４２,４３とを備える。 |
【特許請求の範囲】
【請求項１】 入出力インターフェースとメモリとの間でデータをＤＭＡ転送するデータ転送装置において、当該装置の内部に配置され、前記データを伝達する内部データバスと、前記入出力インターフェースに接続される第１端子群と、当該装置の外部に配置された外部データバスに接続される第２端子群と、前記入出力インターフェースの前記第１端子群との接続方式を記憶するレジスタ部と、前記レジスタ部に記憶された接続方式に基づいて、前記内部データバスと前記第１端子群との間のデータ転送経路、および、前記第２端子群と前記第１端子群との間のデータ転送経路を形成する転送経路形成部とを備えたことを特徴とするデータ転送装置。
【請求項２】 請求項１に記載のデータ転送装置において、当該装置の外部に配置されたアドレスバスに接続される第３端子群を備え、前記レジスタ部には、前記入出力インターフェースのアドレス情報が記憶され、前記転送経路形成部は、前記第３端子群からのアドレス情報と前記レジスタ部に記憶されたアドレス情報とが一致したときに、前記第２端子群と前記第１端子群との間のデータ転送経路を形成し、前記アドレス情報どうしが不一致のときに、前記内部データバスと前記第１端子群との間のデータ転送経路を形成することを特徴とするデータ転送装置。
【請求項３】 入出力インターフェースとメモリとの間でデータをＤＭＡ転送するデータ転送装置において、当該装置の内部に配置され、前記データのＤＭＡ転送の制御信号を伝達する内部制御バスと、前記入出力インターフェースに接続される第１端子群と、当該装置の外部に配置された外部制御バスに接続される第２端子群と、前記入出力インターフェースの前記第１端子群との接続方式を記憶するレジスタ部と、前記レジスタ部に記憶された接続方式に基づいて、前記内部制御バスと前記第１端子群との間の信号転送経路、および、前記第２端子群と前記第１端子群との間の信号転送経路を形成する転送経路形成部とを備えたことを特徴とするデータ転送装置。
【請求項４】 請求項３に記載のデータ転送装置において、当該装置の外部に配置されたアドレスバスに接続される第３端子群を備え、前記レジスタ部には、前記入出力インターフェースのアドレス情報が記憶され、前記転送経路形成部は、前記第３端子群からのアドレス情報と前記レジスタ部に記憶されたアドレス情報とが一致したときに、前記第２端子群と前記第１端子群との間の信号転送経路を形成し、前記アドレス情報どうしが不一致のときに、前記内部制御バスと前記第１端子群との間の信号転送経路を形成することを特徴とするデータ転送装置。
【請求項５】 入出力インターフェースとの間のハンドシェーク通信により、該入出力インターフェースとメモリとの間でデータをＤＭＡ転送するデータ転送装置において、前記入出力インターフェースの前記ハンドシェーク通信における論理を記憶するレジスタ部と、前記レジスタ部に記憶された論理に基づいて、前記ハンドシェーク通信における当該装置の論理と前記入出力インターフェースの論理との変換を行う論理変換部とを備えたことを特徴とするデータ転送装置。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、データをＤＭＡ転送するデータ転送装置に関する。
【０００２】
【従来の技術】従来より、システム全体の監視や制御を行うＣＰＵを介さずに、専用のハードウエア（例えばロジックＬＳＩ）を介してデータ転送するＤＭＡ(Direct MemoryAccess)転送方式が知られている。このＤＭＡ転送方式によれば、ＣＰＵを介してデータ転送する方式に比べて高速にデータ転送できる。また、データ転送中にＣＰＵが別の処理を実行できるという利点もある。
【０００３】このようなＤＭＡ転送方式は、各種の画像処理装置にも採用されている。例えばフィルムスキャナなどの画像入力装置７０では、図１３に示すように、画像入力部７１内のイメージセンサ(不図示)から出力されてＡ／Ｄ変換された画像データがメモリ７２にＤＭＡ転送され（メモリ７２への書き込み）、メモリ７２内の画像データが入出力インターフェース(Ｉ／Ｆ)７３にＤＭＡ転送され（メモリ７２からの読み出し）、この入出力Ｉ／Ｆ７３を介して外部のコンピュータに出力される。
【０００４】画像入力装置７０における画像データのＤＭＡ転送は、ＣＰＵ７４からの指示に基づいて、専用のハードウエア７５が実行する。また、メモリ７２から入出力Ｉ／Ｆ７３への画像データのＤＭＡ転送は、専用のハードウエア７５と入出力Ｉ／Ｆ７３とのハンドシェーク通信により行われる。さらに、ハードウエア７５と入出力Ｉ／Ｆ７３とのハンドシェーク通信によれば、入出力Ｉ／Ｆ７３からメモリ７２へのＤＭＡ転送も可能である。
【０００５】ところで、上記した入出力Ｉ／Ｆ７３には、ハードウエア７５との接続方式およびＣＰＵ７４との接続方式において、様々な種類のものが存在している。ここで、代表的な２つの接続方式について説明する。１つ目の接続方式は、図１４の入出力Ｉ／Ｆ７３(１)に示すように、ＣＰＵ７４からのアドレスを入力する端子群（アドレス入力端子群）８１と、ＣＰＵ７４との間でデータを入出力する端子群（ＣＰＵデータ入出力端子群）８２と、ハードウエア７５との間で画像データを入出力する端子群（ＤＭＡデータ入出力端子群）８３と、ＣＰＵ７４からの制御信号を入力する端子群（ＣＰＵ制御入力端子群）８４と、ハードウエア７５からの制御信号を入力する端子群（ＤＭＡ制御入力端子群）８５と、ハンドシェーク通信における要求信号をハードウエア７５に出力する端子（要求出力端子）８６と、ハードウエア７５からの回答信号を入力する端子（回答入力端子）８７とを備えた方式である。
【０００６】２つ目の接続方式は、図１５の入出力Ｉ／Ｆ７３(２)に示すように、上記した入出力Ｉ／Ｆ７３(１)におけるＣＰＵデータ入出力端子群８２,ＤＭＡデータ入出力端子群８３に代えて１つの端子群８８を備えると共に、入出力Ｉ／Ｆ７３(１)におけるＣＰＵ制御入力端子群８４,ＤＭＡ制御入力端子群８５に代えて１つの端子群８９を備える方式である。端子群８８は、ＣＰＵ７４またはハードウエア７５との間でデータを入出力する端子群（ＣＰＵ／ＤＭＡデータ入出力端子群）である。端子群８９は、ＣＰＵ７４またはハードウエア７５からの制御信号を入力する端子群（ＣＰＵ／ＤＭＡ制御入力端子群）である。
【０００７】このように、上記した２つの接続方式は、データの入出力端子群をＣＰＵ７４用とハードウエア７５用とで独立に設けるか共通に設けるかによって異なると共に、制御信号の入力端子群をＣＰＵ７４用とハードウエア７５用とで独立に設けるか共通に設けるかによって異なっている。このため、従来の画像入力装置７０（図１３）では、入出力Ｉ／Ｆ７３として図１４の入出力Ｉ／Ｆ７３(１)を組み込む場合と、図１５の入出力Ｉ／Ｆ７３(２)を組み込む場合とで、ハードウエア７５を別々に作成していた。
【０００８】
【発明が解決しようとする課題】しかしながら、ハードウエア７５の開発には膨大な費用と時間が掛かるという問題がある。そこで、近年、例えば図１４に示す入出力Ｉ／Ｆ７３(１)の接続方式に適合するように開発されたハードウエア７５(１)を用いて、接続方式が異なる図１５の入出力Ｉ／Ｆ７３(２)を組み込むことが検討された。
【０００９】図１４の入出力Ｉ／Ｆ７３(１)に適合するハードウエア７５(１)には、図１６に示すように、ＤＭＡデータ入出力端子群８３に接続される画像データの入出力端子群９１と、ＤＭＡ制御入力端子群８５に接続される制御信号の出力端子群９２と、要求出力端子８６に接続される要求信号の入力端子９３と、回答入力端子８７に接続される回答信号の出力端子９４とが設けられている。
【００１０】このハードウエア７５(１)に、図１５の入出力Ｉ／Ｆ７３(２)を接続するためには、図１７に示すように、入出力Ｉ／Ｆ７３(２)の接続方式をハードウエア７５(１)に適合するように変換するためのハードウエア１００が新たに必要になる。ハードウエア１００には、入出力Ｉ／Ｆ７３(２)のＣＰＵ／ＤＭＡデータ入出力端子群８８に接続されるデータの入出力端子群１０１と、ＣＰＵ／ＤＭＡ制御入力端子群８９に接続される制御信号の出力端子群１０２と、要求出力端子８６に接続される要求信号の入力端子１０３と、回答入力端子８７に接続される回答信号の出力端子１０４とが設けられる。
【００１１】また、ハードウエア１００では、ハードウエア７５(１)の入出力端子群９１との間の転送経路とＣＰＵデータバスとの間の転送経路とが上記の入出力端子群１０１に統合され、ハードウエア７５(１)の出力端子群９２との間の転送経路とＣＰＵ制御バスとの間の転送経路とが上記の出力端子群１０２に統合される。このように、入出力Ｉ／Ｆ７３(２)とハードウエア７５(１)との間にハードウエア１００を接続することにより、入出力Ｉ／Ｆ７３(２)とハードウエア７５(１)とで画像入力装置７０を構成することは可能である。
【００１２】しかし、ハードウエア１００は、あくまでも入出力Ｉ／Ｆ７３(２)の接続方式をハードウエア７５(１)に適合させるためのものであり、他の接続方式の入出力Ｉ／Ｆとハードウエア７５(１)とで画像入力装置７０を構成しようとすれば、また新たにハードウエア１００と同様のハードウエアを作成しなければならない。このため、開発費用や開発時間の削減を十分に達成できるとは言えなかった。
【００１３】また、上記した接続方式の相違だけでなく、入出力Ｉ／Ｆ７３（図１３）には、ハンドシェーク通信における要求信号および回答信号の論理（ハンドシェーク論理）においても、様々な種類が存在している。
【００１４】したがって、従来の画像入力装置７０では、入出力Ｉ／Ｆ７３の仕様（接続方式，ハンドシェーク論理）に適合するようにハードウエア７５を作成するか、入出力Ｉ／Ｆ７３の仕様（接続方式，ハンドシェーク論理）をハードウエア７５に適合させるためのハードウエア１００を作成しなければならなかった。本発明の目的は、入出力インターフェースの複数の仕様（接続方式，ハンドシェーク論理）に対応可能なデータ転送装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明は、入出力インターフェースとメモリとの間でデータをＤＭＡ転送するデータ転送装置において、当該装置の内部でデータを伝達する内部データバスと、入出力インターフェースに接続される第１端子群と、当該装置の外部に配置された外部データバスに接続される第２端子群と、入出力インターフェースの第１端子群との接続方式を記憶するレジスタ部と、レジスタ部に記憶された接続方式に基づいてデータ転送経路を形成する転送経路形成部とを備えたものである。
【００１６】転送経路形成部によって形成されるデータ転送経路の１つは、内部データバスと第１端子群（入出力インターフェース）との間のデータ転送経路であり、他の１つは、第２端子群（外部データバス）と第１端子群（入出力インターフェース）との間のデータ転送経路である。このデータ転送装置では、レジスタ部の記憶内容（入出力インターフェースの第１端子群との接続方式）に基づいて上記のデータ転送経路が形成されるため、事前にレジスタ部の記憶内容を書き換えておくことで、上記のデータ転送経路を入出力インターフェースの接続方式に応じた経路に変更することができる。
【００１７】また、本発明は、入出力インターフェースとメモリとの間でデータをＤＭＡ転送するデータ転送装置において、当該装置の内部でＤＭＡ転送されるデータの制御信号を伝達する内部制御バスと、入出力インターフェースに接続される第１端子群と、当該装置の外部に配置された外部制御バスに接続される第２端子群と、入出力インターフェースの第１端子群との接続方式を記憶するレジスタ部と、レジスタ部に記憶された接続方式に基づいて信号転送経路を形成する転送経路形成部とを備えたものである。
【００１８】転送経路形成部によって形成される信号転送経路の１つは、内部制御バスと第１端子群（入出力インターフェース）との間の信号転送経路であり、他の１つは、第２端子群（外部制御バス）と第１端子群（入出力インターフェース）との間の信号転送経路である。このデータ転送装置では、レジスタ部の記憶内容（入出力インターフェースの第１端子群との接続方式）に基づいて上記の信号転送経路が形成されるため、事前にレジスタ部の記憶内容を書き換えておくことで、上記の信号転送経路を入出力インターフェースの接続方式に応じた経路に変更することができる。
【００１９】さらに、本発明は、入出力インターフェースとの間のハンドシェーク通信により、該入出力インターフェースとメモリとの間でデータをＤＭＡ転送するデータ転送装置において、入出力インターフェースのハンドシェーク通信における論理を記憶するレジスタ部と、レジスタ部に記憶された論理に基づいて、ハンドシェーク通信における当該装置の論理と入出力インターフェースの論理との変換を行う論理変換部とを備えたものである。
【００２０】このデータ転送装置では、レジスタ部の記憶内容（入出力インターフェースの論理）に基づいて、当該装置と入出力インターフェースとの間の論理の整合性がとられるため、事前にレジスタ部の記憶内容（入出力インターフェースの論理）を書き換えておくことにより、入出力インターフェースの論理が変更になった場合でも、確実にハンドシェーク通信を実行できる。
【００２１】
【発明の実施の形態】以下、図面を用いて本発明の実施形態を詳細に説明する。本発明の実施形態は、請求項１〜請求項５に対応する。
【００２２】本実施形態のフィルムスキャナ１０は、図１に示すように、フィルム原稿(不図示)に写し込まれている画像を読み取って、その画像データを外部のコンピュータに出力したり、逆にコンピュータから画像データを取り込んだりする機能を備えた装置である。また、フィルムスキャナ１０は、スキャナ内部における画像データの転送に、ＤＭＡ転送方式を採用した装置である。すなわち、フィルムスキャナ１０では、システム全体の監視や制御を行うＣＰＵ１２を介さずに、専用のハードウエアであるデータ処理部１３（データ転送装置）を介して画像データのＤＭＡ転送が行われる。
【００２３】ここで、フィルムスキャナ１０の概略構成と、画像データのＤＭＡ転送とについて説明する。フィルムスキャナ１０の内部には、上記したＣＰＵ１２とデータ処理部１３の他、画像入力部１１と、メモリ１４と、入出力Ｉ／Ｆ（図１４の入出力Ｉ／Ｆ７３(１)または図１５の入出力Ｉ／Ｆ７３(２)）とが設けられている。フィルムスキャナ１０は、入出力Ｉ／Ｆ（７３(１)または７３(２)）を介して外部のコンピュータに接続される。メモリ１４は、画像データを一時的に保管するための読み書き可能な半導体メモリ（ＲＡＭ）である。
【００２４】フィルムスキャナ１０における画像データのＤＭＡ転送には３通りある。１つ目は、画像入力部１１内のイメージセンサ(不図示)から出力されてＡ／Ｄ変換された画像データのメモリ１４へのＤＭＡ転送である。２つ目は、メモリ１４に格納された画像データの入出力Ｉ／Ｆ（７３(１)または７３(２)）へのＤＭＡ転送である。３つ目は、外部のコンピュータから入出力Ｉ／Ｆ（７３(１)または７３(２)）に取り込まれた画像データのメモリ１４へのＤＭＡ転送である。何れにしても、１回のＤＭＡ転送によって１つの画像データが転送される。
【００２５】上記３つのＤＭＡ転送のうち２つ目と３つ目は、外部のコンピュータからの転送要求に応じて実行される。外部のコンピュータからの転送要求は入出力Ｉ／Ｆ（７３(１)または７３(２)）とデータ処理部１３とを介してＣＰＵ１２に送られ（詳細は後述する）、要求の内容が２つ目のＤＭＡ転送を示すのか３つ目のＤＭＡ転送を示すのかを判断される。この判断の結果は、ＣＰＵ１２からデータ処理部１３へ出力される。また、外部のコンピュータからの転送要求に基づいて、入出力Ｉ／Ｆ（７３(１)または７３(２)）とデータ処理部１３とは、ハンドシェーク通信を行う（後述する）。
【００２６】なお、データ処理部１３の外部には、ＣＰＵ１２が出力するアドレスを伝達するＣＰＵアドレスバスと、ＣＰＵ１２が入出力するデータを伝達するＣＰＵデータバス（請求項１の「外部データバス」）と、ＣＰＵ１２が出力する制御信号（後述するリード信号またはライト信号）を伝達するＣＰＵ制御バス（請求項３の「外部制御バス」）とが配置されている。
【００２７】さて、本実施形態のフィルムスキャナ１０の特徴は、上記した３つのＤＭＡ転送を行うデータ処理部１３にある。データ処理部１３は、上記したように専用のハードウエアであり、ロジックＬＳＩ（大規模集積回路）にて構成される。以下、フィルムスキャナ１０の内部に設けられたデータ処理部１３の詳細な構成について説明する。
【００２８】データ処理部１３には、画像データのＤＭＡ転送時にメモリ１４のアドレスを指定するアドレス制御部１５と、入出力制御部１６とが設けられる。アドレス制御部１５は、画像入力部１１からの画像データに対して補正計算を行う加工処理部も兼ねている。入出力制御部１６は、図２に示すように、メイン部２１と、レジスタ部２２と、セレクタ部２３と、制御信号作成部２４と、入出力バッファ部２５とで構成されている。入出力制御部１６の各構成要素（２１〜２５）の詳細については後述する。
【００２９】また、データ処理部１３には、図２に示すように、ＣＰＵアドレスバスに接続された端子群６１,６４（請求項２,４の「第３端子群」）と、ＣＰＵデータバスに接続された端子群６２（請求項１の「第２端子群」）と、ＣＰＵ制御バスに接続された端子群６３（請求項３の「第２端子群」）とが設けられている。これらの端子群６１〜６３は、データ処理部１３の内部において、入出力制御部１６のセレクタ部２３に接続され、端子群６４は入出力バッファ２５に接続される。
【００３０】さらに、データ処理部１３には、入出力Ｉ／Ｆ（７３(１)または７３(２)）に接続される５つの端子群５１〜５５および２つの端子５６,５７が設けられている。これらの端子群５１〜５５および端子５６,５７は、データ処理部１３の内部において、入出力制御部１６の入出力バッファ２５に接続される。ここで、端子群５１〜５５，端子５６,５７と図１４の入出力Ｉ／Ｆ７３(１)との接続について説明しておく。図３に示すように、端子群５１はアドレス入力端子群８１に接続され、端子群５２はＣＰＵデータ入出力端子群８２に接続され、端子群５３はＤＭＡデータ入出力端子群８３に接続され、端子群５４はＣＰＵ制御入力端子群８４に接続され、端子群５５はＤＭＡ制御入力端子群８５に接続され、端子５６は要求出力端子８６に接続され、端子５７は回答入力端子８７に接続される。
【００３１】また、端子群５１〜５５，端子５６,５７と図１５の入出力Ｉ／Ｆ７３(２)との接続については、図４に示すように、端子群５１はアドレス入力端子群８１に接続され、端子群５２はＣＰＵ／ＤＭＡデータ入出力端子群８８に接続され、端子群５４はＣＰＵ／ＤＭＡ制御入力端子群８９に接続され、端子５６は要求出力端子８６に接続され、端子５７は回答入力端子８７に接続される。なお、端子群５３,５５には何も接続されない。
【００３２】なお、上記したデータ処理部１３の端子群５２,５３は、請求項１の「第１端子群」に対応し、上記した端子群５４,５５は、請求項３の「第１端子群」に対応する。
【００３３】次に、データ処理部１３を構成する入出力制御部１６（図２）の各構成要素（２１〜２５）について説明する。レジスタ部２２には、５つの設定レジスタが設けられている。１つ目の設定レジスタは、入出力Ｉ／Ｆ（７３(１)または７３(２)）のアドレス情報を記憶するアドレス設定レジスタ３１（請求項２,４の「レジスタ部」）である。
【００３４】２つ目の設定レジスタは、入出力Ｉ／Ｆ（７３(１)または７３(２)）のデータバス情報を記憶するデータ設定レジスタ３２（請求項１の「レジスタ部」）である。データバス情報とは、ＣＰＵデータ入出力端子群とＤＭＡデータ入出力端子群とが「独立」である（図１４の入出力Ｉ／Ｆ７３(１)の端子群８２,８３）か、「共通」である（図１５の入出力Ｉ／Ｆ７３(２)の端子群８８）かを示す接続方式の情報である。データ設定レジスタ３２は、データバス情報が「独立」の場合にＬレベル、「共通」の場合にＨレベルに設定される。
【００３５】３つ目の設定レジスタは、入出力Ｉ／Ｆ（７３(１)または７３(２)）の制御バス情報を記憶する制御設定レジスタ３３（請求項３の「レジスタ部」）である。制御バス情報とは、ＣＰＵ制御入力端子群とＤＭＡ制御入力端子群とが「独立」である（図１４の入出力Ｉ／Ｆ７３(１)の端子群８４,８５）か、「共通」である（図１５の入出力Ｉ／Ｆ７３(２)の端子群８９）かを示す接続方式の情報である。制御設定レジスタ３３は、制御バス情報が「独立」の場合にＬレベル、「共通」の場合にＨレベルに設定される。
【００３６】４つ目の設定レジスタは、ハンドシェーク通信において入出力Ｉ／Ｆ（７３(１)または７３(２)）が出力する要求信号の論理情報を記憶する要求論理設定レジスタ３４（請求項５の「レジスタ部」）である。要求論理設定レジスタ３４は、要求信号の論理情報が「負」の場合にＬレベル、「正」の場合にＨレベルに設定される。
【００３７】５つ目の設定レジスタは、ハンドシェーク通信において入出力Ｉ／Ｆ（７３(１)または７３(２)）が受け取る回答信号の論理情報を記憶する回答論理設定レジスタ３５（請求項５の「レジスタ部」）である。回答論理設定レジスタ３５は、回答信号の論理情報が「負」の場合にＬレベル、「正」の場合にＨレベルに設定される。
【００３８】上記レジスタ部２２の各設定レジスタ（３１〜３５）に設定された情報（アドレス情報,データバス情報,制御バス情報,論理情報）は、セレクタ部２３に出力される。セレクタ部２３は、図２に示すように、切換信号作成部４１（詳細は図５）と、データ出力セレクタ４２（詳細は図６）と、データ入力セレクタ４３（詳細は図７）と、制御出力セレクタ４４（詳細は図８）と、要求論理セレクタ４５（詳細は図９）と、回答論理セレクタ４６（詳細は図１０）とで構成されている。
【００３９】このうち、切換信号作成部４１には、図５(ａ)に示すように、アドレス設定レジスタ３１に設定された入出力Ｉ／Ｆ（７３(１)または７３(２)）のアドレス情報が入力される。また、切換信号作成部４１には、ＣＰＵアドレスバスが端子群６１（図２）を介して接続されている。切換信号作成部４１では、図５(ｂ)に示すように、ＣＰＵアドレスバスからのアドレス情報がアドレス設定レジスタ３１のアドレス情報と一致したときに、Ｌレベルの切換信号を出力する。また、２つのアドレス情報どうしが不一致のときに、Ｈレベルの切換信号を出力する。
【００４０】ちなみに、ＣＰＵアドレスバスには、ＣＰＵ１２が入出力Ｉ／Ｆ（７３(１)または７３(２)）にアクセスするとき（例えば入出力Ｉ／Ｆの初期設定を行うとき）、入出力Ｉ／Ｆ（７３(１)または７３(２)）のアドレス情報が出力される。切換信号作成部４１からの切換信号は、データ出力セレクタ４２と、データ入力セレクタ４３と、制御出力セレクタ４４とに出力される。
【００４１】データ出力セレクタ４２（請求項１,２の「転送経路形成部」）には、図６(ａ)に示すように、切換信号作成部４１からの切換信号と、データ設定レジスタ３２に設定された入出力Ｉ／Ｆ（７３(１)または７３(２)）のデータバス情報とが入力される。また、データ出力セレクタ４２には、ＣＰＵデータバスが端子群６２（図２）を介して接続されている。さらに、データ出力セレクタ４２には、データ処理部１３の内部でＤＭＡ転送される画像データを伝達するＤＭＡデータバス（請求項１の「内部データバス」）が接続されている。
【００４２】このデータ出力セレクタ４２では、データ設定レジスタ３２のデータバス情報と切換信号作成部４１の切換信号とに基づいて、ＣＰＵデータバスまたはＤＭＡデータバスからのデータが、出力データバス１または出力データバス２に転送される。具体的には、図６(ｂ)に示すように、データ設定レジスタ３２のデータバス情報がＬレベル（上記「独立」）のとき、切換信号がＬレベルであればＣＰＵデータバスと出力データバス１との間にデータ転送経路が形成され、切換信号がＨレベルであればＤＭＡデータバスと出力データバス２との間にデータ転送経路が形成される。
【００４３】また、データ出力セレクタ４２では、データ設定レジスタ３２のデータバス情報がＨレベル（上記「共通」）のとき、切換信号がＬレベルであればＣＰＵデータバスと出力データバス１との間にデータ転送経路が形成され、切換信号がＨレベルであればＤＭＡデータバスと出力データバス１との間にデータ転送経路が形成される。
【００４４】データ出力セレクタ４２を介して出力データバス１または出力データバス２に転送されたデータは、入出力バッファ２５に伝達される。一方、データ入力セレクタ４３（請求項１,２の「転送経路形成部」）には、図７(ａ)に示すように、切換信号作成部４１からの切換信号と、データ設定レジスタ３２に設定された入出力Ｉ／Ｆ（７３(１)または７３(２)）のデータバス情報とが入力される。また、データ入力セレクタ４３には、ＣＰＵデータバスが端子群６２（図２）を介して接続され、かつ、ＤＭＡデータバスが接続されている。
【００４５】このデータ入力セレクタ４３では、データ設定レジスタ３２のデータバス情報と切換信号作成部４１の切換信号とに基づいて、入力データバス１または入力データバス２からのデータが、ＣＰＵデータバスまたはＤＭＡデータバスに転送される。具体的には、図７(ｂ)に示すように、データ設定レジスタ３２のデータバス情報がＬレベル（上記「独立」）のとき、切換信号がＬレベルであればＣＰＵデータバスと入力データバス１との間にデータ転送経路が形成され、切換信号がＨレベルであればＤＭＡデータバスと入力データバス２との間にデータ転送経路が形成される。
【００４６】また、データ入力セレクタ４３では、データ設定レジスタ３２のデータバス情報がＨレベル（上記「共通」）のとき、切換信号がＬレベルであればＣＰＵデータバスと入力データバス１との間にデータ転送経路が形成され、切換信号がＨレベルであればＤＭＡデータバスと入力データバス１との間にデータ転送経路が形成される。
【００４７】なお、上記データ出力セレクタ４２（図６(ａ)）から入出力バッファ２５への出力データバス１と、入出力バッファ２５からデータ入力セレクタ４３（図７(ａ)）への入力データバス１とは、図１１に示すように、入出力バッファ２５の内部において、双方向の入出力データバス１に統合されている。そして、この入出力データバス１が上記した端子群５２に接続されている。
【００４８】同様に、データ出力セレクタ４２から入出力バッファ２５への出力データバス２と、入出力バッファ２５からデータ入力セレクタ４３への入力データバス２とは、入出力バッファ２５の内部において、双方向の入出力データバス２に統合されている。そして、この入出力データバス２が上記した端子群５３に接続されている。
【００４９】図８(ａ)に示す制御出力セレクタ４４（請求項３,４の「転送経路形成部」）には、切換信号作成部４１からの切換信号と、制御設定レジスタ３３に設定された入出力Ｉ／Ｆ（７３(１)または７３(２)）の制御バス情報とが入力される。また、制御出力セレクタ４４には、ＣＰＵ制御バスが端子群６３（図２）を介して接続されている。さらに、制御出力セレクタ４４には、データ処理部１３の内部でＤＭＡ転送される画像データの制御信号（後述するリード信号またはライト信号）を伝達するＤＭＡ制御バス（請求項３の「内部制御バス」）が接続されている。
【００５０】この制御出力セレクタ４４では、制御設定レジスタ３３の制御バス情報と切換信号作成部４１の切換信号とに基づいて、ＣＰＵ制御バスまたはＤＭＡ制御バスからの制御信号が、出力制御バス１または出力制御バス２に転送される。具体的には、図８(ｂ)に示すように、制御設定レジスタ３３の制御バス情報がＬレベル（上記「独立」）のとき、切換信号がＬレベルであればＣＰＵ制御バスと出力制御バス１との間に信号転送経路が形成され、切換信号がＨレベルであればＤＭＡ制御バスと出力制御バス２との間に信号転送経路が形成される。
【００５１】また、制御出力セレクタ４４では、制御設定レジスタ３３の制御バス情報がＨレベル（上記「共通」）のとき、切換信号がＬレベルであればＣＰＵ制御バスと出力制御バス１との間に信号転送経路が形成され、切換信号がＨレベルであればＤＭＡ制御バスと出力制御バス１との間に信号転送経路が形成される。制御出力セレクタ４４を介して出力制御バス１または出力制御バス２に転送された制御信号は、入出力バッファ２５に伝達される。
【００５２】なお、制御出力セレクタ４４から入出力バッファ２５への出力制御バス１は、図１１に示すように、入出力バッファ２５を通過して、上記した端子群５４に接続されている。同様に、出力制御バス２は、入出力バッファ２５を通過して、上記した端子群５５に接続されている。
【００５３】図９(ａ)に示す要求論理セレクタ４５（請求項５の「論理変換部」）には、要求論理設定レジスタ３４に設定された入出力Ｉ／Ｆ（７３(１)または７３(２)）の論理情報が入力される。この要求論理セレクタ４５では、要求論理設定レジスタ３４の論理情報に基づいて、入出力Ｉ／Ｆ（７３(１)または７３(２)）での論理が、データ処理部１３での論理（本実施形態では「負」）に変換される。つまり、図９(ｂ)に示すように、要求論理設定レジスタ３４の論理情報がＬレベル（上記「負」）でもＨレベル（上記「正」）でも、「負」の論理の要求信号がデータ処理部１３（メイン部２１）に出力される。
【００５４】なお、入出力バッファ２５から要求論理セレクタ４５に要求信号を伝達する信号線４５ａは、図１１に示すように、入出力バッファ２５を通過して、上記した端子５６に接続されている。図１０(ａ)に示す回答論理セレクタ４６（請求項５の「論理変換部」）には、回答論理設定レジスタ３５に設定された入出力Ｉ／Ｆ（７３(１)または７３(２)）の論理情報が入力される。この回答論理セレクタ４６では、回答論理設定レジスタ３５の論理情報に基づいて、データ処理部１３での論理（本実施形態では「正」）が、入出力Ｉ／Ｆ（７３(１)または７３(２)）での論理に変換される。つまり、図１０(ｂ)に示すように、回答論理設定レジスタ３５の論理情報がＬレベル（上記「負」）のとき、入出力バッファ２５には「負」論理の回答信号が出力され、Ｈレベル（上記「正」）のとき、「正」論理の回答信号が出力される。
【００５５】なお、回答論理セレクタ４６から入出力バッファ２５に回答信号を伝達する信号線４６ａは、図１１に示すように、入出力バッファ２５を通過して、上記した端子５７に接続されている。さらに、ＣＰＵアドレスバスは、上記した端子群６１（図２）と、セレクタ部２３と、入出力バッファ２５とを通過して、上記した端子群５１に接続されている（図１１）。
【００５６】次に、フィルムスキャナ１０（図１）における画像データのＤＭＡ転送動作を説明する。まず、図１４の入出力Ｉ／Ｆ７３(１)をデータ処理部１３に接続した構成（図３）を例に説明する。ハンドシェーク通信における入出力Ｉ／Ｆ７３(１)の論理は、要求信号も回答信号も「負」であるとする。
【００５７】フィルムスキャナ１０に電源が投入されると、ＣＰＵ１２は、フィルムスキャナ１０を初期化する。このとき、ＣＰＵ１２は、データ処理部１３内の入出力制御部１６のメイン部２１（図２）に対して、入出力Ｉ／Ｆ７３(１)のアドレス情報と、入出力Ｉ／Ｆ７３(１)の仕様に関する情報（データバス情報，制御バス情報，論理情報）とを出力する。
【００５８】これを受けて、メイン部２１は、入出力Ｉ／Ｆ７３(１)のアドレス情報をレジスタ部２２内のアドレス設定レジスタ３１に出力する。また、メイン部２１は、入出力Ｉ／Ｆ７３(１)のデータバス情報をデータ設定レジスタ３２に出力し、制御バス情報を制御設定レジスタ３３に出力し、論理情報を要求論理設定レジスタ３４および回答論理設定レジスタ３５に出力する。その結果、データ設定レジスタ３２と、制御設定レジスタ３３と、要求論理設定レジスタ３４と、回答論理設定レジスタ３５とは、何れもＬレベルに設定される。
【００５９】このようにしてレジスタ部２２の各設定レジスタ（３１〜３５）に設定された情報（アドレス情報,データバス情報,制御バス情報,論理情報）は、フィルムスキャナ１０に電源が投入されている間、保持される。次に、ＣＰＵ１２は、入出力Ｉ／Ｆ７３(１)に対する初期設定を行う。このため、ＣＰＵ１２は、ＣＰＵアドレスバスに入出力Ｉ／Ｆ７３(１)のアドレス情報を出力し、ＣＰＵデータバスに初期設定データを出力し、ＣＰＵ制御バスにライト信号を出力する。ＣＰＵ１２からのライト信号は、ＣＰＵデータバスに出力されたデータ（この場合には初期設定データ）を書き込むタイミングを指定する信号である。
【００６０】ＣＰＵアドレスバスに出力された入出力Ｉ／Ｆ７３(１)のアドレス情報は、端子群６１を介して、データ処理部１３内のセレクタ部２３の切換信号作成部４１に送られる。このとき切換信号作成部４１では（図５）、ＣＰＵアドレスバスのアドレス情報とアドレス設定レジスタ３１のアドレス情報が一致するため、Ｌレベルの切換信号を出力する。
【００６１】なお、ＣＰＵアドレスバス（図２）に出力された入出力Ｉ／Ｆ７３(１)のアドレス情報は、端子群６１を介してデータ処理部１３内のセレクタ部２３に送られ、前述したように、そのまま端子群５１にも転送される（図１１）。また、ＣＰＵデータバス（図２）に出力された入出力Ｉ／Ｆ７３(１)の初期設定データは、端子群６２を介して、データ処理部１３内のセレクタ部２３のデータ出力セレクタ４２に送られる。このときデータ出力セレクタ４２では（図６）、データ設定レジスタ３２と切換信号とがＬレベルのため、ＣＰＵデータバスからの初期設定データを出力データバス１に転送する。その結果、ＣＰＵデータバスからの初期設定データは、入出力データバス１（図１１）を介して端子群５２に転送される。
【００６２】一方、ＣＰＵ制御バス（図２）に出力されたライト信号は、端子群６３を介して、データ処理部１３内のセレクタ部２３の制御出力セレクタ４４に送られる。このとき制御出力セレクタ４４では（図８）、制御設定レジスタ３３と切換信号とがＬレベルのため、ＣＰＵ制御バスからのライト信号を出力制御バス１に転送する。その結果、ＣＰＵ制御バスからのライト信号は、端子群５４（図１１）に転送され、図３に示す入出力Ｉ／Ｆ７３(１)のＣＰＵ制御入力端子８４に出力される。
【００６３】このように、ＣＰＵ制御バスからのライト信号が入出力Ｉ／Ｆ７３(１)のＣＰＵ制御入力端子８４に出力されている間、上記したＣＰＵアドレスバスから端子群５１に転送されたアドレス情報は入出力Ｉ／Ｆ７３(１)のアドレス入力端子８１に出力され、ＣＰＵデータバスから端子群５２に転送された初期設定データは入出力Ｉ／Ｆ７３(１)のＣＰＵデータ入出力端子８２に出力され、入出力Ｉ／Ｆ７３(１)の初期設定が行われる。
【００６４】入出力Ｉ／Ｆ７３(１)のＣＰＵ制御入力端子８４へのライト信号の出力が終了すると、ＣＰＵ１２による入出力Ｉ／Ｆ７３(１)の初期設定も終了し、入出力Ｉ／Ｆ７３(１)は、外部のコンピュータとの通信（例えばコンピュータからの転送要求を受け取る）が可能な状態となる。ここで、外部のコンピュータとの通信により、入出力Ｉ／Ｆ７３(１)が「画像データの転送要求」を受け取ったとする。
【００６５】ＣＰＵ１２は、入出力Ｉ／Ｆ７３(１)が受け取った「転送要求」をデータとして取り込むため、ＣＰＵアドレスバス（図２）に入出力Ｉ／Ｆ７３(１)のアドレス情報を出力すると共に、ＣＰＵ制御バスにリード信号を出力する。ＣＰＵ１２からのリード信号は、ＣＰＵデータバスにデータ（この場合には転送要求のデータ）を読み出すタイミングを指定する信号である。
【００６６】ＣＰＵアドレスバスに出力された入出力Ｉ／Ｆ７３(１)のアドレス情報は、上記と同様、切換信号作成部４１に送られ、この切換信号作成部４１からＬレベルの切換信号が出力される。ＣＰＵ制御バスに出力されたリード信号は、上記と同様、制御出力セレクタ４４に送られ、この制御出力セレクタ４４を介して出力制御バス１（図１１）に転送される。そして、ＣＰＵ制御バスからのリード信号は、端子群５４に転送され、図３に示す入出力Ｉ／Ｆ７３(１)のＣＰＵ制御入力端子８４に出力される。
【００６７】このように、ＣＰＵ制御バスからのリード信号が入出力Ｉ／Ｆ７３(１)のＣＰＵ制御入力端子８４に出力されている間、入出力Ｉ／Ｆ７３(１)は、外部のコンピュータから受け取った「転送要求」のデータをＣＰＵデータ入出力端子群８２からデータ処理部１３に出力する。
【００６８】ＣＰＵデータ入出力端子群８２からの「転送要求」のデータは、データ処理部１３の端子群５２を介して入出力データバス１（図１１）に出力され、入力データバス１を介してセレクタ部２３のデータ入力セレクタ４３に送られる。このときデータ入力セレクタ４３では（図７）、データ設定レジスタ３２と切換信号とがＬレベルのため、入力データバス１からの「転送要求」のデータをＣＰＵデータバスに転送する。その結果、「転送要求」のデータは、ＣＰＵデータバスを介してＣＰＵ１２に転送される。
【００６９】このようにして外部のコンピュータからの転送要求を受け取ると、ＣＰＵ１２は（図１）、転送要求の内容が「メモリ１４から入出力Ｉ／Ｆ７３(１)への画像データのＤＭＡ転送」を示すのか、「入出力Ｉ／Ｆ７３(１)からメモリ１４への画像データのＤＭＡ転送」を示すのかを判断する。ここで、転送要求の内容が「メモリ１４から入出力Ｉ／Ｆ７３(１)への画像データのＤＭＡ転送」を示す場合について、図１２のタイミングチャートを用いて説明する。外部のコンピュータからの転送要求には、画像データをＤＭＡ転送する回数も示されている。画像データのＤＭＡ転送は、上記の回数が終了するまで繰り返し実行される。
【００７０】ＣＰＵ１２は、データ処理部１３内の入出力制御部１６のメイン部２１（図２）に対して、「メモリ１４から入出力Ｉ／Ｆ７３(１)へのＤＭＡ転送」を指示する。また、ＣＰＵ１２は、ＣＰＵアドレスバスに対し、入出力Ｉ／Ｆ７３(１)以外のアドレス情報を出力する。ＣＰＵアドレスバスに出力されたアドレス情報は、上記と同様、切換信号作成部４１に送られる。このとき切換信号作成部４１では（図５）、ＣＰＵアドレスバスのアドレス情報とアドレス設定レジスタ３１のアドレス情報とが不一致のため、Ｈレベルの切換信号を出力する。
【００７１】一方、図３の入出力Ｉ／Ｆ７３(１)は、データ処理部１３との間でハンドシェーク通信を行うため、要求出力端子８６からデータ処理部１３に「負」論理の要求信号を出力する。この要求信号は、データ処理部１３の端子５６を介してセレクタ部２３（図１１）の要求論理セレクタ４５に送られる。このとき要求論理セレクタ４５では（図９）、要求論理設定レジスタ３４がＬレベルのため、データ処理部１３における「負」論理の要求信号をメイン部２１に出力する（図１２のタイミングｔ１１）。
【００７２】メイン部２１は（図２）、入出力Ｉ／Ｆ７３(１)からの要求信号、およびＣＰＵ１２からの「メモリ１４から入出力Ｉ／Ｆ７３(１)へのＤＭＡ転送」指示を受けると、セレクタ部２３に対して「回答信号の出力」を指示すると共に、制御信号作成部２４に対して「制御信号（リード信号およびライト信号）の出力」を指示する。
【００７３】セレクタ部２３では、メイン部２１からの指示に基づいて「正」論理の回答信号を回答論理セレクタ４６に出力する（図１２のタイミングｔ１２）。このとき回答論理セレクタ４６では（図１０）、回答論理設定レジスタ３５がＬレベルのため、入出力Ｉ／Ｆ７３(１)の仕様に適合した「負」論理の回答信号を出力する。この回答信号は、図１１に示す端子５７を介して、図３に示す入出力Ｉ／Ｆ７３(１)の回答入力端子８７に送られる。
【００７４】一方、制御信号作成部２４では（図２）、メイン部２１からの指示に基づいて、メモリ１４側にリード信号を出力し（図１２のタイミングｔ１３）、続けて、セレクタ部２３側にライト信号を出力する（タイミングｔ１４）。制御信号作成部２４からのリード信号は、画像データを読み出すタイミングを指定する信号である。制御信号作成部２４からのライト信号は、画像データを書き込むタイミングを指定する信号である。
【００７５】制御信号作成部２４からメモリ１４側に出力されたリード信号は、アドレス制御部１５（図１）を介してメモリ１４に送られる。このとき、アドレス制御部１５からはメモリ１４のアドレスを指定するアドレス信号も出力されている。その結果、リード信号が出力されている間のアドレス信号に基づいて、メモリ１４の指定されたアドレスに格納されている画像データがＤＭＡデータバス（図１１）に読み出される。
【００７６】メモリ１４からＤＭＡデータバスに読み出された画像データは、セレクタ部２３のデータ出力セレクタ４２に送られる。このときデータ出力セレクタ４２では、（図６）データ設定レジスタ３２がＬレベル，切換信号がＨレベルのため、ＤＭＡデータバスの画像データを出力データバス２に転送する。その結果、ＤＭＡデータバスの画像データは、入出力データバス２（図１１）を介して端子群５３に転送される。
【００７７】また、制御信号作成部２４（図２）からセレクタ部２３側に出力されたライト信号は、ＤＭＡ制御バス（図１１）を介して、制御出力セレクタ４４に送られる。このとき制御出力セレクタ４４では（図８）、制御設定レジスタ３３がＬレベル，切換信号がＨレベルのため、ＤＭＡ制御バスのライト信号を出力制御バス２に転送する。その結果、ＤＭＡ制御バスからのライト信号は、図１１に示す端子群５５に転送され、図３に示す入出力Ｉ／Ｆ７３(１)のＤＭＡ制御入力端子８５に出力される。
【００７８】このように、ＤＭＡ制御バスからのライト信号が入出力Ｉ／Ｆ７３(１)のＤＭＡ制御入力端子８５に出力されている間、上記したＤＭＡデータバスから端子群５３に転送された画像データは入出力Ｉ／Ｆ７３(１)のＤＭＡデータ入出力端子８３に出力される。セレクタ部２３は（図１１）、上記した画像データのＤＭＡ転送が終了した後、回答論理セレクタ４６を介して入出力Ｉ／Ｆ７３(１)への回答信号を非アクティブとする（タイミングｔ１５）。
【００７９】これを受けて、図３に示す入出力Ｉ／Ｆ７３(１)が次の要求信号をデータ処理部１３に出力すると、同様にして、メモリ１４からＤＭＡデータバスに読み出された画像データが入出力Ｉ／Ｆ７３(１)に出力される。このようにして、入出力Ｉ／Ｆ７３(１)から要求信号が出力される度に上記動作が繰り返され、メモリ１４から入出力Ｉ／Ｆ７３(１)に画像データが順に出力されていく。上記動作の繰り返しは、外部のコンピュータから入出力Ｉ／Ｆ７３(１)が受け取った「転送要求」に示されている回数だけ実行される。
【００８０】なお、入出力Ｉ／Ｆ７３(１)は、外部のコンピュータとの通信により、上記した「転送要求」の他、「転送中断要求」や「転送変更要求」を受け取ることもある。これらの要求も、ＣＰＵ１２がＣＰＵアドレスバスに入出力Ｉ／Ｆ７３(１)のアドレス情報を出力すると共にＣＰＵ制御バスにリード信号を出力することによりＣＰＵ１２に転送され、その内容が判断される。ＣＰＵ１２は、外部のコンピュータからの「転送中断要求」を受け取ると、データ処理部１３に指示を出し、画像データのＤＭＡ転送動作を中断させる。また、「転送変更要求」を受け取ると、データ処理部１３に指示を出し、ＤＭＡ転送の方向を変更させる。
【００８１】次に、「入出力Ｉ／Ｆ７３(１)からメモリ１４への画像データのＤＭＡ転送」について説明する。ＣＰＵ１２は、データ処理部１３内のメイン部２１（図２）に対して、「入出力Ｉ／Ｆ７３(１)からメモリ１４へのＤＭＡ転送」を指示する。また、ＣＰＵ１２は、ＣＰＵアドレスバスに対し、入出力Ｉ／Ｆ７３(１)以外のアドレス情報を出力する。
【００８２】ＣＰＵアドレスバスに出力されたアドレス情報は、上記と同様、切換信号作成部４１に送られ、この切換信号作成部４１からＨレベルの切換信号が出力される。一方、図３の入出力Ｉ／Ｆ７３(１)は、ハンドシェーク通信のため、要求出力端子８６から「負」論理の要求信号を出力する。この要求信号は、データ処理部１３の端子５６を介してセレクタ部２３（図１１）の要求論理セレクタ４５に送られ、この要求論理セレクタ４５からメイン部２１に「負」論理の要求信号が出力される（図１２のタイミングｔ１１）。
【００８３】メイン部２１は（図２）、入出力Ｉ／Ｆ７３(１)からの要求信号、およびＣＰＵ１２からの「入出力Ｉ／Ｆ７３(１)からメモリ１４へのＤＭＡ転送」指示を受けると、セレクタ部２３に対して「回答信号の出力」を指示すると共に、制御信号作成部２４に対して「制御信号（リード信号およびライト信号）の出力」を指示する。
【００８４】セレクタ部２３では、メイン部２１からの指示に基づいて、「正」論理の回答信号を回答論理セレクタ４６に出力する（図１２のタイミングｔ１２）。そして、回答論理セレクタ４６を介して「負」論理（入出力Ｉ／Ｆ７３(１)の仕様に適合した論理）に変換された回答信号が、端子５７を介して、図３に示す入出力Ｉ／Ｆ７３(１)の回答入力端子８７に送られる。
【００８５】一方、制御信号作成部２４では（図２）、メイン部２１からの指示に基づいて、セレクタ部２３側にリード信号を出力し（図１２のタイミングｔ１３）、続けて、メモリ１４側にライト信号を出力する（タイミングｔ１４）。制御信号作成部２４からセレクタ部２３側に出力されたリード信号は、ＤＭＡ制御バス（図１１）を介して制御出力セレクタ４４に送られ、この制御出力セレクタ４４により出力制御バス２に転送され、端子群５５を介して図３に示す入出力Ｉ／Ｆ７３(１)のＤＭＡ制御入力端子８５に出力される。
【００８６】このように、ＤＭＡ制御バスからのリード信号が入出力Ｉ／Ｆ７３(１)のＤＭＡ制御入力端子８５に出力されている間、入出力Ｉ／Ｆ７３(１)は、外部のコンピュータから受け取った画像データをＤＭＡデータ入出力端子８３からデータ処理部１３に出力する。ＤＭＡデータ入出力端子８３からの画像データは、データ処理部１３の端子群５３を介して入出力データバス２（図１１）に出力され、入力データバス２を介してセレクタ部２３のデータ入力セレクタ４３に送られる。このときデータ入力セレクタ４３では（図７）、データ設定レジスタ３２がＬレベル，切換信号がＨレベルのため、入力データバス２からの画像データをＤＭＡデータバスに転送する。
【００８７】また、制御信号作成部２４（図２）からメモリ１４側に出力されたライト信号は、アドレス制御部１５（図１）を介してメモリ１４に送られる。このとき、アドレス制御部１５からはメモリ１４のアドレスを指定するアドレス信号も出力されている。その結果、ライト信号が出力されている間のアドレス信号に基づいて、ＤＭＡデータバス上に転送された画像データが、メモリ１４の指定されたアドレスに書き込まれる。
【００８８】セレクタ部２３は（図１１）、上記した画像データのＤＭＡ転送が終了した後、回答論理セレクタ４６を介して入出力Ｉ／Ｆ７３(１)への回答信号を非アクティブとする（タイミングｔ１５）。これを受けて、図３に示す入出力Ｉ／Ｆ７３(１)が次の要求信号をデータ処理部１３に出力すると、同様にして、入出力Ｉ／Ｆ７３(１)からＤＭＡデータバスに転送された画像データがメモリ１４に書き込まれる。
【００８９】このようにして、入出力Ｉ／Ｆ７３(１)から要求信号が出力される度に上記動作が繰り返され、入出力Ｉ／Ｆ７３(１)からメモリ１４に画像データが順に書き込まれていく。最後に、図１５の入出力Ｉ／Ｆ７３(２)をデータ処理部１３に接続した構成（図４）を例に説明する。ハンドシェーク通信における入出力Ｉ／Ｆ７３(２)の論理は、要求信号も回答信号も「正」であるとする。
【００９０】フィルムスキャナ１０の初期化時、ＣＰＵ１２は、データ処理部１３内のメイン部２１（図２）に対して、入出力Ｉ／Ｆ７３(２)のアドレス情報と、入出力Ｉ／Ｆ７３(２)の仕様に関する情報（データバス情報，制御バス情報，論理情報）とを出力する。
【００９１】その結果、レジスタ部２２では、アドレス設定レジスタ３１に入出力Ｉ／Ｆ７３(２)のアドレス情報が設定される。また、データ設定レジスタ３２には入出力Ｉ／Ｆ７３(２)のデータバス情報(Ｈレベル)、制御設定レジスタ３３には入出力Ｉ／Ｆ７３(２)の制御バス情報(Ｈレベル)、要求論理設定レジスタ３４および回答論理設定レジスタ３５には入出力Ｉ／Ｆ７３(２)の論理情報(Ｈレベル)が設定される。
【００９２】次に、ＣＰＵ１２は、入出力Ｉ／Ｆ７３(２)に対する初期設定を行う。このため、ＣＰＵ１２は、ＣＰＵアドレスバスに入出力Ｉ／Ｆ７３(２)のアドレス情報を出力し、ＣＰＵデータバスに初期設定データを出力し、ＣＰＵ制御バスにライト信号を出力する。ＣＰＵアドレスバスに出力された入出力Ｉ／Ｆ７３(２)のアドレス情報は、上記と同様、切換信号作成部４１に送られ、この切換信号作成部４１からＬレベルの切換信号が出力される。また、入出力Ｉ／Ｆ７３(２)のアドレス情報は、セレクタ部２３から端子群５１にも転送される。
【００９３】ＣＰＵデータバスに出力された入出力Ｉ／Ｆ７３(２)の初期設定データは、上記と同様、データ出力セレクタ４２に送られる。このときデータ出力セレクタ４２では（図６）、データ設定レジスタ３２がＨレベル，切換信号がＬレベルのため、ＣＰＵデータバスからの初期設定データを出力データバス１に転送する。その結果、ＣＰＵデータバスからの初期設定データは、入出力データバス１（図１１）を介して端子群５２に転送される。
【００９４】一方、ＣＰＵ制御バス（図２）に出力されたライト信号は、上記と同様、制御出力セレクタ４４に送られる。このとき制御出力セレクタ４４では（図８）、制御設定レジスタ３３がＨレベル，切換信号がＬレベルのため、ＣＰＵ制御バスからのライト信号を出力制御バス１に転送する。その結果、ＣＰＵ制御バスからのライト信号は、端子群５４（図１１）に転送され、図４に示す入出力Ｉ／Ｆ７３(２)のＣＰＵ／ＤＭＡ制御入力端子８９に出力される。
【００９５】このように、ＣＰＵ制御バスからのライト信号が入出力Ｉ／Ｆ７３(２)のＣＰＵ／ＤＭＡ制御入力端子８９に出力されている間、上記したＣＰＵアドレスバスから端子群５１に転送されたアドレス情報は入出力Ｉ／Ｆ７３(２)のアドレス入力端子８１に出力され、ＣＰＵデータバスから端子群５２に転送された初期設定データは入出力Ｉ／Ｆ７３(２)のＣＰＵ／ＤＭＡデータ入出力端子８８に出力され、入出力Ｉ／Ｆ７３(２)の初期設定が行われる。
【００９６】入出力Ｉ／Ｆ７３(２)のＣＰＵ／ＤＭＡ制御入力端子８９へのライト信号の出力が終了すると、ＣＰＵ１２による入出力Ｉ／Ｆ７３(２)の初期設定も終了し、入出力Ｉ／Ｆ７３(２)は、外部のコンピュータとの通信（例えばコンピュータからの転送要求を受け取る）が可能な状態となる。ここで、外部のコンピュータとの通信により、入出力Ｉ／Ｆ７３(２)が「画像データの転送要求」を受け取ったとする。
【００９７】ＣＰＵ１２は、入出力Ｉ／Ｆ７３(２)が受け取った「転送要求」をデータとして取り込むため、ＣＰＵアドレスバス（図２）に入出力Ｉ／Ｆ７３(２)のアドレス情報を出力すると共に、ＣＰＵ制御バスにリード信号を出力する。ＣＰＵアドレスバスに出力された入出力Ｉ／Ｆ７３(２)のアドレス情報は、上記と同様、切換信号作成部４１に送られ、この切換信号作成部４１からＬレベルの切換信号が出力される。
【００９８】ＣＰＵ制御バスに出力されたリード信号は、上記と同様、制御出力セレクタ４４に送られ、この制御出力セレクタ４４を介して出力制御バス１（図１１）に転送され、端子群５４を介して図４に示す入出力Ｉ／Ｆ７３(２)のＣＰＵ／ＤＭＡ制御入力端子８９に出力される。
【００９９】このように、ＣＰＵ制御バスからのリード信号がＣＰＵ／ＤＭＡ制御入力端子８９に出力されている間、入出力Ｉ／Ｆ７３(２)は、外部のコンピュータから受け取った「転送要求」のデータをＣＰＵ／ＤＭＡデータ入出力端子群８８からデータ処理部１３に出力する。ＣＰＵ／ＤＭＡデータ入出力端子群８８からの「転送要求」のデータは、データ処理部１３の端子群５２を介して入出力データバス１（図１１）に出力され、入力データバス１を介してセレクタ部２３のデータ入力セレクタ４３に送られる。
【０１００】このときデータ入力セレクタ４３では（図７）、データ設定レジスタ３２がＨレベル，切換信号がＬレベルのため、入力データバス１からの「転送要求」のデータをＣＰＵデータバスに転送する。その結果、「転送要求」のデータは、ＣＰＵデータバスを介してＣＰＵ１２に転送される。このようにして外部のコンピュータからの転送要求を受け取ると、ＣＰＵ１２は（図１）、上記と同様に、転送要求の内容を判断する。ここで、転送要求の内容が「メモリ１４から入出力Ｉ／Ｆ７３(２)への画像データのＤＭＡ転送」を示す場合について説明する。
【０１０１】ＣＰＵ１２は、データ処理部１３内のメイン部２１（図２）に対して、「メモリ１４から入出力Ｉ／Ｆ７３(２)へのＤＭＡ転送」を指示する。また、ＣＰＵ１２は、ＣＰＵアドレスバスに対し、入出力Ｉ／Ｆ７３(２)以外のアドレス情報を出力する。ＣＰＵアドレスバスに出力されたアドレス情報は、上記と同様、切換信号作成部４１に送られ、この切換信号作成部４１からＨレベルの切換信号が出力される。
【０１０２】一方、図４の入出力Ｉ／Ｆ７３(２)は、ハンドシェーク通信のため、要求出力端子８６から「正」論理の要求信号を出力する。この要求信号は、端子５６を介してセレクタ部２３（図１１）の要求論理セレクタ４５に送られる。このとき要求論理セレクタ４５では（図９）、要求論理設定レジスタ３４がＨレベルのため、「負」論理の要求信号をメイン部２１に出力する（図１２のタイミングｔ１１）。
【０１０３】メイン部２１は（図２）、入出力Ｉ／Ｆ７３(２)からの要求信号、およびＣＰＵ１２からの「メモリ１４から入出力Ｉ／Ｆ７３(２)へのＤＭＡ転送」指示を受けると、上記と同様、セレクタ部２３に対して「回答信号の出力」を指示すると共に、制御信号作成部２４に対して「制御信号（リード信号およびライト信号）の出力」を指示する。
【０１０４】セレクタ部２３では、メイン部２１からの指示に基づいて「正」論理の回答信号を回答論理セレクタ４６に出力する（図１２のタイミングｔ１２）。このとき回答論理セレクタ４６では（図１０）、回答論理設定レジスタ３５がＨレベルのため、「正」論理の回答信号を出力する。この回答信号は、図１１に示す端子５７を介して、図４に示す入出力Ｉ／Ｆ７３(２)の回答入力端子８７に送られる。
【０１０５】一方、制御信号作成部２４では（図２）、メイン部２１からの指示に基づいて、メモリ１４側にリード信号を出力し（図１２のタイミングｔ１３）、続けて、セレクタ部２３側にライト信号を出力する（タイミングｔ１４）。制御信号作成部２４からのリード信号は、アドレス制御部１５（図１）を介してメモリ１４に送られる。このとき、アドレス制御部１５からメモリ１４には、アドレス信号も出力される。その結果、リード信号が出力されている間のアドレス信号に基づいて、メモリ１４に格納されている画像データがＤＭＡデータバス（図１１）に読み出される。
【０１０６】メモリ１４からＤＭＡデータバスに読み出された画像データは、セレクタ部２３のデータ出力セレクタ４２に送られる。このときデータ出力セレクタ４２では（図６）、データ設定レジスタ３２がＨレベル，切換信号がＨレベルのため、ＤＭＡデータバスの画像データを出力データバス１に転送する。その結果、ＤＭＡデータバスの画像データは、入出力データバス１（図１１）を介して端子群５２に転送される。
【０１０７】また、制御信号作成部２４（図２）からのライト信号は、ＤＭＡ制御バス（図１１）を介して制御出力セレクタ４４に送られる。このとき制御出力セレクタ４４では（図８）、制御設定レジスタ３３がＨレベル，切換信号がＨレベルのため、ＤＭＡ制御バスのライト信号を出力制御バス１に転送する。その結果、ＤＭＡ制御バスからのライト信号は、図１１に示す端子群５４に転送され、図４に示す入出力Ｉ／Ｆ７３(２)のＣＰＵ／ＤＭＡ制御入力端子８９に出力される。
【０１０８】このように、ＤＭＡ制御バスからのライト信号が入出力Ｉ／Ｆ７３(２)のＣＰＵ／ＤＭＡ制御入力端子８９に出力されている間、上記したＤＭＡデータバスから端子群５２に転送された画像データは入出力Ｉ／Ｆ７３(２)のＣＰＵ／ＤＭＡデータ入出力端子８８に出力される。セレクタ部２３は（図１１）、上記した画像データのＤＭＡ転送が終了した後、回答論理セレクタ４６を介して入出力Ｉ／Ｆ７３(２)への回答信号を非アクティブとする（タイミングｔ１５）。
【０１０９】また、「入出力Ｉ／Ｆ７３(２)からメモリ１４への画像データのＤＭＡ転送」に当たって、ＣＰＵ１２は、その旨の指示をデータ処理部１３内のメイン部２１（図２）に出すと共に、入出力Ｉ／Ｆ７３(２)以外のアドレス情報をＣＰＵアドレスバスに出力する。ＣＰＵアドレスバスに出力されたアドレス情報に基づいて、切換信号作成部４１からはＨレベルの切換信号が出力される。
【０１１０】一方、ハンドシェーク通信のため、図４に示す入出力Ｉ／Ｆ７３(２)の要求出力端子８６から出力された「正」論理の要求信号は、データ処理部１３の端子５６を介してセレクタ部２３（図１１）の要求論理セレクタ４５に送られ、この要求論理セレクタ４５からメイン部２１に「負」論理の要求信号が出力される（図１２のタイミングｔ１１）。
【０１１１】メイン部２１は（図２）、入出力Ｉ／Ｆ７３(２)からの要求信号、およびＣＰＵ１２からの「入出力Ｉ／Ｆ７３(２)からメモリ１４へのＤＭＡ転送」指示を受けると、上記と同様、セレクタ部２３に対して「回答信号の出力」を指示すると共に、制御信号作成部２４に対して「制御信号（リード信号およびライト信号）の出力」を指示する。
【０１１２】セレクタ部２３では、メイン部２１からの指示に基づいて、「正」論理の回答信号を回答論理セレクタ４６に出力する（図１２のタイミングｔ１２）。そして、回答論理セレクタ４６からの「正」論理の回答信号は、端子５７を介して図４に示す入出力Ｉ／Ｆ７３(２)の回答入力端子８７に送られる。一方、制御信号作成部２４では（図２）、メイン部２１からの指示に基づいて、セレクタ部２３側にリード信号を出力し（図１２のタイミングｔ１３）、続けて、メモリ１４側にライト信号を出力する（タイミングｔ１４）。
【０１１３】制御信号作成部２４からのリード信号は、ＤＭＡ制御バス（図１１）を介して制御出力セレクタ４４に送られ、この制御出力セレクタ４４により出力制御バス１に転送され、端子群５４を介して図４に示す入出力Ｉ／Ｆ７３(２)のＣＰＵ／ＤＭＡ制御入力端子８９に出力される。このように、ＤＭＡ制御バスからのリード信号が入出力Ｉ／Ｆ７３(２)のＣＰＵ／ＤＭＡ制御入力端子８９に出力されている間、入出力Ｉ／Ｆ７３(２)は、外部のコンピュータから受け取った画像データをＣＰＵ／ＤＭＡデータ入出力端子８８からデータ処理部１３に出力する。
【０１１４】ＣＰＵ／ＤＭＡデータ入出力端子８８からの画像データは、データ処理部１３の端子群５２を介して入出力データバス１（図１１）に出力され、入力データバス１を介してセレクタ部２３のデータ入力セレクタ４３に送られる。このときデータ入力セレクタ４３では（図７）、データ設定レジスタ３２がＨレベル，切換信号がＨレベルのため、入力データバス１からの画像データをＤＭＡデータバスに転送する。
【０１１５】また、制御信号作成部２４（図２）からのライト信号は、アドレス制御部１５（図１）を介して、アドレス信号と共にメモリ１４に送られる。そして、ライト信号が出力されている間のアドレス信号に基づいて、ＤＭＡデータバス上に転送された画像データが、メモリ１４の指定されたアドレスに書き込まれる。セレクタ部２３は（図１１）、上記した画像データのＤＭＡ転送が終了した後、回答論理セレクタ４６を介して入出力Ｉ／Ｆ７３(２)への回答信号を非アクティブとする（タイミングｔ１５）。
【０１１６】上記したように、本実施形態のフィルムスキャナ１０では、データ設定レジスタ３２が記憶している入出力Ｉ／Ｆのデータバス情報（データ処理部１３の端子群５２,５３に対する入出力Ｉ／Ｆの接続方式）に基づいて、ＣＰＵデータバス（データ処理部１３の端子群６２）と端子群５２,５３との間のデータ転送経路、および、ＤＭＡデータバスと端子群５２,５３との間のデータ転送経路が形成されるため、事前にデータ設定レジスタ３２の記憶内容を書き換えることにより、入出力Ｉ／Ｆの複数の接続方式（例えば入出力Ｉ／Ｆ７３(１),７３(２)）に対応できる。
【０１１７】また、本実施形態のフィルムスキャナ１０では、制御設定レジスタ３３が記憶している入出力Ｉ／Ｆの制御バス情報（データ処理部１３の端子群５４,５５に対する入出力Ｉ／Ｆの接続方式）に基づいて、ＣＰＵ制御バス（データ処理部１３の端子群６３）と端子群５４,５５との間の信号転送経路、および、ＤＭＡ制御バスと端子群５４,５５との間の信号転送経路が形成されるため、事前に制御設定レジスタ３３の記憶内容を書き換えることにより、入出力Ｉ／Ｆの複数の接続方式（例えば入出力Ｉ／Ｆ７３(１),７３(２)）に対応できる。
【０１１８】さらに、本実施形態のフィルムスキャナ１０では、要求論理設定レジスタ３４が記憶している入出力Ｉ／Ｆの要求信号の論理情報と、回答論理設定レジスタ３５が記憶している入出力Ｉ／Ｆの回答信号の論理情報とに基づいて、データ処理部１３と入出力Ｉ／Ｆとの間の論理の整合性がとられるため、事前に要求論理設定レジスタ３４，回答論理設定レジスタ３５の記憶内容を書き換えることにより、入出力Ｉ／Ｆの論理が変更になった場合でも、確実にハンドシェーク通信を実行できる。
【０１１９】したがって、本実施形態のフィルムスキャナ１０によれば、入出力Ｉ／Ｆの仕様（接続方式，ハンドシェーク論理）に変更があっても、ハードウエア（データ処理部）を新たに開発する必要がなく、開発に要する費用と時間を確実に節約できる。なお、上記した実施形態では、データ処理部１３に対して図１４の入出力Ｉ／Ｆ７３(１)を接続する例と、図１５の入出力Ｉ／Ｆ７３(２)を接続する例とを説明したが、データ処理部１３に接続できる入出力Ｉ／Ｆは上記２つに限らない。データを入出力する端子群の構成（「独立」または「共通」）、制御信号を入力する端子群の構成（「独立」または「共通」）、要求信号の論理（「負」または「正」）、および、回答信号の論理（「負」または「正」）を任意に組み合わせた入出力Ｉ／Ｆであれば何れでも、データ処理部１３と組み合わせてフィルムスキャナ１０を構成することができる。
【０１２０】また、上記した実施形態では、画像入力装置の一例としてフィルムスキャナ１０を説明したが、本発明は、フラットベッドスキャナやデジタルカメラなど、イメージセンサやＡ／Ｄ変換器を有する画像入力装置であれば全てに適用できる。さらに、上記した実施形態では、画像データをＤＭＡ転送する装置（データ処理部１３）について説明したが、本発明は、画像データ以外のデータをＤＭＡ転送する装置にも適用できる。例えば、計測機器の内部において計測データをＤＭＡ転送する装置や、コンピュータの内部において有限要素法による解析データをＤＭＡ転送する装置、ＧＰＳ(Global Positioning System)の内部において位置データをＤＭＡ転送する装置に、本発明を適用することが考えられる。
【０１２１】また、入出力Ｉ／Ｆを１つずつ結合するシステムを説明したが、同時に複数の入出力Ｉ／Ｆを結合させることも可能であり、製品としての付加価値を上げることができるという利点もある。
【０１２２】
【発明の効果】以上説明したように、本発明のデータ転送装置では、レジスタ部に記憶されている入出力インターフェースの仕様に基づいて、データ転送経路や信号転送経路を変更したり、ハンドシェーク論理の整合をとったりするため、事前にレジスタ部の記憶内容を書き換えることで、入出力インターフェースの複数の仕様（接続方式，ハンドシェーク論理）に対応可能となる。
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| 【出願人】 |
【識別番号】０００００４１１２
【氏名又は名称】株式会社ニコン
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| 【出願日】 |
平成１２年１０月４日（２０００．１０．４） |
| 【代理人】 |
【識別番号】１０００７２７１８
【弁理士】
【氏名又は名称】古谷 史旺
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| 【公開番号】 |
特開２００２−１０８７９９（Ｐ２００２−１０８７９９Ａ） |
| 【公開日】 |
平成１４年４月１２日（２００２．４．１２） |
| 【出願番号】 |
特願２０００−３０４７９４（Ｐ２０００−３０４７９４） |
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