| 【発明の名称】 |
不揮発性半導体記憶装置及びその制御方法 |
| 【発明者】 |
【氏名】濱 崎 拓 也
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| 【要約】 |
【課題】特に暗号化処理を行う構成と組み合わせることにより、記憶されたデータをほぼ完全に保護することが可能な構成を有する不揮発性半導体記憶装置及びその制御方法を提供する。
【解決手段】本発明に係る不揮発性半導体記憶装置及びその制御方法は、各アドレスのメモリセルに記憶されたデータの読出回数を、予め設定される所定の読出回数に制限し、上記所定の読出回数のデータ読出が終了したアドレスのメモリセルのデータを消去するものである。 |
【特許請求の範囲】
【請求項１】各アドレスのメモリセルに記憶されたデータの読出回数を、予め設定される所定の読出回数に制限し、前記所定の読出回数のデータ読出が終了したアドレスのメモリセルのデータを消去することを特徴とする不揮発性半導体記憶装置。
【請求項２】メモリセルのアドレスに対応した個数だけ設けられて、それぞれ、前記各メモリセルのアドレスを指定するアドレス信号がデコードされたデコードアドレス信号、前記メモリセルへのアクセスの可否を制御するチップイネーブル信号、及び、前記メモリセルから読み出されたデータの外部への出力の可否を制御するアウトプットイネーブル信号が入力され、前記デコードアドレス信号の入力により活性化されて、前記チップイネーブル信号及び前記アウトプットイネーブル信号に応じた出力信号を出力するＯＲ論理ゲートと、前記メモリセルからのデータ読出が終了して、前記アウトプットイネーブル信号が第１の論理レベルから第２の論理レベルに変化することにより前記ＯＲ論理ゲートの出力信号が前記第１の論理レベルから前記第２の論理レベルに変化するパルスエッジのトリガーとしての入力に応じて、前記アドレスの前記メモリセルのデータ消去のための昇圧電圧発生指令信号を出力する論理回路と、前記昇圧電圧発生指令信号に応じて、前記アドレスの前記メモリセルのデータ消去のための昇圧電圧を発生する昇圧電圧発生回路と、１回のデータ読出終了後の前記メモリセルに対し前記昇圧電圧によるデータ消去が行われるメモリセルアレイと、前記アウトプットイネーブル信号に応じて、前記メモリセルから読み出されたデータをデータ出力ノードに出力するトランスファゲートと、を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項３】メモリセルのアドレスに対応した個数だけ設けられて、それぞれ、前記各メモリセルのアドレスを指定するアドレス信号がデコードされたデコードアドレス信号、前記メモリセルへのアクセスの可否を制御するチップイネーブル信号、及び、前記メモリセルから読み出されたデータの外部への出力の可否を制御するアウトプットイネーブル信号が入力され、前記デコードアドレス信号の入力により活性化されて、前記チップイネーブル信号及び前記アウトプットイネーブル信号に応じた出力信号を出力するＯＲ論理ゲートと、前記メモリセルのアドレスに対応した個数だけ設けられて、それぞれ、前記各メモリセルからのデータ読出が終了して、前記アウトプットイネーブル信号が第１の論理レベルから第２の論理レベルに変化することにより前記ＯＲ論理ゲートの出力信号が前記第１の論理レベルから前記第２の論理レベルに変化するパルスエッジのトリガーとしての入力に応じて、カウント値をカウントアップして出力するカウンタと、前記各メモリセルからのデータ読出が可能な読出回数が設定される読出回数設定レジスタと、前記カウンタから出力される前記カウント値と前記読出回数設定レジスタに設定された前記読出回数とを比較し、一致又は不一致の比較結果信号を出力するコンパレータと、前記一致の比較結果信号の入力に応じて、前記アドレスのメモリセルのデータ消去のための昇圧電圧発生指令信号を出力する論理回路と、前記昇圧電圧発生指令信号に応じて、前記アドレスのメモリセルのデータ消去のための昇圧電圧を発生する昇圧電圧発生回路と、前記読出回数のデータ読出終了後のメモリセルに対し前記昇圧電圧によるデータ消去が行われるメモリセルアレイと、前記アウトプットイネーブル信号に応じて、前記メモリセルから読み出されたデータをデータ出力ノードに出力するトランスファゲートと、を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項４】各アドレスのメモリセルに記憶されたデータの読出回数を、予め設定される所定の読出回数に制限し、前記所定の読出回数のデータ読出が終了したアドレスのメモリセルのデータを消去することを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項５】デコードアドレス信号により指定されたアドレスのメモリセルからのデータ読出を行うステップと、前記メモリセルからのデータ読出の終了後、前記アドレスのメモリセルのデータ消去のための昇圧電圧を発生させるステップと、前記アドレスのメモリセルに前記昇圧電圧に基づくデータ消去電圧パルスを印加してデータ消去を行うステップと、を備えていることを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項６】デコードアドレス信号により指定されたアドレスのメモリセルからのデータ読出を行うステップと、メモリセルからのデータ読出の終了後、前記アドレスのメモリセルからのデータ読出回数のカウント値を１だけカウントアップするステップと、予め設定された所定の読出回数と前記カウント値とを比較し、比較の結果が一致であるときは、前記アドレスのメモリセルのデータ消去のための昇圧電圧を発生させるステップと、前記アドレスのメモリセルに前記昇圧電圧に基づくデータ消去電圧パルスを印加してデータ消去を行うステップと、を備えていることを特徴とする不揮発性半導体記憶装置の制御方法。
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【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記憶装置及びその制御方法に関する。
【０００２】
【従来の技術】電源を切っても記憶されたデータが保持されている不揮発性半導体記憶装置は、従来より、様々な用途に広く使用されている。
【０００３】また、装置内にセキュリティ領域を設けてパスワード照合を行うことにより、装置内のメモリセルへの不正なアクセスを禁止する暗号化処理を行う構成を有する不揮発性半導体記憶装置は、種々のものが用途に応じて使用されている。
【０００４】
【発明が解決しようとする課題】しかし、どのような暗号化処理を行ったとしても、記憶されたデータが保持されている限り、不正なアクセスによってデータが読み出されたり複製されたりする可能性は、依然として存在する。
【０００５】本発明は上記問題点に鑑みてなされたもので、その目的は、特に暗号化処理を行う構成と組み合わせることにより、記憶されたデータをほぼ完全に保護することが可能な構成を有する不揮発性半導体記憶装置及びその制御方法を提供することである。
【０００６】
【課題を解決するための手段】本発明に係る不揮発性半導体記憶装置によれば、各アドレスのメモリセルに記憶されたデータの読出回数を、予め設定される所定の読出回数に制限し、上記所定の読出回数のデータ読出が終了したアドレスのメモリセルのデータを消去することを特徴とする。
【０００７】本発明に係る不揮発性半導体記憶装置の具体的な第１の構成によれば、メモリセルのアドレスに対応した個数だけ設けられて、それぞれ、上記各メモリセルのアドレスを指定するアドレス信号がデコードされたデコードアドレス信号、上記メモリセルへのアクセスの可否を制御するチップイネーブル信号、及び、上記メモリセルから読み出されたデータの外部への出力の可否を制御するアウトプットイネーブル信号が入力され、上記デコードアドレス信号の入力により活性化されて、上記チップイネーブル信号及び上記アウトプットイネーブル信号に応じた出力信号を出力するＯＲ論理ゲートと、上記メモリセルからのデータ読出が終了して、上記アウトプットイネーブル信号が第１の論理レベルから第２の論理レベルに変化することにより上記ＯＲ論理ゲートの出力信号が上記第１の論理レベルから上記第２の論理レベルに変化するパルスエッジのトリガーとしての入力に応じて、上記アドレスの上記メモリセルのデータ消去のための昇圧電圧発生指令信号を出力する論理回路と、上記昇圧電圧発生指令信号に応じて、上記アドレスの上記メモリセルのデータ消去のための昇圧電圧を発生する昇圧電圧発生回路と、１回のデータ読出終了後の上記メモリセルに対し上記昇圧電圧によるデータ消去が行われるメモリセルアレイと、上記アウトプットイネーブル信号に応じて、上記メモリセルから読み出されたデータをデータ出力ノードに出力するトランスファゲートとを備えていることを特徴とする。
【０００８】この構成は、特に暗号化処理を行う構成と組み合わせることにより、記憶されたデータをほぼ完全に保護することができる。
【０００９】本発明に係る不揮発性半導体記憶装置の具体的な第２の構成によれば、メモリセルのアドレスに対応した個数だけ設けられて、それぞれ、上記各メモリセルのアドレスを指定するアドレス信号がデコードされたデコードアドレス信号、上記メモリセルへのアクセスの可否を制御するチップイネーブル信号、及び、上記メモリセルから読み出されたデータの外部への出力の可否を制御するアウトプットイネーブル信号が入力され、上記デコードアドレス信号の入力により活性化されて、上記チップイネーブル信号及び上記アウトプットイネーブル信号に応じた出力信号を出力するＯＲ論理ゲートと、上記メモリセルのアドレスに対応した個数だけ設けられて、それぞれ、上記各メモリセルからのデータ読出が終了して、上記アウトプットイネーブル信号が第１の論理レベルから第２の論理レベルに変化することにより上記ＯＲ論理ゲートの出力信号が上記第１の論理レベルから上記第２の論理レベルに変化するパルスエッジのトリガーとしての入力に応じて、カウント値をカウントアップして出力するカウンタと、上記各メモリセルからのデータ読出が可能な読出回数が設定される読出回数設定レジスタと、上記カウンタから出力される上記カウント値と上記読出回数設定レジスタに設定された上記読出回数とを比較し、一致又は不一致の比較結果信号を出力するコンパレータと、上記一致の比較結果信号の入力に応じて、上記アドレスのメモリセルのデータ消去のための昇圧電圧発生指令信号を出力する論理回路と、上記昇圧電圧発生指令信号に応じて、上記アドレスのメモリセルのデータ消去のための昇圧電圧を発生する昇圧電圧発生回路と、上記読出回数のデータ読出終了後のメモリセルに対し上記昇圧電圧によるデータ消去が行われるメモリセルアレイと、上記アウトプットイネーブル信号に応じて、上記メモリセルから読み出されたデータをデータ出力ノードに出力するトランスファゲートとを備えていることを特徴とする。
【００１０】この構成は、用途に応じた適当な読出回数を設定可能にするとともに、特に暗号化処理を行う構成と組み合わせることにより、記憶されたデータをほぼ完全に保護することができる。
【００１１】本発明に係る不揮発性半導体記憶装置の制御方法によれば、各アドレスのメモリセルに記憶されたデータの読出回数を、予め設定される所定の読出回数に制限し、上記所定の読出回数のデータ読出が終了したアドレスのメモリセルのデータを消去することを特徴とする。
【００１２】本発明に係る不揮発性半導体記憶装置の制御方法の具体的な第１の構成によれば、デコードアドレス信号により指定されたアドレスのメモリセルからのデータ読出を行うステップと、上記メモリセルからのデータ読出の終了後、上記アドレスのメモリセルのデータ消去のための昇圧電圧を発生させるステップと、上記アドレスのメモリセルに上記昇圧電圧に基づくデータ消去電圧パルスを印加してデータ消去を行うステップとを備えていることを特徴とする。
【００１３】この構成は、特に暗号化処理を行う構成と組み合わせることにより、記憶されたデータをほぼ完全に保護することができる。
【００１４】本発明に係る不揮発性半導体記憶装置の制御方法の具体的な第２の構成によれば、デコードアドレス信号により指定されたアドレスのメモリセルからのデータ読出を行うステップと、メモリセルからのデータ読出の終了後、上記アドレスのメモリセルからのデータ読出回数のカウント値を１だけカウントアップするステップと、予め設定された所定の読出回数と上記カウント値とを比較し、比較の結果が一致であるときは、上記アドレスのメモリセルのデータ消去のための昇圧電圧を発生させるステップと、上記アドレスのメモリセルに上記昇圧電圧に基づくデータ消去電圧パルスを印加してデータ消去を行うステップとを備えていることを特徴とする。
【００１５】この構成は、用途に応じた適当な読出回数を設定可能にするとともに、特に暗号化処理を行う構成と組み合わせることにより、記憶されたデータをほぼ完全に保護することができる。
【００１６】
【発明の実施の形態】以下、本発明に係る不揮発性半導体記憶装置及びその制御方法の実施の形態について、図面を参照しながら説明する。
【００１７】本発明に係る不揮発性半導体記憶装置及びその制御方法は、メモリセルに記憶されたデータの読出回数を所定回数に制限し、読出回数がその所定回数に達したときにそのメモリセルのデータを消去する点に特徴があるものである。
【００１８】図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の要部（図１（ａ））及び全体（図１（ｂ））の構成を示すブロック図である。
【００１９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の要部が含まれる全体の構成は、図１（ｂ）に示すように、入力されたアドレス信号ADDRESSをデコードしてデコードアドレス信号として出力するアドレスデコーダ１１と、メモリセルのアドレスを指定するアドレス信号がデコードされたデコードアドレス信号、メモリセルへのアクセスの可否を制御するチップイネーブル信号ＣＥ，メモリセルから読み出されたデータの外部への出力の可否を制御するアウトプットイネーブル信号ＯＥ，各メモリセルのデータ書込及びデータ消去の可否を制御するライトイネーブル信号ＷＥ，全メモリセルの一括データ書込及び一括データ消去の可否を制御するバルクイネーブル信号ＢＥ、及び、各動作タイミングを制御するクロック信号ＣＬＫの入力に応じて、装置全体の動作を制御する制御信号を出力するコントロール回路１２と、制御信号の入力に応じて、データ書込及びデータ消去のための昇圧電圧ＶPPを発生する昇圧電圧ＶPP発生回路１３と、デコードアドレス信号、制御信号及び昇圧電圧ＶPPの入力に応じて、データ書込、データ読出及びデータ消去が行われるメモリセルアレイ１４とから構成されている。
【００２０】この図１（ｂ）に示されている不揮発性半導体記憶装置の全体の概略構成は、通常の不揮発性半導体記憶装置と同様のものである。本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成上の特徴は、図１（ａ）の要部の構成に示されている。
【００２１】図１（ａ）に示す本発明の第１の実施の形態に係る不揮発性半導体記憶装置の要部は、メモリセルのアドレスに対応した個数だけ設けられて、それぞれ、各メモリセルのアドレスを指定するアドレス信号がデコードされたデコードアドレス信号、メモリセルへのアクセスの可否を制御するチップイネーブル信号ＣＥ、及び、メモリセルから読み出されたデータの外部への出力の可否を制御するアウトプットイネーブル信号ＯＥが入力され、デコードアドレス信号の入力により活性化されて、チップイネーブル信号ＣＥ及びアウトプットイネーブル信号ＯＥに応じた出力信号を出力するＯＲ論理ゲート１と、メモリセルからのデータ読出が終了したとき、即ち、アウトプットイネーブル信号ＯＥが第１の論理レベル（ここではＬ（Low）レベル）から第２の論理レベル（ここではＨ（High）レベル）に変化することによりＯＲ論理ゲート１の出力信号が第１の論理レベルから第２の論理レベルに変化するパルスエッジのトリガーとしての入力に応じて、デコードアドレス信号により指定されるアドレスのメモリセルのデータ消去のための昇圧電圧ＶPP発生指令信号を出力するフリップフロップ２と、昇圧電圧ＶPP発生指令信号に応じて、上記アドレスのメモリセルのデータ消去のための昇圧電圧ＶPPを発生する昇圧電圧ＶPP発生回路１３と、１回のデータ読出終了後のメモリセルに対し昇圧電圧ＶPPによるデータ消去が行われるメモリセルアレイ１４と、アウトプットイネーブル信号ＯＥに応じて、メモリセルから読み出されたデータをデータ出力ノードＯＵＴに出力するトランスファゲート３とを備えている。
【００２２】ＯＲ論理ゲート１及びフリップフロップ２は、例えば、図１（ｂ）におけるコントロール回路１２に含まれるものとして構成することができる。
【００２３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置及びその制御方法は、メモリセルに記憶されたデータの読出回数を１回に制限し、１回のデータ読出終了後にそのメモリセルのデータを消去する点に特徴があるものである。
【００２４】図２は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の制御方法の手順、即ち、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作を示したフローチャートであり、図３は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置及びその制御方法におけるデータ読出及びデータ読出後のデータ消去の際の主要信号波形を示したタイミングチャートである。
【００２５】以下、図１，図２及び図３を参照しながら、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の制御方法の手順、即ち、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作について説明する。
【００２６】タイミングＡにおいて、アドレスデコーダ１１によりデコードされたデコードアドレス信号がコントロール回路１２に入力され、かつ、チップイネーブル信号ＣＥ及びアウトプットイネーブル信号ＯＥがＬレベルになると（ステップＳ１）、そのデコードアドレス信号により指定されたアドレスのメモリセルからのデータ読出が行われる（ステップＳ２）。アウトプットイネーブル信号ＯＥがＬレベルになることによりトランスファゲート３は導通状態となっており、メモリセルから読み出されたデータは、トランスファゲート３を介してデータ出力ノードＯＵＴに出力される。データ読出動作は、上記アドレスのメモリセルからのデータ読出が完全に終了するまで行われる（ステップＳ３）。
【００２７】このときデコードアドレス信号に対応するＯＲ論理ゲート１は活性化されており、チップイネーブル信号ＣＥ及びアウトプットイネーブル信号ＯＥがＬレベルになっているので、そのＯＲ論理ゲート１の出力信号はＬレベルになっている。また、フリップフロップ２の出力信号もＬレベルになっているので、昇圧電圧ＶPP発生回路１３の出力は非昇圧電圧（ここでは、例えば５Ｖ）となっている。
【００２８】メモリセルからのデータ読出が終了した後、タイミングＢにおいて、アウトプットイネーブル信号ＯＥがＬレベルからＨレベルになると、デコードアドレス信号により活性化されているＯＲ論理ゲート１の出力信号がＬレベルからＨレベルになり、その立ち上がりエッジがフリップフロップ２のクロックノードＣＬＫＦにトリガーとして入力されると、フリップフロップ２は、デコードアドレス信号により指定されるアドレスのメモリセルのデータ消去のための昇圧電圧ＶPP発生指令信号を、昇圧電圧ＶPP発生回路１３に対し出力する。昇圧電圧ＶPP発生指令信号に応じて、昇圧電圧ＶPP発生回路１３は昇圧電圧ＶPP（ここでは、例えば１２Ｖ）を発生し、デコードアドレス信号により指定されるアドレスのメモリセルに昇圧電圧ＶPPに基づくデータ消去電圧パルスを印加してデータ消去を行うと（ステップＳ４）、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の制御方法の手順、即ち、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作が終了する。
【００２９】以上説明したように、本発明の第１の実施の形態に係る不揮発性半導体記憶装置及びその制御方法は、メモリセルに記憶されたデータの読出回数を１回に制限し、１回のデータ読出終了後にそのメモリセルのデータを消去するので、特に暗号化処理を行う構成と組み合わせることにより、記憶されたデータをほぼ完全に保護することができる。
【００３０】図４は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の要部の構成を示すブロック図である。尚、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の全体の構成は、図１（ｂ）に示したものと同様の構成となる。
【００３１】図４に示す本発明の第２の実施の形態に係る不揮発性半導体記憶装置の要部は、メモリセルのアドレスに対応した個数だけ設けられて、それぞれ、各メモリセルのアドレスを指定するアドレス信号がデコードされたデコードアドレス信号、メモリセルへのアクセスの可否を制御するチップイネーブル信号ＣＥ、及び、メモリセルから読み出されたデータの外部への出力の可否を制御するアウトプットイネーブル信号ＯＥが入力され、デコードアドレス信号の入力により活性化されて、チップイネーブル信号ＣＥ及びアウトプットイネーブル信号ＯＥに応じた出力信号を出力するＯＲ論理ゲート１と、メモリセルのアドレスに対応した個数だけ設けられて、それぞれ、メモリセルからのデータ読出が終了したとき、即ち、アウトプットイネーブル信号ＯＥが第１の論理レベル（ここではＬ（Low）レベル）から第２の論理レベル（ここではＨ（High）レベル）に変化することによりＯＲ論理ゲート１の出力信号が第１の論理レベルから第２の論理レベルに変化するパルスエッジのトリガーとしての入力に応じて、カウント値をカウントアップして出力するカウンタ４と、各メモリセルからのデータ読出が可能な読出回数が設定される読出回数設定レジスタ５と、カウンタ４から出力されるカウント値と読出回数設定レジスタ５に設定された読出回数とを比較し、一致又は不一致の比較結果信号を出力するコンパレータ６と、一致の比較結果信号の入力に応じて、デコードアドレス信号により指定されるアドレスのメモリセルのデータ消去のための昇圧電圧ＶPP発生指令信号を出力するフリップフロップ２と、昇圧電圧ＶPP発生指令信号に応じて、上記アドレスのメモリセルのデータ消去のための昇圧電圧ＶPPを発生する昇圧電圧ＶPP発生回路１３と、上記読出回数のデータ読出終了後のメモリセルに対し昇圧電圧ＶPPによるデータ消去が行われるメモリセルアレイ１４と、アウトプットイネーブル信号ＯＥに応じて、メモリセルから読み出されたデータをデータ出力ノードＯＵＴに出力するトランスファゲート３とを備えている。
【００３２】ＯＲ論理ゲート１，カウンタ４，読出回数設定レジスタ５，コンパレータ６及びフリップフロップ２は、例えば、図１（ｂ）におけるコントロール回路１２に含まれるものとして構成することができる。
【００３３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置及びその制御方法は、メモリセルに記憶されたデータの読出回数を、予め読出回数設定レジスタ５に設定される読出回数に制限し、その読出回数のデータ読出終了後にそのメモリセルのデータを消去する点に特徴があるものである。
【００３４】図５は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の制御方法の手順、即ち、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の動作を示したフローチャートである。
【００３５】尚、本発明の第２の実施の形態に係る不揮発性半導体記憶装置及びその制御方法において設定された読出回数の最後の回のデータ読出及びデータ読出後のデータ消去の際の主要信号波形を示したタイミングチャートは、図３のタイミングチャートと同様のものとなる。後述するように、設定された読出回数の最後の回以外の回のデータ読出終了の際には、図３のタイミングＢに示されるように昇圧電圧ＶPPが非昇圧電圧から昇圧電圧に昇圧されることはない。
【００３６】以下、図４，図５及び図３を参照しながら、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の制御方法の手順、即ち、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の動作について説明する。
【００３７】タイミングＡにおいて、アドレスデコーダ１１によりデコードされたデコードアドレス信号がコントロール回路１２に入力され、かつ、チップイネーブル信号ＣＥ及びアウトプットイネーブル信号ＯＥがＬレベルになると（ステップＳ１１）、そのデコードアドレス信号により指定されたアドレスのメモリセルからのデータ読出が行われる（ステップＳ１２）。アウトプットイネーブル信号ＯＥがＬレベルになることによりトランスファゲート３は導通状態となっており、メモリセルから読み出されたデータは、トランスファゲート３を介してデータ出力ノードＯＵＴに出力される。データ読出動作は、上記アドレスのメモリセルからのデータ読出が完全に終了するまで行われる（ステップＳ１３）。
【００３８】このときデコードアドレス信号に対応するＯＲ論理ゲート１は活性化されており、チップイネーブル信号ＣＥ及びアウトプットイネーブル信号ＯＥがＬレベルになっているので、そのＯＲ論理ゲート１の出力信号はＬレベルになっている。また、後述するようにコンパレータから一致の比較結果信号が入力されない限り、フリップフロップ２の出力信号もＬレベルになっているので、昇圧電圧ＶPP発生回路１３の出力は非昇圧電圧（ここでは、例えば５Ｖ）となっている。
【００３９】メモリセルからのデータ読出が終了した後、タイミングＢにおいて、アウトプットイネーブル信号ＯＥがＬレベルからＨレベルになると、デコードアドレス信号により活性化されているＯＲ論理ゲート１の出力信号がＬレベルからＨレベルになり、その立ち上がりエッジがカウンタ４のクロックノードＣＬＫＣにトリガーとして入力されると、カウンタ４は、そのカウント値を１だけカウントアップしてコンパレータ６に対し出力する（ステップＳ１４）。
【００４０】コンパレータ６は、予め読出回数設定レジスタ５に設定された読出回数とカウンタ４から出力されたカウント値とを比較し（ステップＳ１５）、比較の結果が不一致であるときは、不一致の比較結果信号であるＬレベルの出力信号をフリップフロップ２に対し継続して出力する。従って、フリップフロップ２の出力信号もＬレベルのままであるので、昇圧電圧ＶPP発生回路１３の出力は非昇圧電圧（ここでは、例えば５Ｖ）となっている。比較の結果が不一致であるということは、既に読み出した回数が、設定された読出回数に達しておらす、上記アドレスのメモリセルからのデータ読出がまだ可能であることを意味するので、装置の制御方法の手順、即ち、装置の動作は、最初に戻って、上記ステップ１１からステップ１５までを繰り返す（ステップＳ１６）。
【００４１】一方、比較の結果が一致であるときは、コンパレータ６は、不一致の比較結果信号であるＬレベルの出力信号を一致の比較結果信号であるＨレベルの出力信号に切り替えて、フリップフロップ２に対し出力する（ステップＳ１６）。コンパレータ６の出力信号がＬレベルの不一致の比較結果信号からＨレベルの一致の比較結果信号に切り替わり、その立ち上がりエッジがフリップフロップ２のクロックノードＣＬＫＦにトリガーとして入力されると、フリップフロップ２は、デコードアドレス信号により指定されるアドレスのメモリセルのデータ消去のための昇圧電圧ＶPP発生指令信号を、昇圧電圧ＶPP発生回路１３に対し出力する。昇圧電圧ＶPP発生指令信号に応じて、昇圧電圧ＶPP発生回路１３は昇圧電圧ＶPP（ここでは、例えば１２Ｖ）を発生し、デコードアドレス信号により指定されるアドレスのメモリセルに昇圧電圧ＶPPに基づくデータ消去電圧パルスを印加してデータ消去を行うと（ステップＳ１７）、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の制御方法の手順、即ち、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の動作が終了する。
【００４２】以上説明したように、本発明の第２の実施の形態に係る不揮発性半導体記憶装置及びその制御方法は、メモリセルに記憶されたデータの読出回数を、予め読出回数設定レジスタ５に設定される読出回数に制限し、その読出回数のデータ読出終了後にそのメモリセルのデータを消去するので、用途に応じた適当な読出回数を設定可能にするとともに、特に暗号化処理を行う構成と組み合わせることにより、記憶されたデータをほぼ完全に保護することができる。
【００４３】
【発明の効果】本発明に係る不揮発性半導体記憶装置及びその制御方法によれば、各アドレスのメモリセルに記憶されたデータの読出回数を、予め設定される所定の読出回数に制限し、上記所定の読出回数のデータ読出が終了したアドレスのメモリセルのデータを消去することとしたので、特に暗号化処理を行う構成と組み合わせることにより、記憶されたデータをほぼ完全に保護することができる。
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| 【出願人】 |
【識別番号】０００２２１１９９
【氏名又は名称】東芝マイクロエレクトロニクス株式会社
【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
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| 【出願日】 |
平成１２年９月２７日（２０００．９．２７） |
| 【代理人】 |
【識別番号】１０００６４２８５
【弁理士】
【氏名又は名称】佐藤 一雄 （外３名）
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| 【公開番号】 |
特開２００２−１０８７１６（Ｐ２００２−１０８７１６Ａ） |
| 【公開日】 |
平成１４年４月１２日（２００２．４．１２） |
| 【出願番号】 |
特願２０００−２９３５５５（Ｐ２０００−２９３５５５） |
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