トップ :: G 物理学 :: G06 計算;計数




【発明の名称】 キャッシュ制御装置及びプロセッサ
【発明者】 【氏名】牟田 俊之
【要約】 【課題】キャッシュメモリ参照命令の実行より先行して起動してデータリプレースを行い、キャッシュミス時のレーテンシを短縮する。

【解決手段】ロードストアユニットのキャッシュリプレース制御において、第１キュー選択論理回路４１、第２キュー選択論理回路４２、調停部４３とを備え、前記第１キュー選択論理回路はキュー３１に格納された前記キャッシュメモリへのアクセス命令を順次選択し、前記第２キュー選択論理回路は、前記キャッシュメモリへの前記アクセス命令において、前記キューに格納されている未発行のアクセス命令を前記第１キュー選択論理回路の選択に先行して選択し、前記調停部は前記第１キュー選択論理回路が選択した前記アクセス命令と、前記第２キュー選択論理回路が選択した前記先行アクセス命令とを調停して、前記キャッシュメモリにアクセスを行う。
【特許請求の範囲】
【請求項１】 キューのエントリに格納されたアクセス命令を選択して発行する手段と、発行された前記命令によりキャッシュメモリにアクセスする手段と、前記キャッシュメモリにアクセスし、キャッシュミスしたとき、次メモリへのアクセス命令を発行する手段と、前記次メモリにアクセスして取得したデータを前記キャッシュメモリに登録するデータリプレース制御手段と、前記アクセス命令発行手段から前記アクセス命令が発行された後、前記キャッシュメモリに先行してアクセスすることができる先行アクセス手段とを有するプロセッサ。
【請求項２】 前記先行アクセス手段は、前記キャッシュメモリに先行アクセスし、キャッシュミスしたとき、次メモリへのアクセス命令を発行できる請求項１に記載のプロセッサ。
【請求項３】 前記先行アクセス手段は、前記次メモリに先行アクセスして取得したデータを前記キャッシュメモリに登録しデータリプレースを行う請求項２に記載のプロセッサ。
【請求項４】 前記先行アクセス手段は、前記次メモリへの前記先行アクセスがエラーとなった場合には、前記先行アクセスを終了する請求項２に記載のプロセッサ。
【請求項５】 少なくとも第１キュー選択論理回路と、第２キュー選択論理回路と、調停部とを有し、キャッシュメモリへのアクセス発行制御を行うロードストアユニットにおけるキャッシュ制御装置であって、前記第１キュー選択論理回路は、命令発行ユニットからキューに格納された前記キャッシュメモリへのアクセス命令について、順次選択し、前記第２キュー選択論理回路は、命令発行ユニットからキューに格納された前記キャッシュメモリへの前記アクセス命令において、未発行のアクセス命令について前記第１キュー選択論理回路の選択に先行して選択し、前記調停部は、前記第１キュー選択論理回路が選択した前記アクセス命令と、前記第２キュー選択論理回路が選択した前記先行アクセス命令とを調停して、前記キャッシュメモリにアクセスを行うことを特徴とするキャッシュ制御装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、コンピュータのマイクロプロセッサに関し、特に、メモリ参照命令の実行より先行して起動してリプレースを行い、キャッシュミス時のレーテンシの短縮することができるキャッシュ制御装置及びプロセッサに関する。
【０００２】
【従来の技術】マイクロプロセッサでは、 命令順に処理を行うインオーダー処理をパイプライン構成で動作させている。そして、ソフトウエアに対しても、その命令はインオーダーで実行完了が保証されており、ソフトウエアもそれを期待したインプリメントになっていた。
【０００３】近年、マイクロプロセッサでは、スーパースカラやレジスタリネーミング等の技術により命令間の依存関係がない限り、命令順に捕われないで実行するアウトオブオーダー実行を行いつつ、ソフトウエアから見ると順に完了しているように見せることが、実現されている。メモリに関するリードやライトにおいても、同じことが言える。しかし、別に考慮しなければならない点がある。メモリのリードやライトには、 命令をデコードしただけでは判断できない依存関係が、プログラムによって意図されるケースがある。
【０００４】ここで、次のように、２つ命令を含む２つの例を挙げて説明する。

例1)の場合命令（1)で、d0をアドレスとするメモリをリードし、d1にデータ格納し、命令（2)で、d1をアドレスとするメモリをリードし、d3にデータ格納するといものである。これらの２つの命令には、命令（1)の結果を命令(2) で使用している為、レジスタの依存関係がある。そこで、命令（1)及び(2) の順番に命令発行すべきことがハードウエアで判断可能である。
例2)の場合命令（3)では、d0をアドレスとするメモリをリードし、d1にデータ格納し、命令（4)では、d2をアドレスとするメモリをリードし、d3にデータ格納するというものである。しかし、これらの命令（3)及び（4)間の順序について、ハードウエアでは判断できないので、プログラムの意図によって、順序保証の要否を決める必要がある。そこで、次のように、２つのケースＡ、Ｂが考えられる。
ケースＡ命令（4)に到達したとき既に、２つのデータが変更されないことを保証されているなら、順序を変えて読み取っても結果に代わりはない。
ケースＢ命令（3)のデータが、命令（4)のデータの有効・無効を示すフラグの意味であるなら、ケースＡとは異なってくる。他のプロセッサが、命令（4)のデータをライトし、後に命令（3)のデータに有効を示す値をライトした場合に、本命令列の順序を変えて実行すると命令（4)のライトの前にデータをリードし、命令（3)のデータのライト後のデータをリードし、結果として、有効と示されているデータが古いという現象を引き起こす。
【０００５】この様に、 ケースＡは、順序について入替え可能であるが、ケースＢは入替え不可となり、ハードウエアでは判断できない。判断できるのは、プログラマだけということになる。その為、従来はケースＢを想定して、順番に制御する方式をとっていた。しかし、近年は、ケースＡを想定し、順序保証を緩和し、ケースＢについては、順序保証を要求する命令間に、順序保証の為の専用命令をプログラマによってプログラム内に挿入しておき、ハードウエアは、その専用命令があるときに順序保証するという方式がとられている。
【０００６】ここで、図１乃至図３を参照しながら、従来に用いられているハードウエアのシステム構成について説明する。図１には、コンピュータにおけるマイクロプロセッサとメモリとの関連部分について、その構成を概略ブロックで示した。マイクロプロセッサは、プリフェッチユニット１、命令発行ユニット２、リザベーションステーション３、ロードストアユニット４、各演算器８１〜８３、そして、レジスタファイル９を含んでいる。
【０００７】リザベーションステーション３には、複数のキュー３１〜３４が用意されており、キュー３１は、ロードストアユニット４に、そして、キュー３２〜３４は、それぞれ各演算器８１〜８３に対応しており、キュー３１〜３４から命令が供給される。マイクロプロセッサとシステムメモリ７との間に、一次キャッシュメモリ５、二次キャッシュメモリ６及び一次命令キャッシュメモリ１０が設けられている。マイクロプロセッサは、ロードストアユニット４を介して一次キャッシュメモリ５に、更に二次キャッシュメモリ６にアクセスする。
【０００８】次に、図１の破線で囲んだ部分について、より詳細を示す構成を、図２及び図３に示した。図２では、リザベーションステーション３のキュー３１とロードストアユニット４を示している。そして、図３では、一次キャッシュメモリ５を示したが、二次キャッシュメモリ６の概略も示した。
【０００９】キュー３１は、リング構造で制御され、格納用のポインタレジスタとインオーダアクセス発行の為に命令取りだし用のポインタによって制御され、ＦＩＦＯ構成をなしている。キュー３１のエントリは、「serial」「cmd 」「AV」「address 」「DV」「write data」「RDY 」の各フィールドからなる。
【００１０】「serial」は、命令発行ユニットから発行される全命令に付与されるシリアル番号である。ロードストア命令が完了するとき、完了通知の再にシリアル番号が使用される。「cmd 」は、ロードとストアの区別など、アクセスの種類や、アクセスサイズ等を示している。「AV」は、アドレスの有効フラグである。「address 」は、アクセス先のアドレスである。「DV」は、ライトデータの有効フラグである。「write data」は、ライトデータフィールドである。「RDY 」は、アクセスの状態を示す。
【００１１】リザベーションステーション３には、キュー３１のエントリへの格納を制御するための格納先選択論理３５が備えられている。この格納先選択論理３５は、ＦＩＦＯ構成をとっている。その格納先は、ポインタによって指し示される。命令発行ユニットから当キューに対して命令が投入されると、本ポインタが指すキューエントリに、「serial」と「cmd 」を格納し、「RDY 」の状態遷移を行う。
【００１２】アドレスの格納については、アドレスとシリアル番号の組合せで格納指示を受け、各キューのエントリでシリアル番号と「serial」フィールドの比較を行い一致したエントリの「address 」フィールドに格納し、「AV」をオンにするように制御する。ライトデータについても、「write data」フィールドと「DV」に対して同様な制御を行う。
【００１３】ロードストアユニット４には、キュー選択論理４１があり、キュー３１から発行するエントリの選択方針を決めている。ここでは、インオーダーの方針に設定され、発行可能な古いものから選択するようになっている。そして、一次キャッシュメモリ５に選択されたエントリが送出される。次に、図３に示された一次キャッシュメモリ５の構成を説明する。
【００１４】一次キャッシュメモリ５は、通常、タグ部５１とデータ部５２からなる。さらに、一次キャッシュメモリ５には、 リプレース制御部５３があり、リプレース制御資源を４つ並列に動作させることができる。この資源は、一次キャッシュメモリ５にアクセスした際のキャッシュミスにより起動される。既に、リプレース起動中のアドレスについて、後続のアクセスが発行された場合には、リトライの指示を行う。
【００１５】ここで、キュー３１の「RDY 」フィールドに格納されるアクセス状態の遷移について、図４を参照して説明する。そのアクセス状態はＲＩＤＬ、ＲＷＴＡＤ、ＲＷＴＩ及びＲＷＴＲの４状態である。ＲＩＤＬは、本エントリにコマンドが無効か、アクセスの発行を完了したことを示す。
【００１６】ＲＷＴＡＤは、本エントリのコマンドが有効で、かつアクセスの為のアドレス計算完了（「AV」オン）とライトならライトデータ（「DV」オン) を待ち合わせている状態を示す。ＲＷＴＲは、本エントリのコマンドが有効で、アクセス発行を待ち合わせている状態を示す。
【００１７】ＲＷＴＲは、一次キャツシュからのリプライを待ち合わせている状態を示す。そして、それらの状態の遷移条件は、 図４の矢印の符号(A) 〜(B) に示すように、次の通りとなる。
(A) 命令発行ユニット２からのロードストア命令発行により、本キューエントリが選択された。
(B) アドレス計算されてAVオン（ライトならDVオン）となる。
(C) アクセスとして本キューエントリが選択され、一次キャッシュにアクセス発行される。
(D) 発行したアクセスに対して、１次キャッシュよりリトライ応答を受ける。
(E) 発行したアクセスに対して、１次キャッシュより「Valid miss」応答を受ける。
【００１８】次に、図５及び図６のフローチャートを参照して、インオーダー制御におけるロードストアユニット４の動作と、一次キャッシュ５へのアクセス、リプレース制御について説明する。図５及び図６のフローチャートにおける処理は、 通常のロードストアの処理である。先ず、命令発行ユニット２からロードストア命令が発行される（ステップＳ１０１）。
【００１９】ロードストア命令が発行されると、リザベーションステーション３の格納先選択論理３５の動作により、ロードストアをキュー３１に格納し（ステップＳ１０２）、次いで、ロードストアのアドレスを計算する（ステップＳ１０３）。アドレスの計算が終了したならば（Ｙ）、ロード命令かストア命令かを区別して（ステップＳ１０４）、ストア命令の場合（Ｎ）は、ストアデータの計算終了を待ち合わせる（ステップＳ１０５）。
【００２０】この段階で、インオーダーに発行するために、アクセス待ちのキューエントリ間の新旧を判定して、もっとも古いエントリーを選ぶ（ステップＳ１０６）。そこでは、既に発行済の命令で未完了のもがあるかが判定される。未完了のものがある場合（Ｎ）には、その完了を待ち合わせる。未完了のものがない場合（Ｙ）には、一次キャッシュ５へのアクセスを発行する（ステップＳ１０７）。
【００２１】ここで、ロードストアユニット４と一次キャッシュ５の階層が論理又は物理空間で構成され異なっている場合には、一次キャッシュ５へのアクセスアドレスを論理アドレス又は物理アドレスへと変換しなければならない。ところが、この変換においてエラーとなるときがあるため、アクセスを発行した際に、アドレス変換エラーであるかどうかが判断される（ステップＳ１０８）。
【００２２】もし、変換エラーである場合（Ｙ）には、エラー応答して終了する（ステップＳ１１８）。一方、変換エラーでない場合（Ｎ）には、アクセスが発行されるので、この一次キャッシュ５にアクセスされ、一次キャッシュを索引し（ステップＳ１０９）、キャッシュヒットであれば（Ｙ）、データ応答して（ステップＳ１１７）、命令は、終了する。
【００２３】もし、キャッシュミスした場合（Ｎ）には、既にリプレースが起動されているか判定され（ステップＳ１１０）、起動済であれば（Ｙ）、ステップＳ１０６に戻り、ロードストアユニット４にリトライを指示する。ロードストアユニット４では、新旧判定から再度実行する。また、リトライ指示には、もう一つの要因がある。それは、一次キャッシュ５のリプレースの為の資源枯渇である（ステップＳ１１１）。資源が枯渇している場合（Ｙ）には、ステップＳ１０６に戻り、ロードストアユニット４にリトライを指示する。
【００２４】一方、資源が枯渇していない場合（Ｎ）には、二次キャッシュ６の索引を行う（ステップＳ１１２）。ここで、二次キャッシュヒットであれば（Ｙ）、データを一次キャッシュ５ヘ登録してから（ステップＳ１１６）、データ応答し（ステップＳ１１７）、終了する。
【００２５】また、ステップＳ１１２で二次キャッシュミスとなると（Ｎ）、メモリアクセスを起動する（ステップＳ１１３）。メモリ７にアクセスしたとき、アクセスエラーとなっているかどうかが判断される（ステップＳ１１４）。もし、アクセスエラーである場合（Ｙ）には、エラー応答して終了する（ステップＳ１１８）。このとき、キューのエントリにおいて、キャッシュステートを無効状態にしておく。
【００２６】アクセスエラーでなければ（Ｎ）、メモリ７からデータを取り出し、二次キャッシュ６にデータ登録する（ステップＳ１１５）。そして、更に、二次キャッシュ６に登録されたデータを一次キャッシュ５にデータ登録する（ステップＳ１１６）。そこで、データ応答して（ステップＳ１１７）、終了する。
【００２７】以上が、通常のインオーダー制御におけるロードストアの処理フローである。しかし、ミスレイテンシを隠蔽する試みとして、従来より別の手段が考えられている。キャッシュミスを発生した場合に、次のキャッシュミスのアドレスを予測し、キャッシュを検索し、キャッシュミスであれば、リプレースを発生させるというものである。この最も単純な予測の仕方は、キャッシュミスの後では、次のキャッシュラインもミスすると予測する方式である。
【００２８】この方式について、図７及び図８を参照しながら、その動作処理を説明する。この方式においても、図１乃至図３のシステム構成が使われ、基本的な処理フローは、図５及び図６に示したものと同様である。そのため、図７には、図５に示した処理フローを省略して図示していない。ただ、図７に示した処理フローにおいても、図６と同様のステップ部分については、同じステップ符号を示してある。
【００２９】図７の処理フローが図６と異なるところは、ステップＳ１１１でリプレース資源が枯渇しているかどうかが判断された後において、ステップＳ１１２の二次キャッシュ６へのアクセスと同時に、次のミスアドレスを予測して、次のキャッシュラインについてリプレース制御を実行するようにしたことである。図７の処理フローと同時に並列動作するラインリプレース制御の処理フローについて、図８のフローを参照する。
【００３０】並列動作するラインリプレース制御においても、基本的には、図７に示されたリプレース制御の処理と同様である。図８に示したステップＳ２０１からステップＳ２０６までの各ステップは、図７に示したステップＳ１１０からステップＳ１１６までの各ステップに対応している。ただ、図７のリプレース制御の処理においては、ステップＳ１１６で一次キャッシュ５にデータを登録した後、ステップＳ１１７でデータ応答しているのに対し、図８の並列動作するラインリプレース制御では、ステップＳ２０６において一次キャッシュ５にデータを登録すれば十分であり、その後に終了する。
【００３１】この様にすれば、一次キャッシュにおいて連続してキャッシュミスする場合には、もう一つのアクセスを想定し、次のラインについて予測してリプレース制御されるので、キャッシュミスレイテンシを短縮できる。
【００３２】
【発明が解決しようとする課題】これまで、インオーダー制御におけるリプレース制御の処理フローについて述べたが、上述したケースＡ、ケースＢについて見ると、インオーダー制御の場合には、両ケースともにハードウェアはシリアライズして動作することになる。これは、ハードウェアでこの両ケースの区別がつかない為である。
【００３３】ところで、上述の各命令をアウトオブオーダー制御で動作させる場合には、基本的に、ケースＡを基本として動作させることになる。ケースＢでアウトオブオーダー制御で動作させる場合には、メンバー命令を挿入することによって区別されなければならない。このメンバー命令があるときだけ、インオーダー制御を行うことができる。
【００３４】つまり、メンバー命令によって、動作モードを切り替えるという制御が必要となる。アウトオブオーダ制御に性能の優位性があるものの、ケースＢの場合のように、制御上２つの制御を切り換えるという複雑さを持つ。さらに、メンバー命令の挿入は、プログラムを制限することになる。一方、インオーダー制御は、性能面は劣るものの、制御が比較的簡単で、プログラムヘの制限がないという特徴を持っている。
【００３５】また、図７及び図８を参照して上述した次ラインリプレース起動を含むリプレース制御のように、ミスレイテンシを隠蔽する試みが行われている。この次ラインリプレース起動は、キャッシュミスを発生した場合に、次のキャッシュラインもミスすると予測して、キャッシュを検索し、ミスであれば、リプレース起動を発生させているため、そのときどきのプログラムの特性をまったく無視して行われることになる。アクセスがランダムなアドレスに対して発生する場合は、逆効果になるという欠点がある。
【００３６】従って、本発明は、インオーダー制御とアウトオブオーダ制御との両者の長所を有し、キャッシュミス時のレイテンシを改善したリプレース制御を行うことができ、プログラム制限のないインオーダー制御を目的とする。
【００３７】
【課題を解決するための手段】以上の課題を解決するため、本発明では、コンピュータにおけるプロセッサにおいて、キューのエントリに格納されたアクセス命令を選択して発行する手段と、発行された前記命令によりキャッシュメモリにアクセスする手段と、前記キャッシュメモリにアクセスし、キャッシュミスしたとき、次メモリへのアクセス命令を発行する手段と、前記次メモリにアクセスして取得したデータを前記キャッシュメモリに登録するデータリプレース制御手段と、前記アクセス命令発行手段から前記アクセス命令が発行された後、前記キャッシュメモリに先行してアクセスすることができる先行アクセス手段とを備えるようにした。
【００３８】さらに、前記先行アクセス手段は、前記キャッシュメモリに先行アクセスし、キャッシュミスしたとき、次メモリへのアクセス命令を発行でき、前記次メモリに先行アクセスして取得したデータを前記キャッシュメモリに登録しデータリプレースを行い、前記次メモリへの前記先行アクセスがエラーとなった場合には、前記先行アクセスを終了するようにした。
【００３９】また、本発明によれば、コンピュータにおけるロードストアユニットのキャッシュ制御装置において、少なくとも第１キュー選択論理回路と、第２キュー選択論理回路と、調停部とを備え、前記第１キュー選択論理回路は、命令発行ユニットからキューに格納された前記キャッシュメモリへのアクセス命令について、順次選択し、前記第２キュー選択論理回路は、命令発行ユニットからキューに格納された前記キャッシュメモリへの前記アクセス命令において、未発行のアクセス命令について前記第１キュー選択論理回路の選択に先行して選択し、そして前記調停部は、前記第１キュー選択論理回路が選択した前記アクセス命令と、前記第２キュー選択論理回路が選択した前記先行アクセス命令とを調停して、前記キャッシュメモリにアクセスを行うようにした。
【００４０】
【発明の実施の形態】本発明の実施形態について、図９乃至図１６を参照して説明する。本実施形態では、メモリアクセスが何らかの条件を待ち合わせているとき、キャッシュのヒット判定とキャッシュミス時のリプレース動作の起動を行うための専用キャッシュアクセスを定義して、メモリアクセスの正式な実行に先立ち、先行アクセスを発行するように制御するようにした。もし、キャッシュミスが発生すれば、正式な実行の条件成立よりも前に、リプレース起動を行える。そして、アウトオブオーダー制御の性能を持ち、プログラム制限のないインオーダー制御を達成するものである。
【００４１】本実施形態は、上述した従来技術と同様に、図１のコンピュータにおいて破線部分で示したハードウエアのシステム構成に適用されるものである。ここでは、同様のハードウエアを使用するため、そのシステム構成の説明を省略する。図９は、回路資源についてのブロック図を示し、本実施形態に係るリザベーションステーション３とロードストアユニット４のシステム構成を示した。図９に示した構成は、図１のコンピュータにおいて破線で示した部分内のリザベーションステーション３とロードストアユニット４を示している。
【００４２】リザベーションステーション３とロードストアユニット４は、従来技術を示す図２と同様であり、同じ部分には同じ符号を付した。リザベーションステーション３は、キュー３１、キューヘの格納を制御する格納先選択論理回路３５とを有し、図１のリザベーションステーション３と構成上の差異はないが、ロードストアユニット４については、図２の場合に比較して、アクセス発行制御論理回路に、処理２用キュー選択論理回路４２が追加されている。
【００４３】図９のキュー３１おいては、図２の従来におけるキュー３１のエントリフィールドに比較して、「PRE 」の先行アクセスの状態を示すエントリフィールドが加えられていることが特徴である。その他、キュー３１は、リング構造で制御され、格納用のポインタレジスタとインオーダアクセス発行の為に命令取りだし用のポインタによって制御され、ＦＩＦＯをなすこと、そして、「serial」「cmd 」「AV」「address 」「DV」「write data」及び「RDY 」の各フィールドがあることは、図２の従来におけるキュー３１と同様であるので、ここではそれらの説明を省略する。
【００４４】また、格納先選択論理回路３５についても、図２の格納先選択論理回路３５と同様のものであるが、命令発行ユニット２から当キューに対して命令が投入されると、本ポインタが指すキューエントリに、「serial」と「cmd 」を格納して、「PRE 」と「RDY 」の状態遷移を行うようになっている。さらに、図２に示した従来のロードストアユニット４では、キュー選択論理回路４１のみが備えられているのに対し、本実施形態のロードストアユニット４では、処理１用のキュー選択論理回路４１の他に、処理２用のキュー選択論理回路４２を備えたアクセス発行制御論理回路を有している点が異なっている。
【００４５】ここで、アクセス発行には、アクセスと先行アクセスの２種類が用意されている。アクセスは、通常の本来的なのものであり、先行アクセスは、１次キャッシュミスまたは、１次と２次キャッシュミスに先行してリプレースを起動する為のキャッシュ参照である。それぞれのアクセスと先行アクセスにおいて、キュー３１から発行すエントリの選択方針が異なる。アクセスは、インオーダーの方針であるが、先行アクセスに対しては、特にアクセス順について強い要請はなく、そのときに発行可能な、古いものを選択する方針である。そのため、ロードストアユニット４には、これらの方針に従う２つの選択回路として、処理１キュー選択論理回路４１と処理２キュー選択論理回路４２が備えられている。
【００４６】次に、ロードストアユニット４には、２つの選択回路で選ばれたものを調停する調停部４３があり、調停部４３を介して一次キャッシュメモリ５を参照する。調停部４３では、処理１キュー選択論理回路４１とキュー選択論理回路４２とで、同一クロックで２つのアクセスが有効な場合に処理１キュー選択論理回路４１のアクセスを選択する論理を持っている。
【００４７】さらに、図９では、一次キャッシュメモリ、二次キャッシュメモリについては図示してないが、図３に示したと同様の一次キャッシュメモリ５、二次キャッシュメモリ６がシステムメモリ７の間に接続されている。そして、 二次キャッシュメモリ６では、４つのリプレース制御資源０〜３を並列に動作させることができる。これらの資源０〜３は、アクセスや先行アクセスにおけるキャッシュミスにより起動される。
【００４８】既に起動中のアドレスに対して、後続のアクセスが発行された場合は、リトライの指示が出される。一方、先行アクセスが発行された場合は、正常応答を行い、無効データのまま正常応答する。先行アクセス時のデータは無効である。ただ、４つのリプレース制御資源０〜３の全てを先行アクセスに割り当てることは、アクセスに対して資源枯渇を引き起こすので、先行アクセスに割り当てを制限する。資源数ｎに対し、先行アクセスで使用できる資源数ｍを、ｍ＜ｎのようにし、例えば、ｍ＝２と設定しておく。
【００４９】なお、先行アクセスで使用できる資源を制限することにより、先行リプレースが受理されない可能性が出てくるが、受理されない先行リプレースに対しては、再度のアクセス要求を生成するようにしておけば対処することができる。次に、キュー３１のエントリフィールド「PRE 」で取り得る先行アクセスにおける状態について、図１０を参照して説明する。
【００５０】先行アクセスの状態を示す「PRE 」については、以下の４状態がある。ＰＩＤＬは、本エントリにコマンドが無効か、先行アクセスの発行を完了したことを示す。ＰＷＴＡは、本エントリのコマンドが有効で、かつ先行アクセスの為のアドレス計算完了（「AV」オン) を待ち合わせている状態を示す。
【００５１】ＰＷＴＩは、本エントリのコマンドが有効で、先行アクセス発行を待ち合わせている状態を示す。ＰＷＴＲは、一次キャッシュからのリプライを待ち合わせている状態を示す。これらの状態についての遷移条件は、図１０の矢印(a) 〜(f) に示され、次の通りである。
(a) 命令発行ユニットからのロードストア命令発行により、本キューエントリが選択された。
(b) 「AV」フラグがオンになった。
(c) 先行アクセスとして本キューエントリが選択され、一次キャッシュに発行された。
(d) 発行した先行アクセスに対して、１次キャッシュよりリトライ応答を受けた。
(e) 発行した先行アクセスに対して、１次キャッシュよりvalid 応答を受けた。
(f) 「RDY 」がＲＩＤＬに遷移した（アクセスの発行が成功した為、もはや先行アクセスが不要になった）。
【００５２】次に、本実施形態におけるリプレース制御におけるアクセスと先行アクセスを発行するインオーダー制御の動作フローを、図１１及び図１２のフローチャートを参照して、説明する。ここで、上述したように、本実施形態によるリプレース制御においては、キャッシュメモリへの本来のアクセスと、１次キャッシュミスまたは、１次と２次キャッシュミスに先行してリプレースを起動する為に先行して発行される先行アクセスとが用意されているが、この本来のアクセス発行時のリプレース制御についての動作フローは、図５及び図６に示した動作フローと変わるところがない。そのため、図１１においては、同様のステップに対しては、同じ符号を付した。そして、図１１のステップＳ１０７の次は、図６のステップＳ１０８に続くものである。
【００５３】先ず、命令発行ユニット２からロードストア命令が発行される（ステップＳ１０１）。ロードストア命令が発行されると、リザベーションステーション３の格納先選択論理回路３５の動作により、ロードストアをキュー３１に格納し（ステップＳ１０２）、次いで、ロードストアのアドレスを計算する（ステップＳ１０３）。
【００５４】ここで、このアドレスの計算が終了した時点で（Ｙ）、動作処理フローは、２つの処理に分かれ、並行して動作するようになっている。つまり、本来のアクセスに対する処理１と、本実施形態の特徴である先行アクセス起動のために新規に設けた処理２である。処理１では、アドレスの計算が終了したならば（Ｙ）、ロード命令かストア命令かを区別して（ステップＳ１０４）、ストア命令の場合（Ｎ）は、ストアデータの計算終了を待ち合わせる（ステップＳ１０５）。これ以降のステップは、図５及び図６に示された各ステップと同様であるので、その説明を省略する。
【００５５】一方、処理２では、処理１と並行して行なわれるため、処理１により既に本来のアクセスが起動されているかどうかがはんだんされる（ステップＳ３０１）。既にそのアクセスが起動されている場合（Ｙ）には、処理２を実施する必要がないため、処理２を終了する。もし、そのアクセスが起動されていなければ（Ｎ）、先行アクセスを保留しているエントリ中で最古のものを選ぶ（ステップＳ３０２）。最古でない場合には（Ｎ）、発行を見合わせて、ステップＳ３０１に戻る。
【００５６】最古である場合（Ｙ）、先行アクセスの発行を試みる（ステップＳ３０２）。そこで、発行された先行アクセスと本来のアクセスの調停を行う必要がある。その調停は、ロードストアユニット４の調停部４３で行われる（ステップＳ３０３）。調停の方針では、それらが競合した場合（Ｙ）には、本来のアクセスが優先される。そのため、先行アクセスは見合わせられ、ステップＳ３０１に戻る。
【００５７】見合わせた先行アクセスは再試行される。再試行は、該当する本来のアクセスが起動済か否かの判定まで戻って行われる。先行アクセスが調停の結果発行できた場合（ステップＳ３０３のＮ）は、先行アクセスが発行される（ステップＳ３０４）。ここで、キャッシュメモリの階層上の問題で、一次キャッシュ５へのアクセスアドレスを論理アドレス又は物理アドレスへと変換しなければならないが、この変換においてエラーとなるときがあるため、先行アクセスを発行した際に、アドレス変換エラーであるかどうかが判断される（ステップＳ３０５）。
【００５８】もし、変換エラーである場合（Ｙ）には、その先行アクセスを終了する。一方、変換エラーでない場合（Ｎ）には、先行アクセスが発行され、一次キャッシュ５にアクセスされる。そして、一次キャッシュ５を索引する（ステップＳ３０６）。このとき、キャッシュヒットした場合（Ｙ）には、一次キャッシュ５にデータが登録されており、問題ないので、処理２を終了する。
【００５９】先行アクセスが発行されて一次キャッシュ５を索引したとき、キャッシュミスした場合には（Ｎ）、既に、リプレースが起動されているかどうかが確認される（ステップＳ３０７）。既に、リプレースが起動されている場合（Ｙ）には、この先行アクセスは必要がないので、処理２を終了する。もし、リプレースが起動されてない場合（Ｎ）には、リプレース用資源の枯渇を判定する（ステップＳ３０８）。リプレース用資源が枯渇している場合（Ｙ）には、前述した再試行を行うため、ステップＳ３０１に戻る。
【００６０】リプレース用資源が枯渇していない場合（Ｎ）には、２次キャッシュ６を索引する（ステップＳ３０９）。もし、ここで、キャッシュヒットした場合（Ｙ）には、二次キャッシュ６のデータを、一次キャッシュ５にデータ登録して（ステップＳ３１３）、処理２を終了する。ところが、ステップＳ３０９で、二次キャッシュミスをした場合（Ｎ）には、システムメモリ７にアクセスを起動する（ステップＳ３１０）。
【００６１】そして、メモリ７にアクセスしたとき、アクセスエラーとなっているかどうかが判断される（ステップＳ３１１）。もし、アクセスエラーである場合（Ｙ）には、そのまま終了する。ここで、アクセスエラーでなければ（Ｎ）、システムメモリ７からデータを取り出し、二次キャッシュ６にデータ登録する（ステップＳ３１２）。さらに、一次キャッシュ５にデータ登録して（ステップＳ３１３）、処理２を終了する。
【００６２】この様に、先行アクセスが本来のアクセスと並行して起動されるようになっているので、処理１で、あるアクセスがキャッシュミスした場合に、後続のアクセスに対しては、処理２で先行してリプレースされ、キャッシュヒットすることになる。また、あるアクセスが完了した後においては、後続のアクセスが再実行され、処理１では、キャッシュヒットするか、既にリプレース起動済状態となっている。
【００６３】なお、リプレース起動動作の結果、アクセスは完了させないようにしておく。待ち合わせ条件が解除されたときに正式にアクセス発行するようにし、そのアクセスに正式に応答することで、順序を保つことができる。正式な発行はあくまで、インオーダーに実施する必要がある。正式な命令発行が順調にヒットしている間はキャッシュのバンド幅を高いレベルで使用しているので、先行アクセスは、かえってキャッシュのバンド幅を浪費してしまう。そのため、先行アクセスは、キャッシュミスを発生し、応答を待ち合わせている時間を利用して、発行するようにする。
【００６４】また、以上の本実施例における処理フローでは、処理１と処理２のアクセスを排他的に行う場合について説明したが、一次キャッシュ５のＴＡＧ部５１を多ポート化、あるいは、アドレスでハッシングして仮想的に多ポート化することによって、調停部４３の調停や処理フローに様々なバリエーションを持たせることができる。
【００６５】次に、図１１及び図１２に示した処理フローによるアクセスんの具体例について、図１３乃至図１５に、そのタイミングを、種々のケースに分けて図示した。図１３乃至図１５では、アドレス計算の完了タイミングＡ）、命令発行ユニット２の命令発行タイミングＢ）、キュー３１の「RDY 」のキューエントリの状態の変遷Ｃ）及びＤ）、「PRE 」のキューエントリの状態の変遷Ｅ）及びＦ）そして一次キャッシュ５の動作タイミングＧ）を示しており、横軸は、クロック単位で表してある。
【００６６】これらの図では、２つの連続ロードld1 、ld2 の場合を示しており、「RDY 」及び「PRE 」のキューエントリは、それぞれ０、１を用いており、図中においては、Ｃ）及びＤ）、Ｅ）及びＦ）に対応している。図１３では、アドレス計算の後、インオーダー制御が完了し、かつ連続ヒットしたケースを示している。
【００６７】命令発行ユニット２からロード命令ld1 、ld2 が発行されると、キューエントリの状態は、「RDY 」では、ld1 、ld2 に対応して、ＲＷＴＡＤの状態が、エントリ０と１に、それぞれ１クロックずれたタイミングで設定され、「PRE 」についても、同様に、１クロックずれたタイミングで、それぞれＰＷＴＡがキューエントリ０と１に設定される。
【００６８】ld1 、ld2 について、アドレス計算が順に完了したとき、「RDY 」のエントリ０と１の状態をそれぞれ１クロックずれたタイミングでＲＷＴＩに遷移させる。このＲＷＴＩに遷移したタイミングで、ld1 、ld2 の一次キャッシュへのアクセスが順に発行される。この後、「RDY 」キューエントリ０と１は、ＲＷＴＲに遷移する。
【００６９】次いで、一次キャッシュで索引が行われ、キャッシュヒットすれば、データ応答を行う。一方、「PRE 」では、ld1 、ld2 のアドレス計算が完了したタイミングで、ＰＷＴＡからＰＷＴＩに遷移しているが、ld1 、ld2 の一次キャッシュへのアクセスにおいてキャッシュヒットしているために、先行アクセスが発行されるタイミングがない。
【００７０】また、図１４では、アドレス計算の後、アウトオブオーダー制御が完了し、かつ連続ヒットしたケースを示している。図１４のタイミング表示の仕方は、図１３の場合と同様である。ただ、図１３では、インオーダーのため、ld1 、ld2 のアドレス計算は連続して完了したが、図１４では、アウトオブオーダーであるため、ld1 とld2 のアドレス計算の完了のタイミングが異なり、ld1 の計算完了より、ld2 の計算完了の方が数クロック分早いタイミングとなっている。
【００７１】先ず、命令発行ユニット２からロード命令ld1 、ld2 が発行されると、キューエントリの状態は、ld1 、ld2 に対応して、「RDY 」では、ＲＷＴＡＤが、そして、「PRE 」についても、同様に、ＰＷＴＡがキューエントリ０と１に設定される。ld2 のアドレス計算が完了したタイミングで、ld2 に対応する「RDY 」のキューエントリ１の状態をＲＷＴＡＤからＲＷＴＩに遷移する。このとき、先行アクセスを並行して起動するようになっているので、「PRE 」のキューエントリ１の状態も、ＰＷＴＡＤからＰＷＴＩに遷移する。さらに、先行アクセスのための一次キャッシュ５へのアクセスが発行され、索引の結果としてキャッシュヒットする。
【００７２】ただ、ここで、このヒットは先行アクセスによるものであるので、データ応答する必要がない。そこで、例えば、リードアクセスの場合、発行元が、データ応答しない、あるいは、ヒットしたデータの使用を無視するようにしてもよく、そのための専用コマンドを用意してあってもよい。さらに、この場合、キャッシュ制御によって、応答又はデータ転送を抑止することもできる。また、ライトアクセスの場合についても、リードアクセスの場合と同様に、データ応答が行われないようにすることができる。
【００７３】次に、ld2 に遅れてld1 のアドレス計算が完了すると、ld1 に対する「RDY 」のキューエントリ０の状態が、ＲＷＴＡＤからＲＷＴＩに遷移し、一次キャッシュ５へのアクセスが発行される。このアクセスが発行された後には、調停部４３によって、先行アクセスは禁止される。ld1 による一次キャッシュ５へのアクセスが発行されると、索引の結果としてキャッシュヒットしてデータ応答する。そこで、ld1 に対する「RDY 」のキューエントリ０の状態が、ＲＷＴＩからＲＷＴＲに遷移するタイミングで、待たされていたld2 による一次キャッシュ５へのアクセスが発行され、そして、索引の結果としてキャッシュヒットしてデータ応答する。さらに、ld2 に対応する「RDY」のキューエントリ１の状態は、ＲＷＴＩからＲＷＴＲに遷移する。
【００７４】一方、ld1 に対する「PRE 」のキューエントリ０では、ld1 のアドレス計算が完了し、その状態がＰＷＴＡからＰＷＴＩに遷移されても、ld1 のアクセスが起動されているので、先行アクセスは起動されない。図１４のケースの場合、アドレスが先行して判明している為、先行アクセスが可能となったことが示されたが、キャッシュヒットの為、結果的にはそのヒットは不要であった。しかし、この不要アクセスは、本来のアクセスの空きをついて発行するものなので、性能面でのデメリットにはならない。
【００７５】次に、図１５では、アドレス計算の後、インオーダー制御が完了し、かつ連続キャッシュミスしたケースを示している。図１５のタイミング表示の仕方は、図１３又は図１４の場合と同様である。ld1 及びld2 のアドレス計算が完了するまでは、図１３に示したケースのタイミングと同様である。
【００７６】しかし、図１５のケースでは、ld1 のアドレス計算が完了したタイミングで、ld1 の一次キャッシュ５へのアクセスが発行されるが、一次キャッシュ５の索引の結果、キャッシュミスとなってしまう。このため、さらに、二次キャッシュ６へのアクセスが発行される。また、ld1 に続いてld2 のアドレス計算が完了すると、ld2 の一次キャッシュ５へのアクセスが発行される。このときには、ld1 のアクセスは、キャッシュミスとなっており、リプレースが起動済であるため、ロードストアユニット４にリトライの指示が出される。
【００７７】しかし、ld2 に対しては、リトライの指示であり、調停部４３の調停により、先行アクセスを起動することが可能である。そこで、ld2 の先行アクセスが発行され、一次キャッシュ５を索引するが、ここでも、キャッシュミスとなり、さらに、二次キャッシュ６へのアクセスが発行される。一方、前に、ld1 の二次キャッシュ６へのアクセス発行に対応して、キャッシュヒットすると、そこで、一次キャッシュ５にデータ登録し、データ応答が行われる。このタイミングで、ld2 の一次キャッシュ５へのアクセスが発行され、ld2 に対する「RDY 」のキューエントリ１の状態は、ＲＷＴＩからＲＴＷＲに遷移する。しかし、まだ、このタイミングでは、ld2 の二次キャッシュ６へのアクセスが起動中であるため、ld2 の一次キャッシュ５へのアクセスに対して、ロードストアユニット４にリトライの指示が出される。
【００７８】ここで、前に起動中であったld2 の二次キャッシュ６へのアクセスにおいて、キャッシュヒットしたときには、このヒットしたデータを一次キャッシュ５に登録する。このときには、データ応答を行わない。例えば、リードアクセスの場合、リプレースを行うが、キャッシュ制御によって、応答又はデータ返答を抑止することができ、専用コマンドによってそれらを抑止するようにしてもよい。また、ライトアクセスの場合も、キャッシュ制御により、ライト又は応答を抑止すことができ、専用コマンドによってそれらを抑止するようにしてもよい。
【００７９】次に、このリトライの指示が出されたとき、ld2 に対する「RDY 」のキューエントリ１の状態が、ＲＴＷＲからＲＴＷＩに遷移し、ld2 の一次キャッシュ５へのアクセス発行が行われる。そして、ld2 の先行アクセスで、一次キャッシュ５へのデータ登録が完了しているので、そのアクセス発行により、一次キャッシュ５を索引してデータ応答を行うことができる。
【００８０】図１５のケースでは、ld1 がキャッシュミスしており、ld2 は、ld1 のデータ登録の完了を待ち合わせている。しかし、そのバックグラウンドでは、先行アクセスが発行されており、二次キャッシュへのアクセスが並行して行われることが示されている。以上において、本実施形態について説明してきたが、本実施形態の制御と、インオーダー制御及びアウトオブオーダ制御とについて、前述のケースＡ及びＢの場合の例について、それらの動作を比較する。これらの概略を、図１６に纏めて示した。
【００８１】図１６中の線図について、横軸は時間を表している。例えば、この線図の意味を、インオーダー制御のケースＡで説明すると、ロードストアユニット４から命令ａ１が発行されると、一次キャッシュ５にアクセスｂ１する。そして、ここでキャッシュミスとなると、二次キャッシュ６にアクセスｃ１する。この二次キャッシュ６でキャッシュヒットｈ１する。そこで、二次キャッシュ６から、一次キャッシュ５にデータ登録し、そして、データ応答ｄ１を行う。さらに、次の命令ａ２についても同様に動作する。
【００８２】ここで、インオーダー制御について見ると、ケースＡとケースＢとで、変わりはなく、２つの命令においてアクセスのオーバラップはなく、当然プログラムへの要求も必要としない。そのため、制御回路の構成には容易にできるが、性能の面で劣る。アウトオブオーダー制御では、性能面では優れているといえるが、ケースＡにおいて、２つの命令に対してオーバラップが存在し、ケースＢでは、メンバー命令を必要とするところから、既存プログラム資産を生かすことができなく、制御回路の構成上に難点があり、プログラムへの要求が必要となる。
【００８３】しかし、本実施形態による制御では、ケースＡ及びケースＢの場合ともに、命令ａ１が発行されても、命令ａ２に対しては、図中に破線で示したように、バックグラウンドで先行アクセスすることができる。命令ａ２の先行アクセスで一次キャッシュミスしても、命令ａ２がアクセスするまでに二次キャッシュから一次キャッシュにデータ登録が済んでいる。そのため、命令ａ２がアクセスするとき、確実にキャッシュヒットさせることができる。さらに、命令ａ１と命令ａ２とはインオーダーの関係を維持している。
【００８４】そして、アクセスのオーバラップを可能にできるので、アウトオブオーダー制御とほぼ同様の性能を維持することができ、比較的簡単な制御で、しかも、プログラムに対して何ら制限を加えないという効果を持っている。インオーダー制御に比べても、性能面で、向上が期待される。アウトオブオーダー制御に対しては、制御回路面で容易なこと、プログラムに制限がないことなどが有利な点として挙げられる。
【００８５】さらに、メモリアクセスが何らかの条件を待ち合わせている時、キャッシュのヒット判定とミス時のリプレース動作の起動を行うための、専用キャッシュアクセスを定義することにより、メモリアクセスの正式な実行に先立ち、発行するように制御する。もし、キャッシュミスが発生すれば、実行の条件成立よりも前において、リプレースを起動することができ、キャッシュミス時のレーテンシ短縮につながる。
（付記１） キューのエントリに格納されたアクセス命令を選択して発行する手段と、発行された前記命令によりキャッシュメモリにアクセスする手段と、前記キャッシュメモリにアクセスし、キャッシュミスしたとき、次メモリへのアクセス命令を発行する手段と、前記次メモリにアクセスして取得したデータを前記キャッシュメモリに登録するデータリプレース制御手段と、前記アクセス命令発行手段から前記アクセス命令が発行された後、前記キャッシュメモリに先行してアクセスすることができる先行アクセス手段とを有するプロセッサ。
（付記２） 前記次メモリには、二次キャッシュメモリが含まれる付記１に記載のプロセッサ。
（付記３） 前記先行アクセス手段は、前記アクセスが前記キャッシュメモリに起動されていない場合に、先行アクセス命令を発行できる付記１に記載のプロセッサ。
（付記４） 前記先行アクセス手段は、前記キャッシュメモリに先行アクセスし、キャッシュミスしたとき、次メモリへのアクセス命令を発行できる付記１に記載のプロセッサ。
（付記５） 前記先行アクセス手段は、前記次メモリに先行アクセスして取得したデータを前記キャッシュメモリに登録しデータリプレースを行う付記３に記載のプロセッサ。
（付記６） 前記先行アクセス手段は、前記次メモリへの前記先行アクセスがエラーとなった場合には、前記先行アクセスを終了する付記３に記載のプロセッサ。
（付記７） 前記先行アクセス手段は、前記データリプレースした前記データについてデータ応答又はデータ返答を抑止する付記５に記載のプロセッサ。
（付記８） 前記先行アクセス手段は、リードアクセスで、応答及びデータを使用せず無視する手段を有する付記７に記載のプロセッサ。
（付記９） 前記先行アクセス手段は、リードアクセスで、前記キャッシュメモリを索引し、キャッシュヒット時に、応答及びデータ転送を抑止する手段を有する付記７に記載のプロセッサ。
（付記１０） 前記先行アクセス手段は、リードアクセスで、前記キャッシュメモリを索引し、キャッシュミス時に、データリプレースを行い、応答及びデータ返答を抑止する手段を有する付記７に記載のプロセッサ。
（付記１１） 前記先行アクセス手段は、ライトアクセスで、前記キャッシュメモリを索引し、キャッシュヒット時に、ライト及び応答を抑止する手段を有する付記７に記載のプロセッサ。
（付記１２） 前記先行アクセス手段は、ライトアクセスで、前記キャッシュメモリを索引し、キャッシュミス時に、データリプレースを行い、ライト及び応答を抑止する手段を有する付記７に記載のプロセッサ。
（付記１３） 前記先行アクセス手段は、リードアクセスで、前記キャッシュメモリを索引し、キャッシュヒット時に、応答及びデータ転送を行わないコマンドを発行する付記７に記載のプロセッサ。
（付記１４） 前記先行アクセス手段は、リードアクセスで、前記キャッシュメモリを索引し、キャッシュミス時に、データリプレースを行い、応答及びデータ返答を行わないコマンドを発行する付記７に記載のプロセッサ。
（付記１５） 前記先行アクセス手段は、ライトアクセスで、 前記キャッシュメモリを索引し、キャッシュヒット時に、ライト及び応答を行わないコマンドを発行する付記７に記載のプロセッサ。
（付記１６） 前記先行アクセス手段は、ライトアクセスで、前記キャッシュメモリを索引し、キャッシュミス時に、データリプレースを行い、ライト及び応答を行わないアクセス種を有する付記７に記載のプロセッサ。
（付記１７） 前記先行アクセス手段は、前記先行アクセスのアドレス変換エラーが発生した場合に、キャッシュヒット判定及びデータリプレースを行わないことを特徴とする付記７乃至１６のいずれかに記載のプロセッサ。
（付記１８） 要求したデータアクセスがエラーで終了した場合、キャッシュステートを無効状態にすることを特徴とする付記１０、１２、１４又は１６に記載のプロセッサ。
（付記１９） 前記先行アクセス手段は、前記キャッシュメモリのデータリプレース処理の最大数ｎの時、前記先行アクセスに関する起動リプレースの同時実行数をｍ（ｍ＜ｎ）に制限する手段を有することを特徴とする付記１０、１２、１４又は１６に記載のプロセッサ。
（付記２０） 前記先行アクセス手段は、受理されない先行アクセスのデータリプレースについて再度のキャッシュアクセス要求を生成することを特徴とする付記１９に記載のプロセッサ。
（付記２１） 前記先行アクセス手段は、受理されない先行アクセスのデータリプレースについて破棄することを特徴とする付記１９に記載のプロセッサ。
（付記２２） 少なくとも第１キュー選択論理回路と、第２キュー選択論理回路と、調停部とを有し、キャッシュメモリへのアクセス発行制御を行うキャッシュ制御装置であって、前記第１キュー選択論理回路は、命令発行ユニットからキューに格納された前記キャッシュメモリへのアクセス命令について、順次選択し、前記第２キュー選択論理回路は、命令発行ユニットからキューに格納された前記キャッシュメモリへの前記アクセス命令において、未発行のアクセス命令について前記第１キュー選択論理回路の選択に先行して選択し、前記調停部は、前記第１キュー選択論理回路が選択した前記アクセス命令と、前記第２キュー選択論理回路が選択した前記先行アクセス命令とを調停して、前記キャッシュメモリにアクセスを行うことを特徴とするキャッシュ制御装置。
【００８６】
【発明の効果】以上のように、本発明によるキャッシュリプレース制御では、メモリアクセスが何らかの条件を待ち合わせているとき、キャッシュヒットの判定とキャッシュミス時のリプレース動作の起動を行うための専用キャッシュアクセスを定義し、メモリアクセスの正式な実行に先立ち、先行アクセスを発行するように制御するようにしたので、キャッシュミスが発生すれば、正式な実行の条件成立よりも前に、リプレース起動を行え、キャッシュミス時のレーテンシの短縮することができる。そして、そのキャッシュリプレース制御による命令処理では、インオーダー制御とアウトオブオーダ制御との両者の長所を有し、プログラム制限のないインオーダー制御を達成することができる。
【出願人】 【識別番号】０００００５２２３
【氏名又は名称】富士通株式会社
【出願日】 平成１２年１０月２日（２０００．１０．２）
【代理人】 【識別番号】１０００７７５１７
【弁理士】
【氏名又は名称】石田 敬 （外４名）
【公開番号】 特開２００２−１０８７０３（Ｐ２００２−１０８７０３Ａ）
【公開日】 平成１４年４月１２日（２００２．４．１２）
【出願番号】 特願２０００−３０２７９５（Ｐ２０００−３０２７９５）