マイクロコンピュータ及びデータ処理装置

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【発明の名称】	マイクロコンピュータ及びデータ処理装置
【発明者】	【氏名】高橋宏徳
【要約】	【課題】システムの性能低下を軽減する。【解決手段】オペレーティングシステムによって管理されるタスクが実行されていない期間に、ダーティビットが有効なブロックについてバリッドビットを有効とした状態でキャッシュメモリのデータをメモりにライトバック可能な中央処理装置（３）を設け、タスクが実行されていない期間にライトバック処理を実行することで、キャッシングの直前において、前回使用したキャッシュ内容をライトバックするケースを減少させ、システムの性能低下の軽減を図る。

【特許請求の範囲】
【請求項１】データの記憶エリアと、そのデータに関連するアドレス情報を記憶するタグエリアと、上記データの内容が更新されたことを示すダーティビットと、上記データの有効性を示すバリッドビットとを含んで一つのキャッシュブロックが形成され、上記データが格納されたメモリのリードキャッシュ及びライトキャッシュを可能とするキャッシュシステムと、オペレーティングシステムによって管理されるタスクが実行されていない期間に、上記ダーティビットが有効なブロックについてバリッドビットを有効とした状態でキャッシュシステムのデータを上記メモリにライトバック可能な中央処理装置と、を含むこと特徴とするマイクロコンピュータ。
【請求項２】中央処理装置と、上記中央処理装置によってアクセス可能なメモリのリードキャッシュ及びライトキャッシュが可能とされるキャッシュシステムと、を含むマイクロコンピュータであって、キャッシュシステムは、上記メモリアクセスに使用されるバスの監視を行うことで、上記中央処理装置によって上記メモリがアクセスされていない期間を検出可能なバス状態監視回路と、上記バス状態監視回路の検出結果に基づいて、上記メモリがアクセスされていない期間にライトバック処理の開始を指示するライトバック制御回路と、を含んで成ることを特徴とするマイクロコンピュータ。
【請求項３】上記ライトバック制御回路は、上記キャッシュシステムにダーティなブロックが存在することを示すフラグを設定可能なレジスタを含み、上記ライトバック制御回路は、上記レジスタに設定されたフラグの状態に従ってライトバック制御を開始する請求項２記載のマイクロコンピュータ。
【請求項４】請求項１乃至３の何れか１項記載のマイクロコンピュータと、上記マイクロコンピュータの外部に配置され、上記マイクロコンピュータによってアクセス可能なメモリとを含んで成るデータ処理装置。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、データ処理技術、さらにはキャッシュシステムの改良技術に関し、例えばシングルチップマイクロコンピュータ（単に「マイクロコンピュータ」という）及びそれを含むデータ処理装置に適用して有効な技術に関する。
【０００２】
【従来の技術】近年の制御用マイクロコンピュータにおいては、取り扱うデータ量の増加に伴い、大量データの高速処理を可能とするキャッシュメモリシステムが搭載されている。このキャッシュシステムによれば、前回の外部メモリアクセスによってキャッシュメモリに残されているデータについては、それを利用することにより、目的とするデータを高速に得ることができるので、システムの処理性能の向上を図ることができる。
【０００３】また、ユーザが実メモリを意識せずに、オペレーティングシステムがメモリ管理を行う分野では、データ処理装置が、アドレス変換機構をサポートする必要がある。アドレス変換機構とは、仮想記憶を実現するために仮想アドレスを物理アドレスに変換する機構である。さらに、アドレス変換機構を高速に実行するために、仮想アドレスと物理アドレスの変換対を保持するアドレス変換バッファ（Translation lookaside buffer「ＴＬＢ」と略記される）を、マイクロコンピュータに内蔵する技術も採用されている。尚、キャッシュシステムについて記載された文献の例としては、１９９５年１１月５日に朝倉書店から発行された「計算機アーキテクチャと構成方式（第２７３頁から第３０８頁）がある。
【０００４】
【発明が解決しようとする課題】キャッシュメモリシステムは、マイクロコンピュータの外部に配置された半導体メモリ（「外部メモリ）という）より高速である反面、記憶容量が小さいため、外部メモリの一部しか代替できない。キャッシュメモリシステムによる外部メモリの代替の要因には次の二つが考えられる。すなわち、（１）命令、定数値など、読み出しにのみ使用される場合、及び（２）読み出したデータに対して行われた演算の結果（中間結果をも含む）を保存する場合である。
【０００５】上記（１）の場合は、外部メモリにある使用頻度の高いデータをキャッシュメモリにコピーし（これを「キャッシング」という）し、２回目以降の参照を高速化する。この場合は、データの参照しか行わないため、キャッシュメモリの情報は外部メモリの記憶情報に整合している。これに対して、上記（２）の場合には、キャッシュメモリのデータの内容変更を伴うため、キャッシュメモリの情報は外部メモリの記憶情報に整合しなくなる。そのため、キャッシュメモリにおいて更新された内容を外部メモリに書き戻す作業（ライトバック）が必要になる。
【０００６】キャッシングや、ライトバックは、比較的低速な外部メモリとのデータ交換なので、システムの性能低下の大きな要因となる。これら性能低下を軽減するため、プリフェッチ、ライトバックバッファなどの技術がある。プリフェッチは、実際にデータ必要となる前にキャッシングしておく技術である。ライトバックバッファは、ライトバックしてキャッシングする過程において、ライトバックを後回しにしてキャッシングを高速化する技術である。
【０００７】マイクロコンピュータ応用システム、特に機器組み込み制御装置では、ある事象（Ｅｖｅｎｔ）を発端として、演算を開始するイベント駆動システムが一般的である。例えばイベント駆動型の処理には、装置を操作する人の指示により何らかの動作をするというものがある。イベント駆動システムでは、例えば図６に示されるように、イベントが発生するまでの間は、ＣＰＵ（中央処理装置）の待機状態であり、この状態では、演算が不要であるが、イベント発生からは高速演算のための即時性が要求される。また、連続する二つのイベントが互いに等しい場合には、図７に示されるように、キャッシュメモリは、ＣＰＵのアイドル状態ではアクセスされず、イベント発生後の高速演算の際に頻繁にアクセスされる。それに対して、連続する二つのイベントが互いに異なる場合には、図８に示されるように、イベント発生後の処理が異なる。すなわち、イベント■発生により外部メモリの第１ブロックへのアクセスが行われ、イベント■発生により、外部メモリの第１ブロックへのライトバック及び外部メモリの第２ブロックへのアクセスが行われる。このように連続する二つのイベントが互いに異なる場合には、前回使用した第１ブロックのデータとは異なる第２ブロックについてのキャッシングが必要になるが、この際、前回使用したキャッシュ内容をライトバックする必要があり、このことが、システムの性能低下の要因とされていることが、本願発明者によって見いだされた。
【０００８】本発明の目的は、システムの性能低下を軽減することにある。
【０００９】本発明の上記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】すなわち、データの記憶エリアと、そのデータに関連するアドレス情報を記憶するタグエリアと、上記データの内容が更新されたことを示すダーティビットと、上記データの有効性を示すバリッドビットとを含んで一つのキャッシュブロックが形成され、上記データが格納されたメモリのリードキャッシュ及びライトキャッシュを可能とするキャッシュシステムを設け、さらに、オペレーティングシステムによって管理されるタスクが実行されていない期間に、上記ダーティビットが有効なブロックについてバリッドビットを有効とした状態でキャッシュシステムのデータを上記メモリにライトバック可能な中央処理装置を設ける。
【００１２】上記の手段によれば、中央処理装置は、オペレーティングシステムによって管理されるタスクが実行されていない期間に、上記ダーティビットが有効なブロックについてバリッドビットを有効とした状態でキャッシュシステムのデータを上記メモリにライトバックする。連続する二つのイベントが互いに異なる場合には、前回使用した第１ブロックのデータとは異なる第２ブロックについてのキャッシングが必要になるが、上記のようにオペレーティングシステムによって管理されるタスクが実行されていない期間にライトバック処理が実行されるようになっているため、上記第２ブロックについてのキャッシングの直前において、前回使用したキャッシュ内容をライトバックするケースが減少され、このことが、システムの性能低下を軽減する。
【００１３】また、上記メモリアクセスに使用されるバスの監視を行うことで、上記中央処理装置によって上記メモリがアクセスされていない期間を検出可能なバス状態監視回路と、上記検出段の検出結果に基づいて、上記メモリがアクセスされていない期間にライトバック処理の開始を指示するライトバック制御回路とを含んでマイクロコンピュータを構成することができる。
【００１４】
【発明の実施の形態】図１０には本発明にかかるマイクロコンピュータが適用されるデータ処理装置が示される。
【００１５】このデータ処理装置２００は、特に制限されないが情報端末機器とされ、システムバスＢＵＳを介して、マイクロコンピュータ２３１、ＳＤＲＡＭ２３２、ＲＯＭ（リード・オンリ・メモリ）２３４、周辺装置制御部２３５、表示制御部２３６などが互いに信号のやり取り可能に結合され、予め定められたプログラムに従って所定のデータ処理を行う。上記マイクロコンピュータ２３１は、本システムの論理的中核とされ、主として、アドレス指定、情報の読み出しと書き込み、データの演算、命令のシーケンス、割り込の受付け、記憶装置と入出力装置との情報交換の起動等の機能を有し、演算制御や、バス制御、メモリアクセス制御などを行う。上記ＳＤＲＡＭ２３２及びＲＯＭ２３４はマイクロコンピュータ２３１の外部メモリとして位置付けられている。ＳＤＲＡＭ２３２は、マイクロコンピュータ２３１で実行されるオペレーティングシステムソフトや、アプリケーションソフト、さらにはマイクロコンピュータの演算処理において必要とされる各種データが外部記憶装置２３８などからロードされる。ここで、外部記憶装置２３８は、特に制限されないが、記憶素子としてフラッシュメモリ素子を含んでカード状に形成された半導体メモリカードなどとされる。ＲＯＭ２３４には読み出し専用のプログラムが格納される。周辺装置制御部２３５によって、外部憶装置２３８の動作制御や、キーボード２３９などからの情報入力制御が行われる。また、上記表示制御部２３６によって液晶ディスプレイ２４０への情報表示制御が行われる。この表示制御部２３６には描画処理のための半導体チップや画像メモリなどが含まれる。
【００１６】図１には、上記マイクロコンピュータ２３１の構成例が示される。同図に示されるマイクロコンピュータ２３１は、特に制限されないが、単結晶シリコンのようなの1個の半導体基板に集積回路化されて構成される。マイクロコンピュータ２３１は浮動小数点ユニット（ＦＰＵとも称する）２を持つ。更に、マイクロコンピュータ２３１は、整数を操作することができる中央処理装置（ＣＰＵとも称する）３を備える。マイクロコンピュータ２３１は、特に制限されないが、１６ビット固定長命令セットを備えた３２ビットＲＩＳＣ（Reduced Instruction Set Computer：縮小命令セットコンピュータ）アーキテクチャを有する。
【００１７】図１において参照符号４で示されるものはアドレス変換・キャッシュユニット（ＣＣＮ）である。ＣＰＵ３による命令アクセスとデータアクセスを並列化できるように、上記アドレス変換・キャッシュユニット４は、命令用の命令アドレス変換バッファ（命令ＴＬＢとも称する）４０と、データ用のユニファイドアドレス変換バッファ（ユニファイドＴＬＢとも称する）４１を別々に持ち、また、命令キャッシュメモリ４２とデータキャッシュメモリ４３もそれぞれ個別化されている。キャッシュ・アドレス変換バッファコントローラ（キャッシュＴＬＢコントローラとも称する）４４はアドレス変換・キャッシュユニット４を全体的に制御する。
【００１８】図１において参照符号５で示されるものはバスステートコントローラであり、３２ビットのデータバス５０及び２９ビットのアドレスバス５１を介して上記アドレス変換・キャッシュユニット４に接続されている。このバスステートコントローラ５にはデータバス５４及びアドレスバス５５を介してＤＭＡＣ８が接続されている。
【００１９】マイクロコンピュータ２３１において上記ＣＰＵ３及びＤＭＡＣ８がバスマスタモジュールを構成する。マイクロコンピュータ２３１による外部アクセスは、６４ビットのデータバス５２及びアドレスバス５３を介して上記バスステートコントローラ５に接続された外部バスインタフェース回路（ＰＡＤ）６で行う。外部バスインタフェース回路６は外部データバス６０及び外部アドレスバス６１に接続される。
【００２０】マイクロコンピュータ２３１は、１６ビットの周辺データバス５６及び周辺アドレスバス５７に接続された内蔵周辺回路として、クロックパルスジェネレータ（ＣＰＧとも称する）７０、割り込み制御回路７１、シリアルコミュニケーションインタフェースコントローラ（ＳＣＩ１，ＳＣＩ２）７２、リアルタイムクロック回路７３及びタイマ７４を有する。それら周辺回路は上記バスステートコントローラ５を介してＣＰＵ３又はＤＭＡＣ８によってアクセスされる。
【００２１】上記ＤＭＡＣ８は、例えば４個のデータ転送チャネルを有し、各データ転送チャネル毎に、転送元アドレスが設定されるソースアドレスレジスタ、転送先アドレスが設定されるディスティネーションアドレスレジスタ、転送回数を計数するためのトランスファカウントレジスタ、及びデータ転送制御態様等が設定されるチャネルコントロールレジスタを有する。上記レジスタに対するデータ転送制御情報の初期設定はＣＰＵ３等が行なう。ＤＭＡＣ８の制御部は、マイクロコンピュータ２３１の外部からのデータ転送要求ＤＲＥＱ、マイクロコンピュータ内部の周辺回路（タイマ７４など）からのデータ転送要求ＰＤＲＥＱ、又はＣＰＵからのデータ転送要求があったとき、チャネルコントロールレジスタのチャネルイネーブルビットなどを参照して、そのデータ転送要求に応答して起動すべきデータ転送チャネルが動作可能かを判定する。更に、データ転送要求が競合する場合には予め決められている優先順位に従って、起動すべき一つのデータ転送チャネルを判定する。データ転送要求に応答すべき一つのデータ転送チャネルを決定すると、バスステートコントローラ５に対してバス権要求信号ＢＲＥＱをアサートしてバス権を要求する。バスステートコントローラ５がバス権承認信号ＢＡＣＫをアサートすると、これによってＤＭＡＣ８はバス権を獲得し、ＤＭＡＣ８は、データ転送要求に応答するデータ転送制御をバスステートコントローラ５を介して行う。バスステートコントローラ５は、ＤＭＡＣ８から供給されるアドレス信号のアドレスエリアなどに応じたメモリサイクル数でバスサイクルを起動する。
【００２２】ＤＭＡＣ８は、デュアルアドレスモードとシングルアドレスモードのデータ転送モードを有する。双方の動作モードは、よく知られているように、デュアルアドレスモードは転送先及び転送元の双方のデバイスにアドレスを指定してデータ転送を行なう動作であり、シングルアドレスモードは転送先又は転送元の一方のデバイスだけアドレス指定を行なってデータ転送を行なう動作である。前者はメモリマップドデバイス同士のデータ転送であり、後者はメモリマップドデバイスとＩ／Ｏデバイスとの間のデータ転送である。
【００２３】上記バスステートコントローラ５は、ＣＰＵ３やＤＭＡＣ８によるアクセス対象とされる回路のアドレスエリアに応じて、アクセスデータサイズ、アクセスタイム、後述する内部ウェイトステート数及びアイドルウェイトステート数を決定し、周辺バスバス５６，５７、そして外部バス６０，６１に対するバスアクセスを制御する。更にバスステートコントローラ５は、キャッシュＴＬＢコントローラ４４及びＤＭＡＣ８からのバス使用要求の競合を調停したりする。バスステートコントローラ５はデータバッファ５８を有する。データバッファ５８は、内部バス５０，５１、周辺バス５６，５７、外部バス６０，６１に接続される回路の動作速度の差を吸収するために転送データを一時的にラッチする。更に、ＤＭＡＣ８によるデータ転送制御では、ＤＭＡＣ８はデータバッファ５８にラッチされたデータを採り込まず、データバッファ５８から転送先にデータを転送し、ＤＭＡＣ８とデータバッファ５８との間の無駄なデータ転送を省くようにデータ転送を行なう。
【００２４】上記ＣＰＵ３は、命令をフェッチするとき３２ビットの命令アドレスバス３０に命令アドレスを出力し、命令データバス３１に出力された命令をフェッチする。また、ＣＰＵ３は、３２ビットのデータアドレスバス３２にデータアドレスを出力し、３２ビットのデータバス３３を介してデータのリード（ロード）を行い、３２ビットのデータバス３４を介してデータのライト（ストア）を行う。上記命令アドレス及びデータアドレスは論理アドレスである。
【００２５】上記ＦＰＵ２は、特に制限されないが、データキャッシュメモリ４２などをアクセスするためのメモリアドレシング能力を備えていない。ＣＰＵ３がＦＰＵ２に代わってデータをアクセスするためのアドレシング動作を行う。これは、ＦＰＵ２のメモリアドレシング回路の必要性を取り除いてチップ面積を節約するためである。ＦＰＵ２へのデータのロードは３２ビットのデータバス３３と３２ビットのデータバス３５を介して行い、ＦＰＵ２からのデータのストアは６４ビットのデータバス３６を介して行う。ＦＰＵ２からＣＰＵ３へのデータ転送は上記６４ビットデータバス３６の下位３２ビットを用いて行われる。
【００２６】ＣＰＵ３はＦＰＵ２のためにデータフェッチを行なうだけでなく、ＦＰＵ２のための浮動小数点命令を含む全ての命令をフェッチする。ＣＰＵ３がフェッチした浮動小数点命令は３２ビットのデータバス３４を介してＣＰＵ３からＦＰＵ２に与えられる。
【００２７】マイクロコンピュータ２３１は、特に制限されないが、３２ビットの仮想アドレスで規定される仮想アドレス空間と２９ビットの物理アドレスで規定される物理アドレス空間を扱う。仮想アドレスを物理アドレスに変換するためのアドレス変換情報は仮想ページ番号とそれに対応される物理ページ番号を含んでいる。アドレス変換テーブルはマイクロコンピュータ２３１の外部に配置されたＳＤＲＡＭ２３２に形成される。アドレス変換テーブルのアドレス変換情報のうち、最近利用されたものが上記命令ＴＬＢ４０とユニファイドＴＬＢ４１に格納されることになる。その制御は、例えばオペレーティングシステム（ＯＳ）が行う。
【００２８】上記データ用のユニファイドＴＬＢ４１はデータ及び命令のアドレス変換情報を最大６４エントリ格納する。このユニファイドＴＬＢ４１は、データフェッチのためにＣＰＵ３がデータアドレスバス３２に出力する仮想アドレスの仮想ページ番号に応ずる物理ページ番号をアドレス変換情報から連想検索して、その仮想アドレスを物理アドレスに変換する。
【００２９】上記命令用の命令ＴＬＢ４０は命令専用のアドレス変換情報を最大４エントリ格納する。特に命令ＴＬＢ４０が保有するエントリは、ユニファイドＴＬＢ４１が保有する命令アドレスのアドレス変換情報の一部とされる。すなわち、連想検索により命令ＴＬＢ４０に目的とするアドレス変換情報がないことが分かると、そのアドレス変換情報はユニファイドＴＬＢ４１から命令ＴＬＢ４０へ供給される。この命令ＴＬＢ４０は、命令フェッチのためにＣＰＵ３が命令アドレスバス３０に出力する仮想アドレスの仮想ページ番号に応ずる物理ページ番号をアドレス変換情報から連想検索する。検索の結果、目的とするアドレス変換情報がある場合（ＴＬＢヒット）、そのアドレス変換情報を用いて、当該仮想アドレスを物理アドレスに変換する。上記検索の結果、目的とするアドレス変換情報がない場合（ＴＬＢミス）、上記ユニファイドＴＬＢ４１から目的とするアドレス変換情報を得るための動作をキャッシュＴＬＢコントローラ４４が制御する。
【００３０】データキャッシュメモリ４３においては、データの記憶エリアと、そのデータに関連するアドレス情報を記憶するタグエリアと、上記データの内容が更新されたことを示すダーティビットと、上記データの有効性を示すバリッドビットとを含んで一つのキャッシュブロックが形成される。
【００３１】オペレーティングシステムによって管理されるタスクがＣＰＵ３によって実行されている場合において、上記データキャッシュメモリ４３は、データフェッチに際してユニファイドＴＬＢ４１で変換された物理アドレスを受け取り、これに基づいてキャッシュエントリの連想検索を行う。検索結果がリードヒットであれば、ヒットに係るキャッシュブロックからその物理アドレスに応ずるデータがデータバス３３又は３５に出力される。検索結果がリードミスであれば、ミスに係るデータを含む１キャッシュブロック分のデータがバスステートコントローラ５を介してＳＤＲＡＭ２３２から読み込まれて、キャッシュフィルが行われる。これによってキャッシュミスに係るデータが上記バス３３又は３５に読み出される。検索結果がライトヒットした場合、キャッシュ動作モードがライトバックモードならばヒットしたエントリにデータを書き込み、当該エントリのダーティビットをセットする。セット状態のダーティビットによりＳＤＲＡＭ２３２のデータとの不整合状態が分かり、上記キャッシュフィル動作で当該ダーティなキャッシュエントリがキャッシュメモリから追い出されるとき、ＳＤＲＡＭ２３２へのライトバックが行われる。ライトスルーモードではヒットしたエントリにデータを書き込むと共にＳＤＲＡＭ２３２へのデータの書き込みも併せて行われる。検索結果がライトミスである場合、コピーバックモードならキャッシュフィルを行うと共にダーティビットをセットしてタグアドレスを更新し、フィルを行ったキャッシュブロックにデータを書き込む。ライトスルーモードの場合にはＳＤＲＡＭ２３２に対してのみ書き込みを行う。
【００３２】オペレーティングシステムによって管理されるタスクがＣＰＵ３によって実行されていない場合には、後に詳述するように、上記ダーティビットが有効なブロックについてバリッドビットを有効とした状態でデータキャッシュメモリ４３のデータを上記ＳＤＲＡＭ２３２にライトバックする。
【００３３】上記命令キャッシュメモリ４２は、命令フェッチに際して命令ＴＬＢ４０で変換された物理アドレスを受け取り、これに基づいてキャッシュエントリの連想検索を行う。検索結果がリードヒットであれば、ヒットに係るキャッシュブロックからその物理アドレスに応ずる命令が命令データバス３１に出力される。検索結果がリードミスであれば、ミスに係る命令を含む１キャッシュブロック分のデータがバスステートコントローラ５を介してＳＤＲＡＭ２３２から読み込まれて、キャッシュフィルが行われる。これによってミスに係る命令が命令データバス３１を介してＣＰＵ３に与えられる。
【００３４】上記命令ＴＬＢ４０、ユニファイドＴＬＢ４１及びキャッシュＴＬＢコントローラ４４はメモリマネージメントユニットを構成する。このメモリマネージメントユニットは、特権モード及びユーザモードのそれぞれにおいて、仮想アドレス空間へのアクセス権を設定して、記憶保護を行うことができる。例えばアドレス変換情報は仮想アドレスページ番号毎に保護キーデータを有する。保護キーデータはページのアクセス権をコードで表した２ビットのデータであり、特権モードでのみ読み出し可能、特権モードで読み出し及び書き込み可能、特権及びユーザモードの双方で読み出しのみ可能、そして、特権モード及びユーザモードの双方で読み出し及び書き込み可能の何れかのアクセス権が設定可能にされる。実際のアクセスタイプが上記保護キーデータで設定されたアクセス権に違反する場合には、ＴＬＢ保護違反例外が発生される。ＴＬＢ保護違反例外が発生された場合、例えば、その保護違反を例外処理にて解決した後、例外処理からの復帰命令を実行して、中断された通常処理命令を再実行することになる。
【００３５】図３（ａ）には、オペレーティングシステムによって管理されるタスクが実行されていない場合の主要処理の流れが示される。
【００３６】ＣＰＵの処理単位（タスク）を効率良く実行管理するプログラムをスケジューラといい、これが起動されることによりスケジューリング処理が可能になる。このスケジューリング処理が開始された後に実行できるタスクがあるか否かの判別が行われる（Ｓ３１，Ｓ３２）。この判別において、実行できるタスクがある（ＹＥＳ）と判断された場合には当該タスクが実行される（Ｓ３３）。また、上記ステップＳ３２の判別において、実行できるタスクが無い（ＮＯ）と判断された場合には、アイドル状態に入る前に、ライトバック処理が行われる（Ｓ３４）。そしてこのライトバック処理が行われた後に、アイドル処理が行われ、この処理によりＣＰＵ３は、消費電力低減のため低消費電力モードに移行される（Ｓ３５）。この低消費電力モードにおいてイベントが発生した場合には、対応するタスクが実行される（Ｓ３６）。ここで、従来技術に従えば、実行すべきタスクが無い場合には、ＣＰＵは消費電力低減のためにアイドル状態に移行されるが、本例においては、このアイドル状態に移行される前に、ＳＤＲＡＭ２３２へのライトバックが行われ、しかる後に、アイドル状態に移行される。これは、ＣＰＵ３によってメモリアクセスが行われていない期間を利用してライトバック処理を行うことにより、キャッシングにおけるシステム性能低下を軽減するためである。
【００３７】図３（ｂ）には上記ライトバック処理（Ｓ３４）の流れが示される。
【００３８】ライトバック処理（Ｓ３４）においては、先ず１ブロック分のダーティビットがチェックされる（Ｓ３４１）。このチェックにおいて、ダーティビットの論理状態からダーティか否かの判別が行われる（Ｓ３４２）。上記ステップＳ３４２の判別において、ダーティである（ＹＥＳ）と判断された場合には、バリッドビットを有効とした状態でそのブロックについてＳＤＲＡＭ２３２へライトバックし、その後、当該ブロックにおけるダーティビットをクリアする（Ｓ３４３）。そして、全てのブロックについての処理を完了したか否かの判別が行われる（Ｓ３４４）。この判別において全てのブロックについての処理が完了していない（ＮＯ）と判断された場合には、上記ステップＳ３４１の判別に戻る。また、上記ステップＳ３４４の判別において全てのブロックについての処理が完了した（ＹＥＳ）と判断された場合には当該ライトバック処理が終了される。尚、上記ステップＳ３４２の判別においてダーティではない（ＮＯ）と判断された場合には、それはデータキャッシュメモリ４３のデータが更新されていないことを意味するから、上記ステップＳ３４３のライトバック処理を行うことなしに、上記ステップＳ３４４の判別に移行される。
【００３９】図２には、上記ステップＳ３３においてタスクが実行されている場合の主要処理の流れが示される。
【００４０】ＣＰＵ３から、あるアドレスに対する読み出し、又は書き込みが要求されると（Ｓ１１）、該当アドレスのデータがデータキャッシュメモリ４３上にあるか否かの判別が行われる（Ｓ１２）。この判別において、該当アドレスのデータがデータキャッシュメモリ４３上にある（ＹＥＳ）と判断された場合には、読み出しか書き込みかの判別が行われる。この判別において、「読み出し」であると判断された場合にはデータキャッシュメモリ４３上のデータがＣＰＵ３に渡される。また、上記ステップＳ１３の判別において書き込みであると判断された場合には、データキャッシュメモリ４３上のデータをＣＰＵ３から受け取ったデータに変更する（Ｓ１５）。そして、該当ブロックに対してダーティビットをセットし（Ｓ１６）、ＣＰＵ３からの要求待ち状態になる（Ｓ２４）。
【００４１】また、上記ステップＳ１２の判別において、該当アドレスのデータがデータキャッシュメモリ４３上には無い（ＮＯ）と判断された場合には、入れ替えを行うキャッシュメモリブロックの選択が行われる（Ｓ１７）。そして、該当ブロックはダーティか否かの判別が行われる（Ｓ１８）。この判別において、該当ブロックはダーティである（ＹＥＳ）と判断された場合には、該当ブロックのデータがＳＤＲＡＭ２３２に書き戻される（Ｓ１９）。そして、ＳＤＲＡＭ２３２から該当アドレスデータがキャッシュメモリブロック分読み出され（Ｓ２０）、上記ステップＳ１３の判別に移行される。
【００４２】図９には上記マイクロコンピュータ２３１でのメモリアクセスの様子が示される。
【００４３】図９に示されるように、ＣＰＵ３によってＳＤＲＡＭ２３２における第１ブロックへのアクセスが行われ、このとき、データキャッシュメモリ４３のデータが変更されたものとすると、実行できるタスクが無くなったときに、アイドル状態に入る前にライトバックが行われる。このようにライトバックが行われることから、次のイベント■が発生した場合には、ＳＤＲＡＭ２３２における第１ブロックへのライトバックを行うことなしにＳＤＲＡＭ２３２における第２ブロックへのアクセスが可能とされるので、ライトバックに起因する性能低下を軽減することができる。
【００４４】上記した例によれば、以下の作用効果を得ることができる。
【００４５】（１）ＣＰＵ３によってＳＤＲＡＭ２３２における第１ブロックへのアクセスが行われ、このとき、データキャッシュメモリ４３のデータが変更されたものとすると、実行できるタスクが無くなったときに、アイドル状態に入る前にライトバックが行われるため、次のイベント■が発生した場合には、ＳＤＲＡＭ２３２における第１ブロックへのライトバックを行うことなしにＳＤＲＡＭ２３２における第２ブロックへのアクセスが可能とされるので、ライトバックに起因するシステム性能低下を軽減することができる。つまり、ＣＰＵ３によって実行できるタスクが無くなったとき、直ぐにアイドル状態に移行させるのではなく、先ず、ＳＤＲＡＭ２３２へのライトバックを行い、しかる後にアイドル状態に移行させることにより、イベント■の発生においてＳＤＲＡＭ２３２のライトバックを行うこと無しに、ＳＤＲＡＭ２３２の新たなキャッシングが行われるため、ライトバックに起因するシステム性能低下を軽減することができる。
【００４６】（２）オペレーティングシステムによって上記ライトバックが制御されるので、オペレーティングシステムを変更すれば良く、マイクロコンピュータ２３１のハードウェアの構成変更を伴わずに済む。
【００４７】以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４８】例えば、ハードウェアによってライトバック処理を行うことができる。図４には、ハードウェアによってライトバック処理を行う場合のマイクロコンピュータの主要構成が示される。尚、図４においてはキャッシュＴＬＢコントローラ４４以外の構成は、図１に示されるのと同様とされる。
【００４９】図４に示されるマイクロコンピュータ２３１においては、キャッシュコントローラ４４として、ライトバック制御回路４４ａ、バス状態制御回路４４ｂ、キャッシュ制御回路４４ｃとを含んで成るものが適用されている。
【００５０】バス状態監視回路４４ｂはバスコントローラ５のコントロール状態からバスの状態を監視することにより、ＣＰＵ３によってＳＤＲＡＭ２３２がアクセスされていない期間を検出する。ライトバック制御回路４４ａは、データキャッシュメモリ４３にダーティブロックが存在する場合に、上記バス状態監視回路４４ｂによるバス監視結果に基づいて、ＳＤＲＡＭ２３２がアクセスされていない期間にキャッシュ制御回路４４ｃに対してライトバック指令信号を与える。キャッシュ制御回路４４ｃには、データキャッシュメモリ４３に一つでもダーティなブロックがあることを示すフラグを保持するためのレジスタが含まれる。キャッシュメモリ４３内のブロックがダーティにされる際、上記フラグがセットされる。従って、上記ダーティブロックが存在するか否かは、キャッシュ制御回路４４ｃ内の上記フラグの状態によって知ることができる。ライトバック制御回路４４ａは、上記キャッシュ制御回路４４ｃ内の上記フラグ状態に従って、ライトバック制御を開始する。このライトバック制御において、バス状態監視回路４４ｂによるバス監視結果に基づいてライトバック指示信号をアサートする。キャッシュ制御回路４４ｃは、キャッシュＴＬＢコントローラとしての基本的な制御機能を備えている。キャッシュ制御回路４４ｃは、上記ライトバック制御回路４４ａから与えられたライトバック指示信号に基づいてデータキャッシュメモリ４３のライトバックを制御する。
【００５１】図５には、図４に示されるキャッシュコントローラ４４の動作の流れが示される。
【００５２】ＣＰＵ３から、あるアドレスに対する読み出し、又は書き込みが要求されると（Ｓ１１）、該当アドレスのデータがデータキャッシュメモリ４３上にあるか否かの判別が行われる（Ｓ１２）。この判別において、該当アドレスのデータがデータキャッシュメモリ４３上にある（ＹＥＳ）と判断された場合には、読み出しか書き込みかの判別が行われる。この判別において、「読み出し」であると判断された場合にはデータキャッシュメモリ４３上のデータがＣＰＵ３に渡される。また、上記ステップＳ１３の判別において書き込みであると判断された場合には、データキャッシュメモリ４３上のデータをＣＰＵ３から受け取ったデータに変更する（Ｓ１５）。そして、該当ブロックに対してダーティビットをセットし（Ｓ１６）、ＣＰＵ３からの要求待ち状態になる（Ｓ２４）。
【００５３】また、上記ステップＳ１２の判別において、該当アドレスのデータがデータキャッシュメモリ４３上には無い（ＮＯ）と判断された場合には、入れ替えを行うキャッシュメモリブロックの選択が行われる（Ｓ１７）。そして、該当ブロックはダーティか否かの判別が行われる（Ｓ１８）。この判別において、該当ブロックはダーティである（ＹＥＳ）と判断された場合には、該当ブロックのデータがＳＤＲＡＭ２３２に書き戻される（Ｓ１９）。そして、ＳＤＲＡＭ２３２から該当アドレスデータがキャッシュメモリブロック分読み出され（Ｓ２０）、上記ステップＳ１３の判別に移行される。
【００５４】一方、バス状態監視回路４４ｂによって外部アドレスバス６０の状態が監視されており、それによってＳＤＲＡＭ２３２がＣＰＵ３によってアクセスされていない期間を把握することができる。ライトバック制御回路４４ａは、バス状態監視回路４４ｂによって、ＳＤＲＡＭ２３２がアクセス中でないことが確認された場合にライトバック指示信号をアサートする。これにより、キャッシュ制御回路４４ｃは、ダーティブロックは存在するか否かの判別を行う（Ｓ２２）。この判別においてダーティブロックは存在する（Ｙｅｓ）と判断された場合には、キャッシュブロックのバリッドビットを有効とした状態のままＳＤＲＡＭ２３２にライトバックし、その後、対応するダーティビットのフラグをクリアする（Ｓ２３）。また、上記ステップＳ２２の判別において、ダーティなブロックは存在しないと判断された場合には、上記ステップＳ２３のライトバックを行わずに、ＣＰＵ３からの次の要求待ち状態に移行される（Ｓ２３）。
【００５５】このようにＳＤＲＡＭ２３２がアクセスされていない期間を利用してライトバックが行われるため、例えば図９に示されるようにイベント■が発生された際に、ライトバックを行わずに済むので、ライトバックに起因するシステムの性能低下を軽減することができる。
【００５６】以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＲＩＳＣアーキテクチャを有するマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種マイクロコンピュータに広く適用することができる。
【００５７】本発明は、少なくともキャッシュシステムを有することを条件に適用することができる。
【００５８】
【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５９】すなわち、オペレーティングシステムによって管理されるタスクが実行されていない期間に、ダーティビットが有効なブロックについてバリッドビットを有効とした状態でキャッシュメモリのデータをメモりにライトバックする。連続する二つのイベントが互いに異なる場合には、前回使用した第１ブロックのデータとは異なる第２ブロックについてのキャッシングが必要になるが、上記のようにオペレーティングシステムによって管理されるタスクが実行されていない期間にライトバック処理が実行されるようになっているため、上記第２ブロックについてのキャッシングの直前において、前回使用したキャッシュ内容をライトバックするケースが減少され、それによってシステムの性能低下が軽減される。
【００６０】また、メモリアクセスに使用されるバスの監視を行うことで、中央処理装置によってメモリがアクセスされていない期間を検出し、上記メモリがアクセスされていない期間にライトバック処理を行うことにより、前回使用した第１ブロックのデータとは異なる第２ブロックについてのキャッシングが必要になる場合において、前回使用したキャッシュ内容を当該キャッシングの直前にライトバックするケースが減少されるから、その分、システムの性能低下が軽減される。

【出願人】	【識別番号】０００００５１０８【氏名又は名称】株式会社日立製作所
【出願日】	平成１２年１０月３日（２０００．１０．３）
【代理人】	【識別番号】１０００８９０７１【弁理士】【氏名又は名称】玉村静世
【公開番号】	特開２００２－１０８７０２（Ｐ２００２－１０８７０２Ａ）
【公開日】	平成１４年４月１２日（２００２．４．１２）
【出願番号】	特願２０００－３０３４９１（Ｐ２０００－３０３４９１）