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【発明の名称】 マルチポートメモリ装置
【発明者】 【氏名】豊村 浩一

【氏名】矢野 修志

【氏名】浜崎 岳史
【要約】 【課題】シングルポートメモリを使って簡単な構成で複雑な調停手段をもたずに、従来より多くのポート数を確保する。

【解決手段】制御シーケンスは所定の周期を有し、制御シーケンスの１周期内における入出力系統毎のＤＲＡＭ４へのアクセスタイミングおよびアクセス順は固定であるとし、シリアル−パラレル変換回路１ａ，１ｂは外部からの書き込み要求タイミングに同期してシリアル−パラレル変換を行い、ライトバッファ２ａ，２ｂは制御シーケンスの位相に同期してシリアル−パラレル変換１ａ，１ｂの出力を記憶する。シリアル−パラレル変換回路１ｂから遅延シリアル信号を出力し、この遅延シリアル信号をシリアル−パラレル変換回路１ａにすることで、シリアル−パラレル変換回路１ａ，１ｂで倍速で入力されるシリアルデータを制御シーケンスの１周期内でパラレルデータに変換して、通常速度でＤＲＡＭ４に書き込む。
【特許請求の範囲】
【請求項１】 シリアルデータを所定のデータ数毎にシリアル−パラレル変換してパラレルデータを出力し、複数のうち少なくとも一つは前記シリアルデータを所定の遅延段数だけ時間シフトされた遅延シリアルデータを前記パラレルデータとは別に出力する複数のシリアル−パラレル変換手段と、前記複数のシリアル−パラレル変換手段の少なくとも一つのシリアルデータ入力端に設けられて外部入力のシリアルデータと他のシリアル−パラレル変換手段から出力される遅延シリアルデータのいずれか一方を選択して出力するシリアルデータ選択出力手段と、前記複数のシリアル−パラレル変換手段の出力を一時記憶するライトバッファと、前記ライトバッファの出力の一部を選択して出力するライトデータ選択出力手段と、前記ライトデータ選択出力手段の出力が書き込まれるメモリと、前記メモリから読み出されたデータを一時記憶するリードバッファと、前記リードバッファの出力を出力系統別にパラレル−シリアル変換する１または複数のパラレル−シリアル変換手段と、前記１または複数のパラレル−シリアル変換手段の出力を遅延する１または複数の遅延調整手段と、前記メモリの書き込み・読み出しおよびアドレス制御を行うメモリ制御手段と、前記ライトバッファ、前記ライトデータ選択出力手段、前記リードバッファ、前記メモリ制御手段の各々の動作の制御シーケンスを発生するシーケンス発生手段とを備え、前記シーケンス発生手段で発生する制御シーケンスは所定の周期を有し、前記制御シーケンスの１周期内における入出力系統毎の前記メモリへのアクセスタイミングおよびアクセス順は固定であるとし、前記シリアル−パラレル変換手段は外部からの書き込み要求タイミングに同期してシリアル−パラレル変換を行い、前記ライトバッファは前記シーケンス発生手段の出力する制御シーケンスの位相に同期して前記シリアル−パラレル変換手段の出力を一時記憶し、前記リードバッファは前記シーケンス発生手段の出力する制御シーケンスの位相に同期して前記メモリから読み出されたデータを一時記憶し、前記遅延調整手段は外部からの読み出し要求タイミングと前記制御シーケンスの位相の差に基いて前記パラレル−シリアル変換手段の出力を前記外部からの読み出し要求タイミングと合致するように遅延し、外部入力のシリアルデータが通常の倍速であるときに前記他のシリアル−パラレル変換手段に前記外部入力のシリアルデータを供給し、前記シリアルデータ選択出力手段は、前記外部入力のシリアルデータが通常の倍速であるときに前記他のシリアル−パラレル変換手段から出力される遅延シリアルデータを選択し、前記制御シーケンスの１周期内における２ポート分のアクセス期間を使って前記メモリに前記外部入力のシリアルデータを記憶させる倍速書き込みモードで動作させるようにしたことを特徴とするマルチポートメモリ装置。
【請求項２】 Ｒ（赤）、Ｇ（緑）、Ｂ( 青) にそれぞれ専用の撮像素子を用い、前記撮像素子の水平および垂直方向の画素配列間隔をそれぞれPh、Pvとするとき、前記Ｇ用の撮像素子を前記ＲおよびＢ用の撮像素子に対し、水平・垂直方向にそれぞれ（Ph/2＋ａ）、（Pv/2＋ｂ）（a,b は定数）だけずらして配置する斜め画素ずらし配置を行う３板方式の撮像装置であって、前記Ｒ、Ｇ、Ｂ用の撮像素子の画素出力信号を記憶するマルチポートメモリ装置を備え、前記Ｒ、Ｇ、Ｂ用の撮像素子の画素出力信号または、前記マルチポートメモリ装置の出力信号を入力とし、前記ＲおよびＢ用の撮像素子の画素出力信号と、前記ＲおよびＢ用の撮像素子の画素に対し空間的に左下最近傍または右下最近傍に位置する前記Ｇ用の撮像素子の画素出力信号とを用いて、水平方向画素数が前記Ｇ用の撮像素子の２倍である第１の輝度信号を作成し、前記ＲおよびＢ用の撮像素子の画素出力信号と、前記ＲおよびＢ用の撮像素子の画素に対し空間的に左上最近傍または右上最近傍に位置する前記Ｇ用の撮像素子の画素出力信号とを用いて、水平方向画素数が前記Ｇ用の撮像素子の２倍である第２の輝度信号を作成する輝度信号作成手段を備え、前記マルチポートメモリ装置は、シリアルデータを所定のデータ数毎にシリアル−パラレル変換してパラレルデータを出力し、複数のうち少なくとも一つは前記シリアルデータを所定の遅延段数だけ時間シフトされた遅延シリアルデータを前記パラレルデータとは別に出力する複数のシリアル−パラレル変換手段と、前記複数のシリアル−パラレル変換手段の少なくとも一つのシリアルデータ入力端に設けられて外部入力のシリアルデータと他のシリアル−パラレル変換手段から出力される遅延シリアルデータのいずれか一方を選択して出力するシリアルデータ選択出力手段と、前記複数のシリアル−パラレル変換手段の出力を一時記憶するライトバッファと、前記ライトバッファの出力の一部を選択して出力するライトデータ選択出力手段と、前記ライトデータ選択出力手段の出力が書き込まれるメモリと、前記メモリから読み出されたデータを一時記憶するリードバッファと、前記リードバッファの出力を出力系統別にパラレル−シリアル変換する１または複数のパラレル−シリアル変換手段と、前記１または複数のパラレル−シリアル変換手段の出力を遅延する１または複数の遅延調整手段と、前記メモリの書き込み・読み出しおよびアドレス制御を行うメモリ制御手段と、前記ライトバッファ、前記ライトデータ選択出力手段、前記リードバッファ、前記メモリ制御手段の各々の動作の制御シーケンスを発生するシーケンス発生手段とを備え、前記シーケンス発生手段で発生する制御シーケンスは所定の周期を有し、前記制御シーケンスの１周期内における入出力系統毎の前記メモリへのアクセスタイミングおよびアクセス順は固定であるとし、前記シリアル−パラレル変換手段は外部からの書き込み要求タイミングに同期してシリアル−パラレル変換を行い、前記ライトバッファは前記シーケンス発生手段の出力する制御シーケンスの位相に同期して前記シリアル−パラレル変換手段の出力を一時記憶し、前記リードバッファは前記シーケンス発生手段の出力する制御シーケンスの位相に同期して前記メモリから読み出されたデータを一時記憶し、前記遅延調整手段は外部からの読み出し要求タイミングと前記制御シーケンスの位相の差に基いて前記パラレル−シリアル変換手段の出力を前記外部からの読み出し要求タイミングと合致するように遅延し、外部入力のシリアルデータが通常の倍速であるときに前記他のシリアル−パラレル変換手段に前記外部入力のシリアルデータを供給し、前記シリアルデータ選択出力手段は、前記外部入力のシリアルデータが通常の倍速であるときに前記他のシリアル−パラレル変換手段から出力される遅延シリアルデータを選択し、前記制御シーケンスの１周期内における２ポート分のアクセス期間を使って前記メモリに前記外部入力のシリアルデータを記憶させる倍速書き込みモードで動作させるようにし、前記マルチポートメモリ装置は前記第１および第２の輝度信号を記憶する場合は倍速モードとなるよう制御されることを特徴とする撮像装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、例えばビデオカメラ等に用いられ、ディジタル信号を記憶させるＤＲＡＭ等のメモリ装置に関するものである。特に、画像データなど連続するシリアルデータの複数系統の同時書き込み、もしくは同時読み出しが可能なマルチポートメモリ装置に関するものである。また、このメモリ装置を用いたデジタルビデオカメラ、デジタルスチルカメラなどの撮像装置に関するものである。
【０００２】
【従来の技術】ビデオカメラなどで用いられている画像メモリとしては、一般にＶＲＡＭと呼ばれるデュアルポートメモリや、フィールドメモリと呼ばれるＦＩＦＯ構造のメモリがある。
【０００３】
【発明が解決しようとする課題】しかし、高機能化、高画質化などを実現するためには、それらの画像メモリでは、同時アクセス可能なポート数が限られているため、用途によって必要なポート数を確保できないという問題がある。
【０００４】この解決策としては、使用する画像メモリの数を増やす方法や、画像メモリの動作周波数をデータの同期周波数の２倍等に高くして、データの書き込み・読み出し部分でレート変換することによりメモリアクセスを高速化して、見かけ上の同時アクセス可能な系統数を増やす方法などが考えられる。
【０００５】しかしながら、前者の方法では大型化してしまい、後者の方法は消費電力が増大してしまうなどの問題がある。
【０００６】また、３ポート以上のポートを備える画像メモリは、汎用性を高めるため、各ポートと画像メモリの各々の動作クロックを独立に取り扱える反面、ポート間のメモリへのアクセスの調停手段が複雑になり、ポート数を増やすことが困難であった。
【０００７】本発明は上記課題を解決し、シングルポートメモリを使って簡単な構成で複雑な調停手段をもたずに、従来より多くのポート数を確保することができるマルチポートメモリ装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の請求項１記載のマルチポートメモリ装置は、シリアルデータを所定のデータ数毎にシリアル−パラレル変換してパラレルデータを出力し、複数のうち少なくとも一つはシリアルデータを所定の遅延段数だけ時間シフトされた遅延シリアルデータをパラレルデータとは別に出力する複数のシリアル−パラレル変換手段と、複数のシリアル−パラレル変換手段の少なくとも一つのシリアルデータ入力端に設けられて外部入力のシリアルデータと他のシリアル−パラレル変換手段から出力される遅延シリアルデータのいずれか一方を選択して出力するシリアルデータ選択出力手段と、複数のシリアル−パラレル変換手段の出力を一時記憶するライトバッファと、ライトバッファの出力の一部を選択して出力するライトデータ選択出力手段と、ライトデータ選択出力手段の出力が書き込まれるメモリと、メモリから読み出されたデータを一時記憶するリードバッファと、リードバッファの出力を出力系統別にパラレル−シリアル変換する１または複数のパラレル−シリアル変換手段と、１または複数のパラレル−シリアル変換手段の出力を遅延する１または複数の遅延調整手段と、メモリの書き込み・読み出しおよびアドレス制御を行うメモリ制御手段と、ライトバッファ、ライトデータ選択出力手段、リードバッファ、メモリ制御手段の各々の動作の制御シーケンスを発生するシーケンス発生手段とを備えている。
【０００９】そして、シーケンス発生手段で発生する制御シーケンスは所定の周期を有し、制御シーケンスの１周期内における入出力系統毎のメモリへのアクセスタイミングおよびアクセス順は固定であるとしている。
【００１０】また、シリアル−パラレル変換手段は外部からの書き込み要求タイミングに同期してシリアル−パラレル変換を行う。
【００１１】また、ライトバッファはシーケンス発生手段の出力する制御シーケンスの位相に同期してシリアル−パラレル変換手段の出力を一時記憶する。
【００１２】また、リードバッファはシーケンス発生手段の出力する制御シーケンスの位相に同期してメモリから読み出されたデータを一時記憶する。
【００１３】また、遅延調整手段は外部からの読み出し要求タイミングと制御シーケンスの位相の差に基いてパラレル−シリアル変換手段の出力を外部からの読み出し要求タイミングと合致するように遅延する。
【００１４】また、外部入力のシリアルデータが通常の倍速であるときに他のシリアル−パラレル変換手段に外部入力のシリアルデータを供給する。
【００１５】また、シリアルデータ選択出力手段は、外部入力のシリアルデータが通常の倍速であるときに他のシリアル−パラレル変換手段から出力される遅延シリアルデータを選択し、制御シーケンスの１周期内における２ポート分のアクセス期間を使ってメモリに外部入力のシリアルデータを記憶させる倍速書き込みモードで動作させる。
【００１６】この構成によれば、シーケンス発生手段によってメモリへの入出力系統の各ポートのメモリへのアクセスタイミングの順序を周期的に固定し、入力系統の書き込みデータはこのアクセスタイミングに同期するようライトバッファで一時記憶保持し、出力系統の読み出しデータは固定されたアクセスタイミングで読み出した後遅延調整手段で読み出し要求タイミングに合致するように遅延させることで、従来のようなポート間のメモリへのアクセスの調停を必要とせず、簡単にポート数を増やし、多くの入出力ポートを得ることができる。
【００１７】また、複数のシリアル−パラレル変換手段のうちの少なくとも一つは、シリアルデータを所定の遅延段数だけ時間シフトされた遅延シリアルデータをパラレルデータとは別に出力するようにし、複数のシリアル−パラレル変換手段の少なくとも一つのシリアルデータ入力端にシリアルデータ選択出力手段を設け、外部入力のシリアルデータと他のシリアル−パラレル変換手段から出力される遅延シリアルデータのいずれか一方を選択して出力するようにし、外部入力のシリアルデータが通常の倍速であるときに他のシリアル−パラレル変換手段から出力される遅延シリアルデータをシリアルデータ選択出力手段が選択するようにしたので、制御シーケンスの１周期内における２ポート分のアクセス期間を使ってメモリに外部入力のシリアルデータを記憶させる倍速書き込みモードで動作させることが可能となる。
【００１８】この際、倍速モードのシリアルデータをメモリに書き込む際に、ライトバッファ以降の回路、特にメモリについては、書き込みクロックおよび読み出しクロックともに、通常速度のクロックを用いることができ、倍速入力のシリアルデータをメモリに書き込む場合にも、消費電力が増加することはない。
【００１９】また、メモリについては、倍速書き込みを行う場合にも、通常速度のクロックを使用して書き込みを行っており、メモリの書き込みクロックを切り替える必要がないため、メモリの記憶データを保証することができる。
【００２０】また、通常速度のシリアルデータも倍速のシリアルデータも一つのメモリに書き込むことができ、通常速度のシリアルデータと倍速のシリアルデータの両方を処理する必要がある場合にも、メモリとしては通常速度のクロックで動作する一つのマルチポートメモリ装置だけですみ、撮像装置などにおいて、動作モードによってシリアルデータの入力速度が異なる場合にも、一つのマルチポートメモリ装置のみで、画像処理を行うことが可能で、撮像装置の構成を簡単化でき、小型化、低価格化を実現できる。
【００２１】また、静止画等の画素数の多い画像データを倍速モードで書き込んで処理する場合に、メモリの読み出し側については通常速度で動作させることができ、動画を表示する表示手段をそのまま利用してモニタ画面上に静止画を容易に表示させることが可能となる。
【００２２】本発明の請求項２記載の撮像装置は、Ｒ（赤）、Ｇ（緑）、Ｂ( 青) にそれぞれ専用の撮像素子を用い、撮像素子の水平および垂直方向の画素配列間隔をそれぞれPh、Pvとするとき、Ｇ用の撮像素子をＲおよびＢ用の撮像素子に対し、水平・垂直方向にそれぞれ（Ph/2＋ａ）、（Pv/2＋ｂ）（a,b は定数）だけずらして配置する斜め画素ずらし配置を行う３板方式の撮像装置であって、Ｒ、Ｇ、Ｂ用の撮像素子の画素出力信号を記憶するマルチポートメモリ装置と、輝度信号作成手段とを備えている。
【００２３】輝度信号作成手段は、Ｒ、Ｇ、Ｂ用の撮像素子の画素出力信号または、マルチポートメモリ装置の出力信号を入力とし、ＲおよびＢ用の撮像素子の画素出力信号と、ＲおよびＢ用の撮像素子の画素に対し空間的に左下最近傍または右下最近傍に位置するＧ用の撮像素子の画素出力信号とを用いて、水平方向画素数がＧ用の撮像素子の２倍である第１の輝度信号を作成し、ＲおよびＢ用の撮像素子の画素出力信号と、ＲおよびＢ用の撮像素子の画素に対し空間的に左上最近傍または右上最近傍に位置するＧ用の撮像素子の画素出力信号とを用いて、水平方向画素数がＧ用の撮像素子の２倍である第２の輝度信号を作成する。
【００２４】マルチポートメモリ装置は、請求項１に記載したものであり、第１および第２の輝度信号を記憶する場合は倍速モードとなるよう制御される。
【００２５】この構成によれば、マルチポートメモリ装置におけるライト２ポートを１ポートとして扱えるようになるため、メモリアクセス速度の２倍速のデータが書き込み可能になる。そのため、このマルチポートメモリ装置を撮像装置に用いることで、２倍速書き込み動作が必要なモード（例えば、画素ずらし配置されたＣＣＤを用いての静止画撮影モード）においても、メモリの駆動周波数を通常状態に保ったまま実行でき、異なる２系統の信号の蓄積用メモリ（ＲＧＢ信号蓄積用メモリとＹ１，Ｙ２，Ｃ信号蓄積用メモリ）を１つのメモリで共用することが可能になる。さらに、メモリ駆動周波数を２ｆｓとし、データ読み出し動作を１クロックおきに行う方式に比べてメモリ消費電力を抑えることが可能になる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態について、図面を用いて説明する。
【００２７】［第１の実施の形態］図１は本発明のマルチポートメモリ装置の実施の形態（請求項１に対応）の全体の構成を示すブロック図である。図２から図６までの各図は図１のマルチポートメモリ装置の要部の具体的な構成を示すブロック図である。
【００２８】まず、図１から図６までの各図に基づいて、本発明の実施の形態におけるマルチポートメモリ装置の構成を説明する。
【００２９】図１では、例として、入出力ポート数４ポート、具体的には入力２ポート（ＷＡポート，ＷＢポート）、出力２ポート（ＲＡポート，ＲＢポート）の４ポートのマルチポートメモリ装置を示している。このマルチポートメモリ装置は、シリアル−パラレル変換を行うシリアル−パラレル変換手段としてのシリアル−パラレル変換回路１ａ，１ｂと、データを一時記憶するライトバッファ２ａ，２ｂと、ライトデータ選択出力手段としてのセレクタ３ａ，３ｂ，３ｃと、メモリとしてのＤＲＡＭ４と、データを一時記憶するリードバッファ５ａ，５ｂと、パラレル−シリアル変換を行うパラレル−シリアル変換手段としてのパラレル−シリアル変換回路６ａ，６ｂと、遅延調整手段としての遅延調整回路７ａ，７ｂと、メモリ制御手段としてのＤＲＡＭコントローラ８と、シーケンス発生手段としてのシーケンス発生回路９と、シリアルデータ選択出力手段としてのセレクタ１０とから構成されている。このマルチポートメモリ装置は、例えばマイクロプロセッサと同じ回路基板上に混載されるものであり、そのデータのビット幅は、１２８〜２５６ビット程度と単体のメモリに比べて大きいものである。
【００３０】上記したシリアル−パラレル変換回路１ａ，１ｂはクロックＷＣＫに従って動作し、ライトバッファ２ａ，２ｂより後段の回路および、ＤＲＡＭコントローラ８およびシーケンス発生回路９はクロックＤＣＫに従って動作する。
【００３１】図２から図６までの各図は、図１中のシリアル−パラレル変換回路１ａ、ライトバッファ２ａ、リードバッファ５ａ、パラレル−シリアル変換回路６ａ、遅延調整回路７ａのさらに詳細な構成例を示したブロック図である。
【００３２】ここで、入力データＷＳＤＡ，ＷＳＤＢは例えばデータ幅１２ビットでクロックＷＣＫに同期した時系列データとしており、また、ＤＲＡＭ４のアクセスデータ幅は例えば１２０ビットであるとしている。なお、これらのビット幅に限定されるものではない。なお、クロックＷＣＫは、通常モードのときはクロックＤＣＫと同じ周波数であり、倍速モードのときはクロックＤＣＫの２倍の周波数になる。
【００３３】シリアル−パラレル変換回路１ａは、図２に示すように、４０段のシフトレジスタ２１と、通常モードと倍速モードとを切り替えるためのモード切替信号ＭＯＤＥによって外部信号ＷＳＴＲＢＡ，ＷＳＴＲＢＢのいずれか一方を選択して出力するセレクタ２２と、セレクタ２２の出力信号ＷＳＴＲＢ２Ａを制御信号としてシフトレジスタ２１の出力のロード、ホールド動作を行うレジスタ２３とから構成されている。シフトレジスタ２１およびレジスタ２３は、クロックＷＣＫに従って動作する。上記のシリアル−パラレル変換回路１ａは、セレクタ１０から入力されるシリアルデータＷＳＤ２Ａをセレクタ２２の出力信号ＷＳＴＲＢ２ＡのタイミングでパラレルデータＷＰＤＡに変換して出力する。なお、セレクタ２２は、通常モードのときには外部信号ＷＳＴＲＢＡを選択出力し、倍速モードのときには外部制御信号ＷＳＴＲＢＢを選択出力する。
【００３４】シリアル−パラレル変換回路１ｂは、図２に示すように、４０段のシフトレジスタ３１と、外部制御信号ＷＳＴＲＢＢを制御信号としてシフトレジスタ３１の出力のロード、ホールド動作を行うレジスタ３２とから構成されている。シフトレジスタ３１およびレジスタ３２は、クロックＷＣＫに従って動作する。上記のシフトレジスタ３１は、外部から入力されるシリアルデータＷＳＤＢを外部信号ＷＳＴＲＢＢのタイミングでパラレルデータＷＰＤＢに変換して出力するほか、シフトレジスタ３１の最終段から、シリアルデータＷＳＤＢを所定の遅延段数（この例では４０段）だけ時間シフトした遅延シリアルデータＤＬＹＷＳＤＢを出力し、セレクタ１０へ供給する。上記した所定の遅延段数というのは、シリアルデータＷＳＤＢをパラレルデータＷＰＤＢに変換するのに必要な遅延段数に等しい。
【００３５】セレクタ１０は、モード切替信号ＭＯＤＥによって、通常モードのとき（ＭＯＤＥ＝“Ｌ”）は、外部入力のシリアルデータＷＳＤＡを選択してシリアル−パラレル変換回路１ａへ供給し、倍速モードのとき（ＭＯＤＥ＝“Ｈ”）は、パラレル−シリアル変換回路１ｂから出力される遅延シリアルデータＤＬＹＷＳＤＢを選択してシリアル−パラレル変換回路１ａへ供給することになる。
【００３６】そして、この構成によって、通常モードのときは、１２ビットの４０個のシリアルの入力データＷＳＤＡが４８０ビットの出力データＷＰＤＡに変換されて出力され、ライトバッファ２ａへ入力される。また、１２ビットの４０個のシリアルの入力データＷＳＤＢが４８０ビットの出力データＷＰＤＢに変換されて出力され、ライトバッファ２ｂへ入力さる。
【００３７】一方、倍速モードのときは、クロックＷＣＫがクロックＤＣＫの２倍の周波数になり、またシフトレジスタ３１とシフトレジスタ２１とが縦続接続された状態になり、結果的に両者を合わせて８０段のシフトレジスタが構成されることになる。その結果、１２ビットの８０個のシリアルの入力データＷＳＤＢが４８０ビットずつの出力データＷＰＤＡ，ＷＰＤＢに変換されて出力されることになる。
【００３８】ライトバッファ２ａは、図３に示すように、シーケンス発生回路９からの制御信号であるポート基準信号ＷＡＣＴＡによりロード、ホールド制御される４８０ビットのレジスタ１２で構成されており、ＤＲＡＭ４の動作クロックＤＣＫに同期して動作する。レジスタ１２は、図では４個の１２０ビットのレジスタ１２ａ，１２ｂ，１２ｃ，１２ｄで構成され、それぞれ１２０ビット分ずつ保持され、それぞれ１２０ビットの出力データＷＤＤＡ０〜ＷＤＤＡ３として出力され、セレクタ３ａへ送られる。
【００３９】ライトバッファ２ｂは、ライトバッファ２ａと同様の構成であり、シーケンス発生回路９からの制御信号であるポート基準信号ＷＡＣＴＢによりロード、ホールド制御され、ＤＲＡＭ４の動作クロックＤＣＫに同期して動作して、４個の１２０ビットの出力データＷＤＤＢ０〜ＷＤＤＢ３として出力され、セレクタ３ｂへ送られる。
【００４０】セレクタ３ａは、ライトバッファ２ａの出力データＷＤＤＡ０〜ＷＤＤＡ３をシーケンス発生回路９からの書き込みデータ選択信号ＷＤＳＥＬに従って出力データＷＤＤＡとして選択的に出力する。
【００４１】セレクタ３ｂは、ライトバッファ２ｂの出力データＷＤＤＢ０〜ＷＤＤＢ３をシーケンス発生回路９からの書き込みデータ選択信号ＷＤＳＥＬに従って出力データＷＤＤＢとして選択的に出力する。
【００４２】セレクタ３ｃは、セレクタ３ａの出力データＷＤＤＡとセレクタ３ｂの出力データＷＤＤＢとをシーケンス発生回路９からの書き込みデータ選択信号ＷＰＳＥＬに従って１２０ビットの出力データＷＤＤとして選択的に出力し、ＤＲＡＭ４へ送る。
【００４３】ＤＲＡＭ４は、ＤＲＡＭコントローラ８からのＲＡＳ（ローアドレスストローブ）制御信号ＮＲＡＳ，ＣＡＳ（カラムアドレスストローブ）制御信号ＮＣＡＳ，メモリ番地を指定する列アドレスＣＡＤ，行アドレスＲＡＤ，書き込み読み出し許可状態を示すＷＥ（ライトイネーブル）制御信号ＮＷＥに従って書き込みおよび読み出し動作が行われる。
【００４４】リードバッファ５ａは、図４に示すように、ＤＲＡＭ４の出力データＲＤＤを入力とし、読み出しデータ選択信号ＲＤＳＥＬＡ０，ＲＤＳＥＬＡ１，ＲＤＳＥＬＡ２，ＲＤＳＥＬＡ３（図１では、ＲＤＳＥＬＡとまとめて記している）によって、１２０ビット毎に異なるタイミングでロード、ホールド制御されるレジスタ１３ａ，１３ｂ，１３ｃ，１３ｄで構成されている。レジスタ１３ａ，１３ｂ，１３ｃ，１３ｄはそれぞれ１２０ビットのデータＲＰＤＡ０〜ＲＰＤＡ３を出力する。さらに、これらのデータＲＰＤＡ０〜ＲＰＤＡ３は４８０ビットのデータＲＰＤＡとしてまとめられて、パラレル−シリアル変換回路６ａに入力される。
【００４５】リードバッファ５ｂは、リードバッファ５ａと同様の構成で、ＤＲＡＭ４の出力データＲＤＤを入力とし、選択信号ＲＤＳＥＬＢによって１２０ビット毎に異なるタイミングでロード、ホールド制御され、４８０ビットのデータＲＰＤＢを出力し、パラレル−シリアル変換回路６ｂに送られる。
【００４６】パラレル−シリアル変換回路６ａは、図５に示すように、シーケンス発生回路９からの出力信号であるポート基準信号ＲＡＣＴＡを一定時間遅延させる遅延回路１４とその遅延回路１４の出力信号ＲＡＣＴＡ’によって前段レジスタ出力かリードバッファ５ａ出力かが選択制御されるセレクタ１５とシフトレジスタ１６とから構成されていて、ＤＲＡＭ４のクロックＤＣＫに従って動作する。この構成によって、４８０ビットのデータＲＰＤＡは４０個の１２ビットのデータＲＳＤＰＡに変換されて、遅延調整回路７ａへ送られることになる。
【００４７】パラレル−シリアル変換回路６ｂは、パラレル−シリアル変換回路６ａと同様の構成であり、シーケンス発生回路９からの出力信号であるポート基準信号ＲＡＣＴＢに従って４８０ビットのデータＲＰＤＢを４０個の１２ビットのデータＲＳＤＰＢに変換して遅延調整回路７ｂへ送る。
【００４８】遅延調整回路７ａは、図６に示すように、パラレル−シリアル変換回路６ａの出力データＲＳＤＰＡを所望の時間遅延させて出力するデュアルポートＲＡＭ１６（例えばＳＲＡＭ）とその書き込みアドレスＷＡＤＲ，読み出しアドレスＲＡＤＲを発生するアドレス生成回路１７とから構成されている。そして、同一アドレスの書き込みタイミングと読み出しタイミングとをずらせることにより、入力されたデータＲＳＤＰＡを所定時間遅延してデータＲＳＤＡとして出力することになる。これによって、シリアルデータの出力タイミングが外部からの読み出し要求タイミングに合致することになる。
【００４９】この場合の遅延時間（クロック数）は、アドレス生成回路１７に加える遅延設定値ＲＤＬＹＡによって任意に設定できる。この場合、デュアルポートＲＡＭ１６は、書き込み動作はクロックＤＣＫに従い、読み出し動作はクロックＲＣＫに従う。
【００５０】遅延調整回路７ｂは、遅延調整回路７ａと同様の構成であり、遅延設定値ＲＤＬＹＢに従い、パラレル−シリアル変換回路６ｂの出力データＲＳＤＰＢを所望の時間遅延させてデータＲＳＤＢとして出力する。
【００５１】シーケンス発生回路９は、外部リセット信号ＲＳＴＲ、クロックＷＣＫ，ＤＣＫに従って各種信号ＷＡＣＴＡ，ＷＡＣＴＢ，ＷＤＳＥＬ，ＷＰＳＥＬ，ＲＤＳＥＬＡ，ＲＤＳＥＬＢ，ＲＡＣＴＡ，ＲＡＣＴＢ，ＲＤＬＹＡ，ＲＤＬＹＢ，ＰＳＥＱを出力する。
【００５２】ＤＲＡＭコントローラ８は、外部信号ＷＳＴＲＢＡ，ＷＳＴＲＢＢ，ＲＳＴＲＢＡ，ＲＳＴＲＢＢ，ブロックアドレスＷＡＤＲＡ，ＷＡＤＲＢ，ＲＡＤＲＡ，ＲＡＤＲＢと、シーケンス発生回路９のシーケンス信号ＰＳＥＱと、クロックＤＣＫに従って、ＲＡＳ制御信号ＮＲＡＳ，ＣＡＳ制御信号ＮＣＡＳ，列アドレスＣＡＤ，行アドレスＲＡＤ，ＷＥ制御信号ＮＷＥを出力する。
【００５３】なお、上記の外部信号ＷＳＴＲＢＡ，ＷＳＴＲＢＢは外部からの書き込み要求タイミングに対応している。また、外部信号ＲＳＴＲＢＡ，ＲＳＴＲＢＢは外部からの読み出し要求タイミングに対応している。すなわち、外部信号ＷＳＴＲＢＡ，ＷＳＴＲＢＢがアクティブとなったタイミングが外部からの書き込み要求タイミングに対応し、外部信号ＲＳＴＲＢＡ，ＲＳＴＲＢＢがアクティブとなったタイミングが外部からの読み出し要求タイミングに対応する。
【００５４】つぎに、図７〜図９を用いて、通常モードにおいて、入力系統のデータがＤＲＡＭ４に書き込まれる動作を説明する。
【００５５】図７は、シリアル−パラレル変換回路１ａ，１ｂにおける、入出力信号のタイミング関係を示すタイミングチャートである。このときのクロックＷＣＫはクロックＤＣＫと同じ周波数である。
【００５６】ＷＡポート、ＷＢポートにクロックＷＣＫに従ってそれぞれ入力される１２ビットの時系列データＷＳＤＡ（ＷＡ１，ＷＡ２，・・・・・・・・），ＷＳＤＢ（ＷＢ１，ＷＢ２，・・・・・・・・・）は、シリアル−パラレル変換回路１ａ，１ｂで図７に示すとおり、有効データのタイミングに同期した４０データの周期をもつ外部信号ＷＳＴＲＢＡ，ＷＳＴＲＢＢの各タイミングで４０データ単位（４８０ビット単位）でパラレルデータＷＰＤＡ，ＷＰＤＢに変換される。なお、図中の記号Ｘは任意の数値を示している。
【００５７】図８は、シーケンス発生回路９で外部リセット信号ＲＳＴＲを基準に生成されるＤＲＡＭ基本サイクル信号ＣＹＣＬＥと、各ポートのメモリへのアクセスの順序、タイミングを固定したシーケンス信号ＰＳＥＱと、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥの周期内のポート別の割り当て期間のスタートタイミングを示すポート基準信号ＷＡＣＴＡ，ＷＡＣＴＢ，ＲＡＣＴＡ，ＲＡＣＴＢとの関係を示すタイミングチャートである。図８にはクロックＤＣＫも示している。
【００５８】図８に示すように、シーケンス発生回路９では、外部リセット信号ＲＳＴＲを基準に、４０Ｔ周期（ＴはＤＲＡＭクロックＤＣＫの周期；＝４０ＤＣＫ＝４０ＷＣＫ）のＤＲＡＭ基本サイクル信号ＣＹＣＬＥが生成され、この周期内で６Ｔ間隔でＷＡポート，ＷＢポート、ＲＡポート、ＲＢポートの専用アクセス期間を規定するシーケンス信号ＰＳＥＱが生成される。
【００５９】図８では、ＰＳＥＱ＝１のときＷＡポートの専用アクセス期間であり、ＰＳＥＱ＝２のときＷＢポートの専用アクセス期間であり、ＰＳＥＱ＝３のときＲＡポートの専用アクセス期間であり、ＰＳＥＱ＝４のときＲＢポートの専用アクセス期間であるとした例を示している。
【００６０】また、ポート基準信号ＷＡＣＴＡ，ＷＡＣＴＢ，ＲＡＣＴＡ，ＲＡＣＴＢが、図８に示すようにシーケンス信号ＰＳＥＱに同期するかたちで生成される。
【００６１】シリアル−パラレル変換回路１ａ，１ｂでパラレル化されたデータＷＰＤＡ，ＷＰＤＢは、上記に示したポート基準信号ＷＡＣＴＡ, ＷＡＣＴＢのタイミングでライトバッファ２ａ，２ｂにそれぞれ一時記憶される。このとき、データＷＰＤＡ，ＷＰＤＢは１２０ビット単位で各々４分割されて一時記憶される。
【００６２】図９は、ライトバッファ２ａ，２ｂの動作、ならびにシーケンス発生回路９で生成された書き込みデータ選択信号ＷＤＳＥＬ，ＷＰＳＥＬに基づいてセレクタ３ａ，３ｂ，３ｃの各出力信号が切り替わる状態を示したタイミングチャートである。図中のＸは任意の数値を示している。
【００６３】シーケンス発生回路９のシーケンス信号ＰＳＥＱが１の期間の最初のタイミングで発生するポート基準信号ＷＡＣＴＡに対応してシリアル−パラレル変換回路１ａの出力データＷＰＤＡがロード・ホールドされ、それによってホールドされたデータＷＤＤＡ０〜ＷＤＤＡ３がライトバッファ２ａから出力される。また、シーケンス発生回路９のシーケンス信号ＰＳＥＱが２の期間の最初のタイミングで発生するポート基準信号ＷＡＣＴＢに対応してシリアル−パラレル変換回路１ｂの出力データＷＰＤＢがロード・ホールドされ、それによってホールドされたデータＷＤＤＢ０〜ＷＤＤＢ３がライトバッファ２ｂから出力される。
【００６４】そして、ＷＤＳＥＬ＝０のときセレクタ３ａ，３ｂでＷＤＤＡ０，ＷＤＤＢ０が各々選択され、データＷＤＤＡ，ＷＤＤＢとして出力される。また、ＷＤＳＥＬ＝１のときセレクタ３ａ，３ｂでＷＤＤＡ１，ＷＤＤＢ１が各々選択され、データＷＤＤＡ，ＷＤＤＢとして出力される。また、ＷＤＳＥＬ＝２のときセレクタ３ａ，３ｂでＷＤＤＡ２，ＷＤＤＢ２が各々選択され、データＷＤＤＡ，ＷＤＤＢとして出力される。また、ＷＤＳＥＬ＝３のときセレクタ３ａ，３ｂでＷＤＤＡ３，ＷＤＤＢ３とが各々選択され、データＷＤＤＡ，ＷＤＤＢとして出力される。
【００６５】ＷＰＳＥＬ＝０（ローレベル）のときセレクタ３ｃでＷＡポート側のデータ（セレクタ３ａの出力データＷＤＤＡ）が選択され、データＷＤＤとして出力される。また、ＷＰＳＥＬ＝１（ハイレベル）のときＷＢポート側のデータ（セレクタ３ｂの出力データＷＤＤＢ）が選択され、データＷＤＤとして出力される。
【００６６】以上のようにして、分割データのうちの１データがセレクタ３ａ，３ｂ，３ｃで選択され、ＤＲＡＭ４へ出力され、ＤＲＡＭコントローラ８によってＤＲＡＭ４の所定アドレスへの書き込み動作が行われる。
【００６７】つぎに、図１０および図１１を用いて、倍速モードにおいて、入力系統のデータがＤＲＡＭ４に書き込まれる動作を説明する。
【００６８】図１０は、シリアル−パラレル変換回路１ａ，１ｂにおける、入出力信号のタイミング関係を示すタイミングチャートである。このときのクロックＷＣＫはクロックＤＣＫの２倍の周波数である。
【００６９】ＷＢポートにクロックＷＣＫに従って１２ビットの時系列データＷＳＤＢ（ＷＢ１，ＷＢ２，・・・・・・・・・）が入力されると、シリアル−パラレル変換回路１ｂで図１０に示すとおり、４０ＷＣＫ分遅延され、遅延シリアルデータＤＬＹＷＳＤＢが出力され、これがセレクタ１０を介して時系列データＷＳＤ２ＡとしてクロックＷＣＫに従って入力される。このとき、ＷＰポートには、その後に続く１２ビットの時系列データＷＳＤＢ（ＷＢ４１，ＷＢ４２，・・・・・・・・・）が入力される。そして、これらの時系列データＷＳＤＢ（ＷＢ１，ＷＢ２，・・・・・，ＷＢ４１，ＷＢ４２，・・・・・・・・・）は、有効データのタイミングに同期した８０データの周期をもつ外部信号ＷＳＴＲＢ２Ａ，ＷＳＴＲＢＢの各タイミングで４０データ単位（４８０ビット単位）でパラレルデータＷＰＤＡ，ＷＰＤＢに変換される。なお、図中の記号Ｘは任意の数値を示している。
【００７０】図１１は、シーケンス発生回路９で外部リセット信号ＲＳＴＲを基準に生成されるＤＲＡＭ基本サイクル信号ＣＹＣＬＥと、各ポートのメモリへのアクセスの順序、タイミングを固定したシーケンス信号ＰＳＥＱと、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥの周期内のポート別の割り当て期間のスタートタイミングを示すポート基準信号ＷＡＣＴＡ，ＷＡＣＴＢとの関係を示すタイミングチャートである。また、図１１には、ライトバッファ２ａ，２ｂの動作、ならびにシーケンス発生回路９で生成された書き込みデータ選択信号ＷＤＳＥＬ，ＷＰＳＥＬに基づいてセレクタ３ａ，３ｂ，３ｃの各出力信号が切り替わる状態も併せて示している。さらに、図１１にはクロックＷＣＫおよびＤＣＫも示されている。図中のＸは任意の数値を示している。
【００７１】図１１に示すように、シーケンス発生回路９では、外部リセット信号ＲＳＴＲを基準に、４０ＤＣＫ周期（＝８０ＷＣＫ周期）のＤＲＡＭ基本サイクル信号ＣＹＣＬＥが生成され、この周期内で６ＤＣＫ間隔でＷＡポート，ＷＢポート、ＲＡポート、ＲＢポートの専用アクセス期間を規定するシーケンス信号ＰＳＥＱが生成される。
【００７２】図１１では、ＰＳＥＱ＝１のときＷＡポートの専用アクセス期間であり、ＰＳＥＱ＝２のときＷＢポートの専用アクセス期間であり、ＰＳＥＱ＝３のときＲＡポートの専用アクセス期間であり、ＰＳＥＱ＝４のときＲＢポートの専用アクセス期間であるとした例を示している。
【００７３】また、ポート基準信号ＷＡＣＴＡ，ＷＡＣＴＢが、図１１に示すようにシーケンス信号ＰＳＥＱに同期するかたちで生成される。ポート基準信号ＲＡＣＴＡ，ＲＡＣＴＢについても、図示はしていないが、シーケンス信号ＰＳＥＱに同期している。
【００７４】シリアル−パラレル変換回路１ａ，１ｂでパラレル化されたデータＷＰＤＡ，ＷＰＤＢは、上記に示したポート基準信号ＷＡＣＴＡ, ＷＡＣＴＢのタイミングでライトバッファ２ａ，２ｂにそれぞれ一時記憶される。このとき、データＷＰＤＡ，ＷＰＤＢは１２０ビット単位で各々４分割されて一時記憶される。
【００７５】具体的に説明すると、シーケンス発生回路９のシーケンス信号ＰＳＥＱが１の期間の最初のタイミングで発生するポート基準信号ＷＡＣＴＡに対応してシリアル−パラレル変換回路１ａの出力データＷＰＤＡ（ＷＢ４０〜１）がライトバッファ２ａでロード・ホールドされ、それによってホールドされたデータＷＤＤＡ０〜ＷＤＤＡ３がライトバッファ２ａから出力される。また、シーケンス発生回路９のシーケンス信号ＰＳＥＱが２の期間の最初のタイミングで発生するポート基準信号ＷＡＣＴＢに対応してシリアル−パラレル変換回路１ｂの出力データＷＰＤＢ（ＷＢ８０〜４１）がライトバッファ２ｂでロード・ホールドされ、それによってホールドされたデータＷＤＤＢ０〜ＷＤＤＢ３がライトバッファ２ｂから出力される。
【００７６】そして、ＷＤＳＥＬ＝０のときセレクタ３ａ，３ｂでＷＤＤＡ０，ＷＤＤＢ０が各々選択され、データＷＤＤＡ，ＷＤＤＢとして出力される。また、ＷＤＳＥＬ＝１のときセレクタ３ａ，３ｂでＷＤＤＡ１，ＷＤＤＢ１が各々選択され、データＷＤＤＡ，ＷＤＤＢとして出力される。また、ＷＤＳＥＬ＝２のときセレクタ３ａ，３ｂでＷＤＤＡ２，ＷＤＤＢ２が各々選択され、データＷＤＤＡ，ＷＤＤＢとして出力される。また、ＷＤＳＥＬ＝３のときセレクタ３ａ，３ｂでＷＤＤＡ３，ＷＤＤＢ３とが各々選択され、データＷＤＤＡ，ＷＤＤＢとして出力される。
【００７７】ＷＰＳＥＬ＝０（ローレベル）のときセレクタ３ｃでＷＡポート側のデータ（セレクタ３ａの出力データＷＤＤＡ）が選択され、データＷＤＤとして出力される。また、ＷＰＳＥＬ＝１（ハイレベル）のときＷＢポート側のデータ（セレクタ３ｂの出力データＷＤＤＢ）が選択され、データＷＤＤとして出力される。
【００７８】以上のようにして、分割データのうちの１データがセレクタ３ａ，３ｂ，３ｃで選択され、ＤＲＡＭ４へ出力され、ＤＲＡＭコントローラ８によってＤＲＡＭ４の所定アドレスへの書き込み動作が行われる。
【００７９】つぎに、ＤＲＡＭコントローラ８によってＤＲＡＭ４から読み出されたデータがＲＡポート，ＲＢポートから出力されるまでの動作を図１２を用いて説明する。
【００８０】図１２は、シーケンス発生回路９で生成された読み出しデータ選択信号ＲＤＳＥＬＡ０〜ＲＤＳＥＬＡ３，ＲＤＳＥＬＢ０〜ＲＤＳＥＬＢ３とその信号で制御されるリードバッファ５ａ，５ｂのパラレル出力データＲＰＤＡ（ＲＰＤＡ０〜ＲＰＤＡ３），ＲＰＤＢ（ＲＰＤＢ０〜ＲＰＤＢ３）との関係を示したタイミングチャートであり、図中のＲＰＤＡ０〜ＲＰＤＡ３は、図４に示すリードバッファ５ａのレジスタ１３ａ，１３ｂ，１３ｃ，１３ｄの各１２０ビットデータ出力であり、ＲＰＤＢ０〜ＲＰＤＢ３は、同様の構成をもつリードバッファ５ｂの内部のレジスタ出力（図省略）である。なお、図１２には、シーケンス信号ＰＳＥＱとポート基準信号ＲＡＣＴＡ，ＲＡＣＴＢが併せて示されている。
【００８１】図１２に示すように、ＤＲＡＭコントローラ８によって１２０ビット単位でＤＲＡＭ４から読み出されたデータＲＤＤは、リードバッファ５ａ，５ｂで、シーケンス発生回路９からの制御信号である読み出しデータ選択信号ＲＤＳＥＬＡ０〜ＲＤＳＥＬＡ３，ＲＤＳＥＳＢ０〜ＲＤＳＥＳＢ３によりリードバッファ５ａ，５ｂをそれぞれ構成する各レジスタに一時記憶され、リードバッファ５ａ，５ｂからデータＲＰＤＡ（ＲＰＤＡ０〜ＲＰＤＡ３），ＲＰＤＢ（ＲＰＤＢ０〜ＲＰＤＢ３）として出力される。
【００８２】パラレル−シリアル変換回路６ａ，６ｂでは、リードバッファ５ａ，５ｂの出力データＲＰＤＡ，ＲＰＤＢが、図８で示したシーケンス発生回路９から出力されるポート基準信号ＲＡＣＴＡ，ＲＡＣＴＢの一定遅延された信号ＲＡＣＴＡ’，ＲＡＣＴＢ’（図示せず）によってシリアルデータに変換され、データＲＳＤＰＡ，ＲＳＤＰＢとして出力される。ここで一定遅延を与えているのは、リードバッファ５ａ，５ｂのレジスタの４８０ビットデータがすべて更新された後にシリアル変換させるためである。
【００８３】そのためには、４分割されて読み出されたデータがレジスタに一時記憶された後からつぎに更新されるまでの期間内にパラレル−シリアル変換されるようにポート基準信号ＲＡＣＴＡ，ＲＡＣＴＢを遅延させればよい。例えば、６Ｔ遅延（ＴはクロックＤＣＫの周期）とし、信号ＲＡＣＴＡ’，ＲＡＣＴＢ’を各々のポートにおいて４分割データがすべてリードバッファ５ａ，５ｂに一時記憶された直後となるように発生させれば、７Ｔ以上とした場合に比べ、より早く読み出しポートより出力することができ、また遅延回路も小さく構成できることになる。
【００８４】シリアル化されたデータＲＳＤＰＡ，ＲＳＤＰＢは後段の遅延調整回路７ａ，７ｂによって遅延調整され、２系統の出力ポートに各々データＲＳＤＡ，ＲＳＤＢとして出力される。ここでの遅延調整量は、シーケンス発生回路９から出力される遅延設定値ＲＤＬＹＡ，ＲＤＬＹＢで決定される。
【００８５】図１３は、ＲＡポートについて、シーケンス発生回路９から出力された信号である遅延設定値ＲＤＬＹＡ（＝ｄ：整数）と、図６に示した遅延調整回路７ａの内部のアドレス生成回路１７で生成される書き込みアドレスＷＡＤＲと読み出しアドレスＲＡＤＲおよびデータの入出力の関係を示したタイミングチャートである。なお、図１３には、先に説明したシーケンス信号とポート基準信号ＲＡＣＴＡおよびその遅延信号ＲＡＣＴＡ’とパラレル−シリアル変換回路６ａへの入力データＲＰＤＡとクロックＲＣＫも併せて示している。
【００８６】図１３に示すとおり、アドレス生成回路１７では、遅延設定値ＲＤＬＹＡに連動して書き込みアドレスＷＡＤＲと読み出しアドレスＲＡＤＲに値ｄだけ差を持たせており、これにより読み出しタイミングをずらすことができる。また、デュアルポートＲＡＭ１６のリード側のクロックをＤＲＡＭ動作クロックＤＣＫと位相関係が自由なクロックＲＣＫに同期してシリアルデータＲＳＤＡ，ＲＳＤＢを出力することができる。この場合、ＲＤＬＹＡを値ｄに設定することで、書き込みタイミングに対して読み出しタイミングｄクロック（ＲＣＫ）分遅らせることができる。
【００８７】ここで、書き込みアドレスＷＡＤＲと読み出しアドレスＲＡＤＲの各アドレスはアドレス最大値に到達すると０アドレスに戻るように、巡回動作をさせる。ここでデュアルポートＲＡＭ１６のワード長は、ＤＲＡＭ動作クロックＤＣＫと読み出し用クロックＲＣＫが同一周波数ならば、ＲＡＣＴＡ' ，ＲＡＣＴＢ' の周期に相当するワード数（本例では４０ワード）を有すれば、その周期内で任意の読み出しタイミングに調整することができる。
【００８８】ここで、図８に示したとおり、外部リセット信号ＲＳＴＲによってＤＲＡＭ基本サイクル信号ＣＹＣＬＥの位相が確定し、これにより各リードポートのメモリアクセスタイミングが決定されるため、読み出しタイミングは、この外部リセット信号ＲＳＴＲの位相と、この遅延調整回路７ａ，７ｂへのシーケンス発生回路９からの遅延設定値ＲＤＬＹＡ，ＲＤＬＹＢによって、外部からの読み出し要求タイミングに一致するように調整することになる。この遅延設定値ＲＤＬＹＡ，ＲＤＬＹＢは例えばマイコンからのレジスタ書き込みにより設定すればよい。
【００８９】ここで、外部リセット信号ＲＳＴＲからの有効データの読み出しスタートタイミングは、遅延設定値ＲＤＬＹＡ，ＲＤＬＹＢを同一にしても、各ポートのメモリアクセスタイミングが６Ｔずれて固定されているため、ＲＡポートがＲＢポートよりも６Ｔ早く出力される。これに対して、パラレル−シリアル変換回路６ａの遅延回路１４での遅延量を、ＲＢポート用の同様の遅延回路（図示せず）での遅延量よりも６Ｔ多くなるようにするか、もしくは遅延設定値ＲＤＬＹＡと遅延設定値ＲＤＬＹＢの値が同一でも、遅延調整回路７ａ，７ｂでの書き込みアドレスＷＡＤＲと読み出しアドレスＲＡＤＲの差をポート間で６ずらし、ＲＡポート用の遅延調整回路７ａのほうを６だけ差が大きくなるように図６におけるアドレス生成回路１７を構成すれば、出力系統のアクセスタイミングのずれを遅延調整回路７ａで補正することができ、この読み出しタイミングのポート間のズレを無くすことができ、外部からの読み出し要求タイミングと各ポートの遅延設定値を一律に取り扱えるためタイミング制御が容易になる。
【００９０】つぎに、図１４から図１８までの各図を用いて、通常モードおよび倍速モードにおいて、シーケンス発生回路９により規定されたタイミングで各ポートのデータおよびアドレス等を選択し、ＤＲＡＭ４を制御するＤＲＡＭコントローラ８の動作を説明する。
【００９１】ＤＲＡＭ４は、クロックＤＣＫに従い、ＤＲＡＭコントローラ８から出力されるＤＲＡＭ制御に必要なＲＡＳ制御信号ＮＲＡＳ，ＣＡＳ制御信号ＮＣＡＳおよび書き込み読み出し許可状態を示すＷＥ制御信号ＮＷＥおよびメモリ番地を指定する行アドレスＲＡＤ，列アドレスＣＡＤによって、書き込み動作、読み出し動作を行う。
【００９２】図１４は、通常モードにおいて、外部リセット信号ＲＳＴＲと、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥと、クロックＤＣＫと、シーケンス発生回路９で生成されたシーケンス信号ＰＳＥＱと、ＤＲＡＭ４を制御するためにＤＲＡＭコントローラ８で生成されるＲＡＳ制御信号ＮＲＡＳ，ＣＡＳ制御信号ＮＣＡＳ，ＷＥ制御信号ＮＷＥ，行アドレスＲＡＤ，列アドレスＣＡＤの各々のタイミング関係を示したチャートである。
【００９３】図１５は、倍速モードにおいて、外部リセット信号ＲＳＴＲと、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥと、クロックＤＣＫと、シーケンス発生回路９で生成されたシーケンス信号ＰＳＥＱと、ＤＲＡＭ４を制御するためにＤＲＡＭコントローラ８で生成されるＲＡＳ制御信号ＮＲＡＳ，ＣＡＳ制御信号ＮＣＡＳ，ＷＥ制御信号ＮＷＥ，行アドレスＲＡＤ，列アドレスＣＡＤの各々のタイミング関係を示したチャートである。
【００９４】ここでは、１つの行アドレス設定に対して、列アドレスは４アドレス連続して書き込み、読み出し可能なページモード動作を行わせている。このＤＲＡＭ４が、プリチャージ期間１Ｔと行アドレス設定期間１Ｔが必要だとして、列アドレス設定期間の４Ｔとあわせて、１ポートあたりトータル６Ｔで４８０画素のデータの書き込み、読み出しを実現している。
【００９５】図１６は、最大ページ長を１６（１６カラム）とした場合のＤＲＡＭ４のメモリマップを模式的に示した図である。
【００９６】図１７は図１６のようなＤＲＡＭ４に対して、従来のＶＲＡＭに与えていたようなブロックアドレスＷＡＤＲＡを外部入力とした場合において、ＤＲＡＭコントローラ８の内部でＷＡポート用に行アドレスＷＲＡ、列アドレスＷＣＡを生成する回路、つまりアドレスのビット分割を行う回路の構成例を示すブロック図である。図１７において、８１は外部入力のブロックアドレスＷＡＤＲＡを、ＷＡポートのアクセススタートの基準となるポート基準信号ＷＡＣＴＡによってラッチしたブロックアドレスＷＡＤＲＡ’を入力とし、このブロックアドレスＷＡＤＲＡ’の２ビットダウンシフトを行う２ビットダウン回路である。８２はブロックアドレスＷＡＤＲＡ’の下位２ビットを抽出する下位２ビット抽出回路である。８３は下位２ビット抽出回路８２の出力データの２ビットアップシフトを行う２ビットアップ回路である。８４は２ビットアップ回路８３の出力データを初期値としてクロックＤＣＫのカウントを行う４ビットカウンタである。
【００９７】図１８はその行アドレスＷＲＡ、列アドレスＷＣＡと外部入力のブロックアドレスＷＡＤＲＡの具体値との関係を例示したものである。なお、図１８には、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥとシーケンス信号ＰＳＥＱと外部信号ＷＳＴＲＢＡが併せて示されている。
【００９８】図１８に示すとおり、外部入力のブロックアドレスＷＡＤＲＡは、ＷＡポートのアクセススタートの基準となるポート基準信号ＷＡＣＴＡによってラッチされＷＡＤＲＡ’となり、このラッチ後のブロックアドレスＷＡＤＲＡ’は、図１７のような回路構成により、行アドレスＷＲＡと列アドレスＷＣＡに変換される。
【００９９】同様にしてＷＢポート，ＲＡポート，ＲＢポート用のブロックアドレスＷＡＤＲＢ, ＲＡＤＲＡ, ＲＡＤＲＢから行アドレスＷＲＢ，ＲＲＡ，ＲＲＢおよび列アドレスＷＣＢ，ＲＣＡ，ＲＣＢが生成される。これらの行アドレス、列アドレスは、図１４または図１５で示したように、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥの周期内で決められたタイミングでＤＲＡＭ４の行アドレスＲＡＤ、列アドレスＲＣＤとして選択されＤＲＡＭ４へ出力される。
【０１００】ここで、行アドレスＷＲＡ，列アドレスＷＣＡを生成する回路は、図１７に示したとおり、２ビットダウン回路８１，下位２ビット抽出回路８２，２ビットアップ回路８３および４ビットカウンタ８４だけの簡単な構成で実現できる。これは、メモリの最大ページ長が１６（２のＣ乗、Ｃは２の２乗）でかつ、使用するページ長Ｐが４（２の２乗）であるため、ブロックアドレスが０，１，２，３，４，５・・・・のとき、行アドレスＷＲＡは０，０，０，０，１，１・・・・、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥの周期内での各ポートの列アドレスＷＣＡのスタートアドレスは０，４，８，１２，０，４，・・・・のようになる。すなわち、行アドレスＷＲＡは、ブロックアドレスをＣで割った商、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥの周期内での各ポートの列アドレスＷＣＡのスタートアドレスはブロックアドレスをＣで割った剰余をＰ倍したものとなり、これらＣ，Ｐの値が２のべき乗になるようにＤＲＡＭ基本サイクルを決定しているからである。
【０１０１】以上のことを一般化すると、以下のようになる。すなわち、メモリは、行アドレスと列アドレスを有し、行アドレスに対して連続した列アドレスの書き込みおよび読み出しが可能なページ動作を行うものであるとし、制御シーケンス（ＣＹＣＬＥの１周期）内の１ポートがメモリにアクセスするためのページ長をＰ、シリアルデータのビット幅をＳビット、メモリの最大ページ長を２のＣ乗、メモリのアクセスデータ幅をＡビットとすると、シーケンス発生手段の周期Ｗクロックは、シリアルデータのビット幅Ｓビット、メモリのアクセスデータ幅Ａビットおよびページ長Ｐに対してＷ＝（Ａ／Ｓ）×Ｐの関係とし、かつＣおよびＰの値が２のべき乗となるようシーケンス発生手段およびメモリが構成されるということになる。
【０１０２】実施の形態では、Ａ＝１２０ビット、Ｓ＝１２ビット、Ｐ＝４（＝２2 ）、Ｃ＝１６( ＝２4 ) となっている。
【０１０３】以上のような構成および動作により、各ポート間の調停手段を持たずに４ポートの入出力系統を有するマルチポートメモリ装置を実現することが可能となる。
【０１０４】また、複数のシリアル−パラレル変換回路１ａ，１ｂのうちの少なくとも一つは、シリアルデータＷＳＤＢを所定の遅延段数だけ時間シフトされた遅延シリアルデータＤＬＹＷＳＤＢをパラレルデータＷＰＤＢとは別に出力するようにし、複数のシリアル−パラレル変換回路１ａ，１ｂの少なくとも一つのシリアルデータ入力端にセレクタ１０を設け、外部入力のシリアルデータＷＳＤＡと他のシリアル−パラレル変換回路１ｂから出力される遅延シリアルデータＤＬＹＷＳＤＢのいずれか一方を選択して出力するようにし、外部入力のシリアルデータＷＳＤＡが通常の倍速であるときに他のシリアル−パラレル変換回路１ｂから出力される遅延シリアルデータをセレクタ１０が選択するようにしたので、制御シーケンスの１周期内における２ポート分のアクセス期間を使ってＤＲＡＭ４に外部入力のシリアルデータを記憶させる倍速書き込みモードで動作させることが可能となる。
【０１０５】この際、倍速モードのシリアルデータＷＳＤＢをＤＲＡＭ４に書き込む際に、ライトバッファ２ａ，２ｂ以降の回路、特にＤＲＡＭ４については、書き込みクロックおよび読み出しクロックともに、通常速度のクロックを用いることができ、倍速入力のシリアルデータをメモリに書き込む場合にも、消費電力が増加することはない。
【０１０６】また、ＤＲＡＭ４については、倍速書き込みを行う場合にも、通常速度のクロックを使用して書き込みを行うので、ＤＲＡＭ４のの書き込みクロックを２倍にするのとは異なり、メモリの記憶データを保証することができる。また、通常速度のシリアルデータも倍速のシリアルデータも一つのメモリに書き込むことができ、通常速度のシリアルデータと倍速のシリアルデータの両方を処理する必要がある場合にも、メモリとしては通常速度のクロックで動作する一つのマルチポートメモリ装置だけですみ、撮像装置などにおいて、動作モードによってシリアルデータの入力速度が異なる場合にも、一つのマルチポートメモリ装置のみで、画像処理を行うことが可能で、撮像装置の構成を簡単化でき、小型化、低価格化を実現できる。
【０１０７】また、静止画等の画素数の多い画像データを倍速モードで書き込んで処理する場合に、ＤＲＡＭ４の読み出し側については通常速度で動作させることができ、動画を表示する表示手段をそのまま利用してモニタ画面上に静止画を容易に表示させることが可能となる。
【０１０８】なお、本実施の形態では、遅延調整回路７ａ，７ｂとしてデュアルポートＲＡＭを用いたが、ＤＲＡＭ動作クロックＤＣＫと読み出し用クロックＲＣＫの位相が規定され、かつ同一周波数である場合ならば、例えばＦＩＦＯ−ＲＡＭあるいは、シフトレジスタとその各レジスタ出力のセレクタ構成による遅延調整でも同様の効果を持たせることが可能である。
【０１０９】また、シリアル−パラレル変換回路１ａ，１ｂおよびライトバッファ２ａ，２ｂおよびリードバッファ５ａ，５ｂの詳細な構成例として、本実施の形態ではロードホールド型のＤフリップフロップで構成したが、この限りではなく、同等の機能を有するものであれば他の構成でもよい。
【０１１０】また、本実施の形態では、ＤＲＡＭ基本サイクル内での各ポートのアクセスタイミングの固定順序をＷＡ，ＷＢ，ＲＡ，ＲＢの順としたが、この順に制限されるものではなく任意に決定してよい。例えば、ＲＡ，ＲＢ，ＷＡ，ＷＢなど入力系統より出力系統のアクセスタイミングが前になるように固定すれば、外部リセット信号ＲＳＴＲと読み出しポートのメモリへのアクセスタイミングの差が小さくなり、読み出しタイミングの遅れ量（レーテンシ）をより小さくできる効果がある。
【０１１１】また、本実施の形態では、メモリとしてアクセスデータ幅が１２０ビット、ＤＲＡＭ４の最大ページ長１６のＤＲＡＭを使用したが、この限りではなく、例えば１２０ビットより広い２４０ビットのアクセスデータ幅を有するＤＲＡＭを用いれば、ライトバッファ２ａ，２ｂにおけるデータの分割数およびセレクタ３ａ，３ｂへの入力は各々２系統で済み、セレクタ制御信号もそれにあわせて減らすことができる。また、４８０ビットのアクセスデータ幅を有するＤＲＡＭを使用すれば、セレクタ３ａ，３ｂは省くことができる。
【０１１２】また、本実施の形態では、入力２ポート、出力２ポートとしたがこの限りではなく、例えば、入力１ポート、出力３ポートとしてもよく、この場合は入力系統用のシリアル−パラレル変換回路、ライトバッファ、セレクタが１系統のみでよく、図１のセレクタ３ｃは必要ない。また、出力系統用のリードバッファ、パラレル−シリアル変換回路、遅延調整回路は３系統に増やせばよい。シーケンス発生回路では、例えば図１９に示すように固定した制御シーケンスによって各ブロックの動作を制御すればよい。入出力ポート数が同じであれば、シリアル−パラレル変換の段数等は変える必要はない。図１９では、クロックＤＣＫと、外部リセット信号ＲＳＴＲと、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥと、シーケンス信号ＰＳＥＱと、ポート基準信号ＲＡＣＴＡ，ＲＡＣＴＢ，ＲＡＣＴＣ，ＷＡＣＴＡが示されている。なお、入力ポートの数は、１個、２個に限らず３個以上であってもよい。また、出力ポートの数についても、２個、３個に限らず、１個または４個以上であってもよい。
【０１１３】また入出力ポートの合計ポート数は４ポートと限るものでもなく、必要なポート数Ｎと、使用するメモリの仕様（アクセスデータのビット幅Ａ、最大ページ長＝２のＣ乗ビット、Ｃは２のべき乗とする）と、ポートのシリアルデータのビット幅Ｓとに応じて、ＤＲＡＭ基本シーケンスの周期Ｗを決定する。
【０１１４】ここで、ＤＲＡＭ基本シーケンスの周期Ｗは、セレクタの入力系統数を２のべき乗となるように決定し、かつＷ≧ｎ×Ｎ（ｎ：１周期内で１ポートあたりのメモリへのアクセス期間のクロック数）の条件を満たす範囲の最小値をとるように決定すれば、メモリのアドレスを計算する場合に端数が出ないので、ＤＲＡＭコントローラの行アドレス発生回路、列アドレス発生回路を前述のとおり、ビットシフトによる簡単な構成で実現でき、かつ必要以上の回路規模増加を抑えた最適な構成のマルチポートメモリ装置を得ることが可能になる。
【０１１５】なお、入力ポートが１ポートのみで、Ｓ×Ｗ＝Ａならば、本実施の形態のセレクタ３ａ，３ｂ，３ｃはいずれも必要なく、シリアル−パラレル変換回路出力のパラレルデータがそのままＤＲＡＭへの書き込みデータとして選択されることは言うまでもない。
【０１１６】なお、本実施の形態ではメモリとしてシングルポートのＤＲＡＭを用いたが、これに制限されるものでなく、行アドレス、列アドレスを有する半導体メモリであればよい。
【０１１７】［第２の実施の形態］つぎに、本願発明の請求項３に示す発明に対応した実施の形態について説明する。図２０は本願請求項３に示す発明の実施の形態の撮像装置を示すブロック図である。ＣＣＤ１０１−１〜１０１−３は、それぞれＲ, Ｇ, Ｂ用インターレース（飛び越し走査）ＣＣＤを示す。以下では、説明の簡略化のため、ＣＣＤは垂直画素混合をしないものとする。
【０１１８】図２１は、ＣＣＤ１−１〜１−３の画素の空間的な位置関係を示すものである。斜め方向の画素ずらし配置により、Ｇ信号の画素Ｇ１１，Ｇ１２, ．．．は、ＲおよびＢ信号の画素Ｒ１１，Ｒ１２，．．．およびＢ１１, Ｂ１２, ．．．に対して、右下方向に水平垂直方向に１／２画素分ずれている。
【０１１９】図２１の空間位置関係にあるＲＧＢ信号は、ＣＣＤから垂直方向１画素おきに出力される。Ｇ信号の画素を例にとると、奇数フィールドでの垂直方向はＧ１１，Ｇ３１，．．．の順で、偶数フィールドでの垂直方向はＧ２１，Ｇ４１，．．．の順で出力される。Ｒ信号、Ｂ信号についても同様である。つまり、１フィールド期間ではＣＣＤの全画素データを出力できないため２フィールド期間かけて出力する必要がある。
【０１２０】そこで、これらのＲＧＢ信号は２フィールド期間かけてＣＣＤ１０１−１〜１０１−３から出力され、アナログ処理部１０２、Ａ／Ｄ変換器１０３−１〜１０３−３でそれぞれアナログ処理、デジタル信号への変換が行われ、メモリ手段１０８のライトポートに入力される。この結果、メモリ手段１０８にはＲＧＢの全画素分のデータが蓄積される。
【０１２１】メモリ手段１０８のリードポートからは、ＣＣＤ上の空間位置を再現するようにＲＧＢ信号が出力される。Ｇ信号の画素を例にとると、垂直方向はＧ１１，Ｇ２１，Ｇ３１，．．．の順で出力される。Ｒ信号、Ｂ信号についても同様である。メモリ手段１０８の出力は、輝度信号作成手段であるマトリクス回路１０４に入力される。
【０１２２】マトリクス回路１０４では、ＲＧＢ信号から２系統のＹ信号および１系統のＣ信号に変換される。マトリクス回路１０４の動作を以下に示す。
【０１２３】図２２に示すように、Ｙ１用マトリクス回路１１５には、メモリ手段８からのＲＧＢ画素信号がサンプリング周波数ｆｓで入力され、Ｇ信号の画素Ｇ２１，Ｇ２２, ．．．と、ＲおよびＢ信号の画素Ｒ２１，Ｒ２２，．．．およびＢ２１，Ｂ２２，．．．から、数１のようにＹ信号の画素Ｙ２１，Ｙ２２，．．．を求め、これをＹ１信号としてサンプリング周波数２ｆｓで出力する。
【０１２４】
【数１】

【０１２５】同様に、Ｙ２用マトリクス回路１１６には、メモリ手段１０８からのＲＧＢ画素信号がサンプリング周波数ｆｓで入力され、Ｇ信号の画素Ｇ１１，Ｇ１２, ．．．と、ＲおよびＢ信号の画素Ｒ２１，Ｒ２２，．．．およびＢ２１，Ｂ２２，．．．から数２のようにＹ信号の画素Ｙ１１，Ｙ１２，．．．を求め、これをＹ２信号としてサンプリング周波数２ｆｓで出力する。
【０１２６】
【数２】

【０１２７】Ｙ１およびＹ２の空間位置を図２３に●で示す。以上のようにＹ信号の画素を求めることにより、水平方向にＧの２倍の画素数を持つＹ信号を得ることができ、Ｙ１，Ｙ２信号を併せると垂直方向にもＧの２倍の画素数を持つＹ信号が得られることになる。例として、ＲＧＢ画素信号が水平７６８画素、垂直４８０画素の場合、Ｙ１およびＹ２信号は共に水平１５３６画素、垂直４８０画素となり、Ｙ１とＹ２を併せると水平１５３６画素、垂直９６０画素のＹ信号となる。このとき、ｆｓ＝１５．７５ＭＨｚとすれば、２ｆｓ＝３１．５ＭＨｚとなる。
【０１２８】また、Ｃ信号は数３のように１系統のみ求める。人間の視覚特性から、Ｃ信号はそれほど高い帯域を必要としないため、１系統で充分である。Ｃの空間位置は、Ｇと同じ位置となるが、図２３の簡略化のため図示していない。
【０１２９】
【数３】

【０１３０】マトリクス回路１０４の内部構成を図２２に従って説明する。入力されたＲおよびＢ信号はそれぞれ１Ｈラインメモリ１１１（Ｈ：水平方向走査期間）、１１２およびＣマトリクス回路１１７に入力される。１Ｈラインメモリ１１１、１１２の出力はＹ１用マトリクス回路１１５およびＹ２用マトリクス回路１１６に入力される。
【０１３１】一方、入力されたＧ信号は１Ｈラインメモリ１１３に入力され、１Ｈラインメモリ１１３の出力はＹ１用マトリクス回路１１５およびＣマトリクス回路１１７および１Ｈラインメモリ１１４に入力される。１Ｈラインメモリ１１４の出力はＹ２用マトリクス回路１１６に入力される。
【０１３２】このように構成することにより、Ｙ１用マトリクス回路１１５にはＲ２１，Ｒ２２，．．．、Ｇ２１，Ｇ２２，．．．、Ｂ２１，Ｂ２２，．．．が、Ｙ２用マトリクス回路１１６にはＲ２１，Ｒ２２，．．．、Ｇ１１，Ｇ１２，．．．、Ｂ２１，Ｂ２２，．．．が、Ｃ用マトリクス回路１１７にはＲ２１，Ｒ２２，．．．、Ｒ３１，Ｒ３２，．．．、Ｇ２１，Ｇ２２，．．．、Ｂ２１，Ｂ２２，．．．、Ｂ３１，Ｂ３２，．．．が、それぞれ入力されることになる。
【０１３３】マトリクス回路１０４の出力は水平ズーム回路１０５に入力され、正方画素変換される。ここで、正方画素変換について説明する。一般に、デジタルスチルカメラ用のＣＣＤでは水平および垂直方向の画素間隔が等しくなっている（正方画素配列）が、ビデオカメラ用のＣＣＤでは異なった間隔になっており、これをそのままパソコンの画面に出力すると、縦または横に延びた画像になってしまうため、電子的に水平方向にズーム処理を行い、ＹおよびＣ信号の水平垂直方向の画素間隔を揃える、つまり水平垂直の画素数の比を４：３にすることが必要になる。水平１５３６画素、垂直９６０画素のＹ信号を考えた場合、水平方向に約0.83倍の水平ズームを施すことにより、水平１２８０画素、垂直９６０画素の正方画素データが得られる。
【０１３４】水平ズーム回路１０５の出力は、セレクタ１０６を介して、メモリ手段１０８のライトポートに入力される。前述のように、メモリ手段１０８のリードポートからはサンプリング周波数ｆｓでＲＧＢデータが読み出され、ライトポートにはマトリクス回路１０４からのＹ１，Ｙ２，Ｃデータがサンプリング周波数２ｆｓで入力される。いま、メモリ手段１０８の駆動周波数がｆｓだとすると、ライトポートからの入力されるサンプリング周波数２ｆｓのデータを書き込むには、メモリ手段１０８は駆動周波数の２倍の速度で書き込みを行うことが必要になる。
【０１３５】ここで、メモリ手段１０８として第１の実施の形態に示したマルチポートメモリ装置（例えばライト３ポート、リード３ポート）を用いることにより、駆動周波数の２倍の速度でのデータ書き込みが可能になる。この結果、メモリ手段１０８には、正方画素変換後のＹ，Ｃ信号、つまり水平１２８０画素、垂直４８０画素のＹ１，Ｙ２，Ｃ信号が得られる。
【０１３６】メモリ手段１０８のリードポートからのＹ信号出力は、空間的に上に位置するＹ２信号から出力が開始され、以後Ｙ１信号、Ｙ２信号を交互に出力することで、垂直９６０画素分のＹ信号を出力する。メモリ手段１０８からのＣ信号出力は、インターレース補正回路１０７に入力される。
【０１３７】インターレース補正回路１０７では、垂直４８０画素のＣ信号を垂直方向に補間し、垂直９６０画素のＣ信号として出力する。インターレース補正回路１０６の内部構成を図２４に示す。入力されたＣ信号は１Ｈラインメモリ１２１、加算器１２２、セレクタ１２４に入力される。１Ｈラインメモリ１２１で１Ｈ期間遅延されたＣ信号は、加算器１２２で入力Ｃ信号と加算され、除算手段１２３で１／２のゲインがかけられた後、セレクタ１２４に入力される。セレクタ１２４は、１Ｈ期間毎に入力Ｃ信号または除算手段１２３の出力信号の一方を選択して出力する。インターレース補正回路１０７の出力はカメラ出力として出力される。この結果、カメラ出力は水平１２８０画素、垂直９６０画素のＹ，Ｃ信号となる。
【０１３８】以上のような構成とすれば、メモリに蓄積されたＲＧＢ信号をサンプリング周波数ｆｓで読み出し、マトリクス回路でサンプリング周波数２ｆｓのＹ１，Ｙ２，Ｃ信号に変換した後、２倍速の書き込み動作でメモリに再蓄積するといった一連の処理を、メモリの駆動周波数をｆｓに保ったまま実行でき、ＲＧＢ信号蓄積用メモリとＹ１，Ｙ２，Ｃ信号蓄積用メモリを１つのメモリで共用することが可能になる。さらに、メモリ駆動周波数を２ｆｓとし、データ読み出し動作を１クロックおきに行う方式に比べてメモリ消費電力を抑えることが可能になる。
【０１３９】
【発明の効果】以上のように本発明のマルチポートメモリ装置によれば、シーケンス発生手段によってメモリへの入出力系統の各ポートのメモリへのアクセスタイミングの順序を周期的に固定し、入力系統の書き込みデータはこのアクセスタイミングに同期するようライトバッファで一時記憶保持し、出力系統の読み出しデータは固定されたアクセスタイミングで読み出した後遅延調整手段で読み出し要求タイミングに合致するように遅延させることで、従来のようなポート間のメモリへのアクセスの調停を必要とせず、簡単にポート数を増やすことができる。また、このマルチポートメモリ装置を用いれば、画像メモリとしてだけでなく、ポート数を多く持たせ、これらのポートを用いて、従来のＦＩＦＯメモリやデュアルポートＳＲＡＭ等で実現していた１Ｈメモリ（Ｈは映像信号の水平走査期間）機能を実現することもでき、これにより、例えば回路面積の縮小化が図れるなどの効果も得られる。
【０１４０】また、複数のシリアル−パラレル変換手段のうちの少なくとも一つは、シリアルデータを所定の遅延段数だけ時間シフトされた遅延シリアルデータをパラレルデータとは別に出力するようにし、複数のシリアル−パラレル変換手段の少なくとも一つのシリアルデータ入力端にシリアルデータ選択出力手段を設け、外部入力のシリアルデータと他のシリアル−パラレル変換手段から出力される遅延シリアルデータのいずれか一方を選択して出力するようにし、外部入力のシリアルデータが通常の倍速であるときに他のシリアル−パラレル変換手段から出力される遅延シリアルデータをシリアルデータ選択出力手段が選択するようにしたので、制御シーケンスの１周期内における２ポート分のアクセス期間を使ってメモリに外部入力のシリアルデータを記憶させる倍速書き込みモードで動作させることが可能となる。
【０１４１】この際、倍速モードのシリアルデータをメモリに書き込む際に、ライトバッファ以降の回路、特にメモリについては、書き込みクロックおよび読み出しクロックともに、通常速度のクロックを用いることができ、倍速入力のシリアルデータをメモリに書き込む場合にも、消費電力が増加することはない。
【０１４２】また、メモリについては、倍速書き込みを行う場合にも、通常速度のクロックを使用して書き込みを行っており、メモリの書き込みクロックを切り替える必要がないため、メモリの記憶データを保証することができる。
【０１４３】また、通常速度のシリアルデータも倍速のシリアルデータも一つのメモリに書き込むことができ、通常速度のシリアルデータと倍速のシリアルデータの両方を処理する必要がある場合にも、メモリとしては通常速度のクロックで動作する一つのマルチポートメモリ装置だけですみ、撮像装置などにおいて、動作モードによってシリアルデータの入力速度が異なる場合にも、一つのマルチポートメモリ装置のみで、画像処理を行うことが可能で、撮像装置の構成を簡単化でき、小型化、低価格化を実現できる。
【０１４４】また、静止画等の画素数の多い画像データを倍速モードで書き込んで処理する場合に、メモリの読み出し側については通常速度で動作させることができ、動画を表示する表示手段をそのまま利用してモニタ画面上に静止画を容易に表示させることが可能となる。
【０１４５】また、本発明の撮像装置によれば、上記したように、マルチポートメモリ装置におけるライト２ポートを１ポートとして扱えるようになるため、メモリアクセス速度の２倍速のデータが書き込み可能になる。そのため、このマルチポートメモリ装置を撮像装置に用いることで、２倍速書き込み動作が必要なモード（例えば、画素ずらし配置されたＣＣＤを用いての静止画撮影モード）においても、メモリの駆動周波数を通常状態に保ったまま実行でき、異なる２系統の信号の蓄積用メモリ（ＲＧＢ信号蓄積用メモリとＹ１，Ｙ２，Ｃ信号蓄積用メモリ）を１つのメモリで共用することが可能になる。さらに、メモリ駆動周波数を２ｆｓとし、データ読み出し動作を１クロックおきに行う方式に比べてメモリ消費電力を抑えることが可能になる。
【出願人】 【識別番号】０００００５８２１
【氏名又は名称】松下電器産業株式会社
【出願日】 平成１２年９月２９日（２０００．９．２９）
【代理人】 【識別番号】１０００７６１７４
【弁理士】
【氏名又は名称】宮井 暎夫
【公開番号】 特開２００２−１０８７０１（Ｐ２００２−１０８７０１Ａ）
【公開日】 平成１４年４月１２日（２００２．４．１２）
【出願番号】 特願２０００−３００９４５（Ｐ２０００−３００９４５）