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【発明の名称】 ＳＤＲＡＭインターフェイス回路およびＳＤＲＡＭ制御方法ならびにＳＤＲＡＭインターフェイス回路を備えた画像処理装置
【発明者】 【氏名】野口 裕之
【要約】 【課題】ＤＰＳ、ＣＰＵ等の制御装置の負荷を軽減し、プログラムや回路の構成を簡略化することができるＳＤＲＡＭインターフェイス回路を提供すること。

【解決手段】ＤＳＰ１００とＳＤＲＡＭ３００とを接続するＳＤＲＡＭインターフェイス回路２００において、受信データバッファ７００は、ＤＳＰ１００から入力された読み出しアドレスを複数のバッファに順次保存する。コマンド制御ブロック８００は、複数のバッファに保存した読み出しアドレスの連続性を判定し、読み出しアドレスにそれ以上連続性がないと判定した場合にそこまでで最初の読み出しアドレスを開始アドレスとするリードコマンドを生成、出力する。ＳＤＲＡＭ３００はリードコマンドに応じてリードデータを出力する。受信データバッファ７００は、リードデータを複数のバッファに順次保存する。受信データバッファ７００は保存したリードデータをＤＳＰ１００へ適宜出力する。
【特許請求の範囲】
【請求項１】 制御装置とＳＤＲＡＭとを接続するＳＤＲＡＭインターフェイス回路であって、前記制御装置から入力された読み出しアドレスを保存する複数のアドレスバッファ手段と、前記複数のアドレスバッファ手段に保存した読み出しアドレスの連続性を判定する判定手段と、前記判定手段が前記読み出しアドレスにそれ以上連続性がないと判定した場合にそこまでに前記複数のアドレスバッファ手段に保存した最初の読み出しアドレスを開始アドレスとするリードコマンドを生成、出力するコマンド生成手段と、前記リードコマンドに応じて前記ＳＤＲＡＭから入力されたリードデータを保存する複数のデータバッファ手段と、前記複数のデータバッファ手段に保存したリードデータを前記制御装置へ出力するリードデータ出力手段と、を具備することを特徴とするＳＤＲＡＭインターフェイス回路。
【請求項２】 制御装置からのリードアクセスをカウントするリードカウンタ手段をさらに具備し、コマンド生成手段は前記リードカウンタ手段によるカウント値およびＳＤＲＡＭのバースト長から前記カウント値に最適なバースト長を求め、変更するコマンドを生成、出力することを特徴とする請求項１記載のＳＤＲＡＭインターフェイス回路。
【請求項３】 制御装置からのリードアクセスをカウントするリードカウンタ手段と、前記リードカウンタ手段によるカウント値を超えるリードデータがＳＤＲＡＭから入力された場合当該リードデータを複数のデータバッファ手段に保存することなく破棄する入力制御手段と、をさらに具備することを特徴とする請求項１または請求項２記載のＳＤＲＡＭインターフェイス回路。
【請求項４】 制御装置とＳＤＲＡＭとを接続するＳＤＲＡＭインターフェイス回路であって、前記制御装置から入力されたライトデータおよびその書き込みアドレスを保存する複数のバッファ手段と、前記複数のバッファ手段に保存した書き込みアドレスの連続性を判定する判定手段と、前記判定手段が前記書き込みアドレスにそれ以上連続性がないと判定した場合にそこまでに前記複数のバッファ手段に保存した最初の書き込みアドレスを開始アドレスとするライトコマンドを生成、出力するコマンド生成手段と、前記ライトコマンド出力後所定のタイミングで前記複数のバッファ手段に保存したライトデータを順次出力するライトデータ出力手段と、を具備することを特徴とするＳＤＲＡＭインターフェイス回路。
【請求項５】 制御装置からのライトアクセスをカウントするライトカウンタ手段をさらに具備し、コマンド生成手段は前記ライトカウンタ手段によるカウント値およびＳＤＲＡＭのバースト長から前記カウント値に最適なバースト長を求め、変更するコマンドを生成、出力することを特徴とする請求項４記載のＳＤＲＡＭインターフェイス回路。
【請求項６】 制御装置からのライトアクセスをカウントするライトカウンタ手段と、前記ライトカウンタ手段によるカウント値を超えるライトデータを保存するバッファ手段からのライトデータの出力をマスクする出力制御手段と、をさらに具備することを特徴とする請求項４または請求項５記載のＳＤＲＡＭインターフェイス回路。
【請求項７】 リフレッシュタイミングの間隔を自ら測定し、コマンド生成手段へリフレッシュのタイミングを通知するリフレッシュサイクルカウント手段をさらに具備し、コマンド生成手段は前記通知があったならばリフレッシュコマンドを生成、出力してＳＤＲＡＭにリフレッシュを実行させることを特徴とする請求項１から請求項６のいずれかに記載のＳＤＲＡＭインターフェイス回路。
【請求項８】 ＳＤＲＡＭのモードレジスタの設定内容を保持する設定保持手段をさらに具備し、コマンド生成手段はその設定内容に従ってモードセットコマンドを生成および出力して前記モードレジスタを設定することを特徴とする請求項１から請求項７のいずれかに記載のＳＤＲＡＭインターフェイス回路。
【請求項９】 制御装置からの入力アドレスに基づいてＳＤＲＡＭでのアドレッシングシーケンスでアドレスの繰り上がり無視が生じるか否か判定し、アドレスの繰り上がり無視が生じる場合前記コマンド生成手段に対してコマンドの再生成を指示するコマンド再生成判定手段をさらに具備することを特徴とする請求項１から請求項８のいずれかに記載のＳＤＲＡＭインターフェイス回路。
【請求項１０】 制御装置からの信号に基づいてＳＤＲＡＭを制御するＳＤＲＡＭ制御方法であって、前記制御装置から入力された読み出しアドレスを保存し、前記保存した読み出しアドレスの連続性を判定し、前記判定手段が前記読み出しアドレスにそれ以上連続性がないと判定した場合にそこまでに保存した最初の読み出しアドレスを開始アドレスとするリードコマンドを生成および出力し、前記リードコマンドに応じて前記ＳＤＲＡＭから入力されたリードデータを前記制御装置へ出力するリードデータ出力することを特徴とするＳＤＲＡＭ制御方法。
【請求項１１】 制御装置からのリードアクセスをカウントし、そのカウント値およびＳＤＲＡＭのバースト長から前記カウント値に最適なバースト長を求め、変更するコマンドを生成、出力することを特徴とする請求項１０記載のＳＤＲＡＭ制御方法。
【請求項１２】 制御装置からのリードアクセスをカウントし、そのカウント値を超えるリードデータがＳＤＲＡＭから入力された場合当該リードデータを複数のデータバッファ手段に保存することなく破棄することを特徴とする請求項１０または請求項１１記載のＳＤＲＡＭ制御方法。
【請求項１３】 制御装置からの信号に基づいてＳＤＲＡＭを制御するＳＤＲＡＭ制御方法であって、前記制御装置から入力されたライトデータおよびその書き込みアドレスを保存し、前記保存した書き込みアドレスの連続性を判定し、前記書き込みアドレスにそれ以上連続性がないと判定した場合にそこまでに保存した最初の書き込みアドレスを開始アドレスとするライトコマンドを生成し、出力し、前記ライトコマンド出力後所定のタイミングで前記保存したライトデータを順次出力することを特徴とするＳＤＲＡＭ制御方法。
【請求項１４】 制御装置からのライトアクセスをカウントし、そのカウント値およびＳＤＲＡＭのバースト長から前記カウント値に最適なバースト長を求め、変更するコマンドを生成、出力することを特徴とする請求項１３記載のＳＤＲＡＭ制御方法。
【請求項１５】 制御装置からのライトアクセスをカウントし、そのカウント値を超えるライトデータの出力をマスクすることを特徴とする請求項１３または請求項１４記載のＳＤＲＡＭ制御方法。
【請求項１６】 リフレッシュタイミングの間隔を自ら測定し、リフレッシュのタイミングにリフレッシュコマンドを生成、出力してＳＤＲＡＭにリフレッシュを実行させることを特徴とする請求項１０から請求項１５のいずれかに記載のＳＤＲＡＭ制御方法。
【請求項１７】 ＳＤＲＡＭのモードレジスタの設定内容を保持し、その設定内容に従ってモードセットコマンドを生成および出力して前記モードレジスタを設定することを特徴とする請求項１０から請求項１６のいずれかに記載のＳＤＲＡＭ制御方法。
【請求項１８】 制御装置からの入力アドレスに基づいてＳＤＲＡＭでのアドレッシングシーケンスでアドレスの繰り上がり無視が生じるか否か判定し、アドレスの繰り上がり無視が生じる場合コマンドを再生成および出力することを特徴とする請求項１０から請求項１７のいずれかに記載のＳＤＲＡＭ制御方法。
【請求項１９】 原稿画像を走査して読み取られた画像データと、前記画像データに対応する走査位置とを順次入力し、走査位置に基づいて前記画像データをＳＤＲＡＭに格納する画像処理装置であって、重複して走査する重なり走査領域内の、前記画像データと前記ＳＤＲＡＭに格納された格納データとから前記走査位置の位置ずれを検出し、前記位置ずれを補正する補正値を出力する位置ずれ検出手段と、前記補正値に基づいて前記走査位置を補正する補正手段と、補正された走査位置に基づいて前記画像データを前記ＳＤＲＡＭに格納する写像手段と、を具備し、前記位置ずれ補正手段および／または前記写像手段と前記ＳＤＲＡＭとを接続する請求項１から請求項９のいずれかに記載のＳＤＲＡＭインターフェイス回路を備えていることを特徴とする画像処理装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、ＳＤＲＡＭインターフェイス回路およびＳＤＲＡＭ制御方法ならびにＳＤＲＡＭインターフェイス回路を備えた画像処理装置に関する。
【０００２】
【従来の技術】近年、非同期ＤＲＡＭに代わる高速ＤＲＡＭとして、シンクロナスＤＲＡＭ（以下、ＳＤＲＡＭという）が開発されている。ＳＤＲＡＭは、従来のＤＲＡＭの特徴に加えて、外部クロックに同期した入出力回路構成、コマンド形式のアクセス、バースト転送による連続アクセス、多バンク構成などの特徴を有する。このようなＳＤＲＡＭを画像バッファ等に利用すれば、例えばＣＰＵ、ＤＰＳのような処理回路とＳＤＲＡＭとのクロックの共通化によりアクセス時のロスを少なくできる。また、バースト転送を利用することでＤＰＳやＣＰＵをノーウエイトで動作させることができる。
【０００３】上述のＳＤＲＡＭに対し、ＤＳＰ等からデータをリードおよびライトするために、ＤＳＰ等とＳＤＲＡＭとの間にＳＤＲＡＭインターフェイス回路を置いている。従来のＳＤＲＡＭインターフェイス回路は、ＤＳＰ等からの制御信号を受け取り、ＳＤＲＡＭ用の信号に変換し、ＳＤＲＡＭを制御する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来のＳＤＲＡＭインターフェイス回路は、ＤＳＰ等からの制御信号を受け取りＳＤＲＡＭ用の信号に変換するような受動的な回路で構成しているので、ＤＳＰ等がＳＤＲＡＭを管理している。このため、ＤＳＰ等が実行するプログラムにＳＤＲＡＭ制御のための手順を持たせ、ＤＳＰ等にＳＤＲＡＭ制御のための動作を実行させる必要がある。
【０００５】例えば、ＳＤＲＡＭは単位時間毎にリフレッシュを行う必要がある。このリフレッシュはＳＤＲＡＭに対してリフレッシュコマンドを入力することにより行われる。従って、ＳＤＲＡＭがＤＳＰ等の管理下にある場合、ＤＳＰ等が時間を測り、特定の周期でＳＤＲＡＭインターフェイス回路にリフレッシュを命令する制御信号を入力する。ＳＤＲＡＭインターフェイス回路は、この制御信号をリフレッシュコマンドに変換し、ＳＤＲＡＭへ入力する。
【０００６】また、ＳＤＲＡＭへデータをリード／ライトする場合、ＳＤＲＡＭに対するクロックイネーブル（ＣＫＥ）信号をアクティブにした状態で、バンクアクティブ（ＡＣＴ）コマンドによりバンクをアクティブにした後、リード（ＲＤ）／ライト（ＷＴ）コマンドをＳＤＲＡＭへ入力しアドレスを指定し、データをリード／ライトする。
【０００７】このリード／ライト動作を行うために、ＤＳＰ等は何らかの制御信号を出力して、ＳＤＲＡＭインターフェイス回路にＳＤＲＡＭへＣＫＥ信号をアクティブにする。次いで、アドレスデータをＳＤＲＡＭインターフェイス回路に入力する。ＳＤＲＡＭインターフェイス回路は、アドレスデータからバンクおよびアドレスを決定し、バンクアクティブコマンドおよびリード／ライトコマンドをＳＤＲＡＭへ入力する。
【０００８】また、データのリード／ライトは、上記リフレッシュの合間に行う必要があるので、ＤＳＰ等はＳＤＲＡＭの状態を監視し、最適なタイミングにコマンドをＳＤＲＡＭへ入力する必要がある。もしコマンドの入力が不適切なタイミングで行われたならば、ライトしたはずのデータを壊してしまったり、データのリードを上手く行えないことがある。
【０００９】このようにＳＤＲＡＭインターフェイス回路があるものの、ＳＤＲＡＭの制御がＤＳＰ等の下にある場合、ＤＳＰ等の負荷が大きく、また、ＤＳＰ等が実行するプログラムや回路の構成が複雑になり、プログラマが複雑なＳＤＲＡＭ制御に頭を悩ませている。
【００１０】本発明は、かかる点に鑑みてなされたものであり、ＤＳＰ、ＣＰＵ等の制御装置の負荷を軽減し、プログラムや回路の構成を簡略化することができるＳＤＲＡＭインターフェイス回路およびＳＤＲＡＭ制御方法ならびにＳＤＲＡＭインターフェイス回路を備えた画像処理装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】この課題を解決するために、ＤＳＰ、ＣＰＵ等の制御装置とＳＤＲＡＭとを接続するＳＤＲＡＭインターフェイス回路において、制御装置からのアクセス要求（リードアクセス、ライトアクセスなど）を保留し、そのアドレスの連続性を調べ、それ以上のアドレスの連続性がなければそれまで保留したアクセス要求に従ってアドレスを生成、出力し、ＳＤＲＡＭを制御することとした。
【００１２】これにより、ＳＤＲＡＭインターフェイス回路が制御装置に代わってＳＤＲＡＭを制御するので、ＤＳＰ等の負荷を軽減し、プログラマや回路設計者は複雑なＳＤＲＡＭ制御から逃れることができる。
【００１３】
【発明の実施の形態】第１に、本発明は、上記目的を達成するために、制御装置とＳＤＲＡＭとを接続するＳＤＲＡＭインターフェイス回路であって、前記制御装置から入力された読み出しアドレスを保存する複数のアドレスバッファ手段と、前記複数のアドレスバッファ手段に保存した読み出しアドレスの連続性を判定する判定手段と、前記判定手段が前記読み出しアドレスにそれ以上連続性がないと判定した場合にそこまでに前記複数のアドレスバッファ手段に保存した最初の読み出しアドレスを開始アドレスとするリードコマンドを生成、出力するコマンド生成手段と、前記リードコマンドに応じて前記ＳＤＲＡＭから入力されたリードデータを保存する複数のデータバッファ手段と、前記複数のデータバッファ手段に保存したリードデータを前記制御装置へ出力するリードデータ出力手段と、を具備することを特徴とするＳＤＲＡＭインターフェイス回路を提供する。
【００１４】本発明は、かかる構成により、制御装置から特別なコマンドがなくても、アドレスの連続性を自ら判定し、適切なタイミングでリードコマンドを生成、出力し、ＳＤＲＡＭから入力されたリードデータを制御装置へ適宜出力するので、制御装置は、ＳＤＲＡＭへのリードコマンド生成等を行う必要がない。
【００１５】また、本発明において、制御装置からのリードアクセスをカウントするリードカウンタ手段をさらに具備し、コマンド生成手段は前記リードカウンタ手段によるカウント値およびＳＤＲＡＭのバースト長から前記カウント値に最適なバースト長を求め、変更するコマンドを生成、出力しても良い。
【００１６】この構成により、制御装置から特別なコマンドがなくても、最適なバースト長を求め、ＳＤＲＡＭのバースト長を変更するので、制御装置は、ＳＤＲＡＭへのモードセットコマンドの生成等を行う必要がない。
【００１７】また、本発明において、制御装置からのリードアクセスをカウントするリードカウンタ手段と、前記リードカウンタ手段によるカウント値を超えるリードデータがＳＤＲＡＭから入力された場合当該リードデータを複数のデータバッファ手段に保存することなく破棄する入力制御手段と、をさらに具備しても良い。
【００１８】この構成により、制御装置から特別なコマンドがなくても、制御装置が必要とするデータ数とバースト長とのずれを調整し、必要なリードデータのみを制御装置へ出力するので、制御装置は、不必要なリードデータの切り捨て等を行う必要がない。
【００１９】第２に、本発明は、上記目的を達成するために、制御装置とＳＤＲＡＭとを接続するＳＤＲＡＭインターフェイ回路であって、前記制御装置から入力されたライトデータおよびその書き込みアドレスを保存する複数のバッファ手段と、前記複数のバッファ手段に保存した書き込みアドレスの連続性を判定する判定手段と、前記判定手段が前記書き込みアドレスにそれ以上連続性がないと判定した場合にそこまでに前記複数のバッファ手段に保存した最初の書き込みアドレスを開始アドレスとするライトコマンドを生成、出力するコマンド生成手段と、前記ライトコマンド出力後所定のタイミングで前記複数のバッファ手段に保存したライトデータを順次出力するライトデータ出力手段と、を具備することを特徴とするＳＤＲＡＭインターフェイス回路を提供する。
【００２０】本発明は、かかる構成により、制御装置から特別なコマンドがなくても、アドレスの連続性を自ら判定し、適切なタイミングでライトコマンドを生成、出力し、ＳＤＲＡＭへライトデータを適宜出力するので、制御装置は、ＳＤＲＡＭへのライトコマンド生成等を行う必要がない。
【００２１】また、本発明において、制御装置からのライトアクセスをカウントするライトカウンタ手段をさらに具備し、コマンド生成手段は前記ライトカウンタ手段によるカウント値およびＳＤＲＡＭのバースト長から前記カウント値に最適なバースト長を求め、変更するコマンドを生成、出力しても良い。
【００２２】この構成により、制御装置から特別なコマンドがなくてても、最適なバースト長を求め、ＳＤＲＡＭのバースト長を変更するので、制御装置は、ＳＤＲＡＭへのモードセットコマンドの生成等を行う必要がない。
【００２３】また、本発明において、制御装置からのライトアクセスをカウントするライトカウンタ手段と、前記ライトカウンタ手段によるカウント値を超えるライトデータを保存するバッファ手段からのライトデータの出力をマスクする出力制御手段と、をさらに具備しても良い。
【００２４】この構成により、制御装置から特別なコマンドがなくても、制御装置がライトするデータ数とバースト長とのずれを調整し、意図しないライトデータがＳＤＲＡＭへ出力されないようにしているので、制御装置は、かかる事態を考慮することなくライトデータを出力できる。
【００２５】また、上記第１、第２の発明において、リフレッシュタイミングの間隔を自ら測定し、コマンド生成手段へリフレッシュのタイミングを通知するリフレッシュサイクルカウント手段をさらに具備し、コマンド生成手段は前記通知があったならばリフレッシュコマンドを生成、出力してＳＤＲＡＭにリフレッシュを実行させても良い。
【００２６】この構成により、制御装置から特別なコマンドがなくても、適切なリフレッシュタイミングでＳＤＲＡＭへリフレッシュコマンドを生成、出力するので、制御装置は、リフレッシュを考慮することなくＳＤＲＡＭへアクセス要求を行っても問題がない。
【００２７】また、上記第１、第２の発明において、ＳＤＲＡＭのモードレジスタの設定内容を保持する設定保持手段をさらに具備し、コマンド生成手段はその設定内容に従ってモードセットコマンドを生成および出力して前記モードレジスタを設定しても良い。
【００２８】この構成により、制御装置から特別なコマンドがなくても、起動時にＳＤＲＡＭへモードセットコマンドを生成、出力するので、制御装置は、起動時にＳＤＲＡＭのモードセットのための制御を行う必要がない。また、制御装置から設定内容をセットすることによりＳＤＲＡＭのコマンドレジスタを適宜設定および変更し得る。
【００２９】また、上記第１、第２の発明において、制御装置からの入力アドレスに基づいてＳＤＲＡＭでのアドレッシングシーケンスでアドレスの繰り上がり無視が生じるか否か判定し、アドレスの繰り上がり無視が生じる場合前記コマンド生成手段に対してコマンドの再生成を指示するコマンド再生成判定手段をさらに具備しても良い。
【００３０】この構成により、ＳＤＲＡＭでアドレスの繰り上がり無視が生じて制御装置が意図しないアドレスに対してデータをリード／ライトするという不都合を、制御装置から特別なコマンドなしに解消するので、制御装置はＳＤＲＡＭにアクセス要求を行う際にアドレスの繰り上がり無視を考慮する必要がない。
【００３１】第３に、本発明は、上記目的を達成するために、制御装置からの信号に基づいてＳＤＲＡＭを制御するＳＤＲＡＭ制御方法であって、前記制御装置から入力された読み出しアドレスを保存し、前記保存した読み出しアドレスの連続性を判定し、前記判定手段が前記読み出しアドレスにそれ以上連続性がないと判定した場合にそこまでに保存した最初の読み出しアドレスを開始アドレスとするリードコマンドを生成および出力し、前記リードコマンドに応じて前記ＳＤＲＡＭから入力されたリードデータを前記制御装置へ出力することを特徴とするＳＤＲＡＭ制御方法を提供する。
【００３２】本発明は、かかる方法により、制御装置から特別なコマンドがなくとも、アドレスの連続性を判定し、適切なタイミングでリードコマンドを生成、出力し、ＳＤＲＡＭから入力されたリードデータを制御装置へ適宜出力するので、制御装置は、ＳＤＲＡＭへのリードコマンド生成等を行う必要がない。
【００３３】また、本発明において、制御装置からのリードアクセスをカウントし、そのカウント値およびＳＤＲＡＭのバースト長から前記カウント値に最適なバースト長を求め、変更するコマンドを生成、出力しても良い。
【００３４】この方法により、制御装置から特別なコマンドがなくてとも、最適なバースト長を求め、ＳＤＲＡＭのバースト長を変更するので、制御装置は、ＳＤＲＡＭへのモードセットコマンドの生成等を行う必要がない。
【００３５】また、本発明において、制御装置からのリードアクセスをカウントし、そのカウント値を超えるリードデータがＳＤＲＡＭから入力された場合当該リードデータを複数のデータバッファ手段に保存することなく破棄しても良い。
【００３６】この方法により、制御装置から特別なコマンドがなくても、制御装置が必要とするデータ数とバースト長とのずれを調整し、必要なリードデータのみを制御装置へ出力するので、制御装置は、不必要なリードデータの切り捨て等を行う必要がない。
【００３７】第４に、本発明は、上記目的を達成するために、制御装置からの信号に基づいてＳＤＲＡＭを制御するＳＤＲＡＭ制御方法であって、前記制御装置から入力されたライトデータおよびその書き込みアドレスを保存し、前記保存した書き込みアドレスの連続性を判定し、前記書き込みアドレスにそれ以上連続性がないと判定した場合にそこまでに保存した最初の書き込みアドレスを開始アドレスとするライトコマンドを生成し、出力し、前記ライトコマンド出力後所定のタイミングで前記保存したライトデータを順次出力することを特徴とするＳＤＲＡＭ制御方法を提供する。
【００３８】本発明は、かかる方法により、制御装置から特別なコマンドがなくとも、アドレスの連続性を自ら判定し、適切なタイミングでライトコマンドを生成、出力し、ＳＤＲＡＭへライトデータを適宜出力するので、制御装置は、ＳＤＲＡＭへのライトコマンド生成等を行う必要がない。
【００３９】また、本発明において、制御装置からのライトアクセスをカウントし、そのカウント値およびＳＤＲＡＭのバースト長から前記カウント値に最適なバースト長を求め、変更するコマンドを生成、出力しても良い。
【００４０】この方法により、制御装置から特別なコマンドがなくてとも、最適なバースト長を求め、ＳＤＲＡＭのバースト長を変更するので、制御装置は、ＳＤＲＡＭへのモードセットコマンドの生成等を行う必要がない。
【００４１】また、本発明において、制御装置からのライトアクセスをカウントし、そのカウント値を超えるライトデータの出力をマスクしても良い。
【００４２】この方法により、制御装置から特別なコマンドがなくても、制御装置がライトするデータ数とバースト長とのずれを調整し、意図しないライトデータがＳＤＲＡＭへ出力されないようにしているので、制御装置は、かかる事態を考慮することなくライトデータを出力できる。
【００４３】また、上記第３、第４の発明において、リフレッシュタイミングの間隔を自ら測定し、リフレッシュのタイミングにリフレッシュコマンドを生成、出力してＳＤＲＡＭにリフレッシュを実行させても良い。
【００４４】この方法により、制御装置から特別なコマンドがなくても、適切なリフレッシュタイミングでＳＤＲＡＭへリフレッシュコマンドを生成、出力するので、制御装置は、リフレッシュを考慮することなくＳＤＲＡＭへアクセス要求を行っても問題がない。
【００４５】また、上記第３、第４の発明において、ＳＤＲＡＭのモードレジスタの設定内容を保持し、その設定内容に従ってモードセットコマンドを生成および出力して前記モードレジスタを設定しても良い。
【００４６】この方法により、制御装置から特別なコマンドがなくても、起動時にＳＤＲＡＭへモードセットコマンドを生成、出力するので、制御装置は、起動時にＳＤＲＡＭのモードセットのための制御を行う必要がない。また、制御装置から設定内容をセットすることによりＳＤＲＡＭのコマンドレジスタ適宜設定および変更し得る。
【００４７】また、上記第３、第４の発明において、制御装置からの入力アドレスに基づいてＳＤＲＡＭでのアドレッシングシーケンスでアドレスの繰り上がり無視が生じるか否か判定し、アドレスの繰り上がり無視が生じる場合コマンドを再生成および出力しても良い。
【００４８】この方法により、ＳＤＲＡＭでアドレスの繰り上がり無視が生じて制御装置が意図しないアドレスに対してデータをリード／ライトするという不都合を、制御装置から特別なコマンドなしに解消するので、制御装置はＳＤＲＡＭにアクセス要求を行う際にアドレスの繰り上がり無視を考慮する必要がない。
【００４９】さらに、第５に、本発明は、上記目的を達成するために、原稿画像を走査して読み取られた画像データと、前記画像データに対応する走査位置とを順次入力し、走査位置に基づいて前記画像データをＳＤＲＡＭに格納する画像処理装置であって、重複して走査する重なり走査領域内の、前記画像データと前記ＳＤＲＡＭに格納された格納データとから前記走査位置の位置ずれを検出し、前記位置ずれを補正する補正値を出力する位置ずれ検出手段と、前記補正値に基づいて前記走査位置を補正する補正手段と、補正された走査位置に基づいて前記画像データを前記ＳＤＲＡＭに格納する写像手段と、を具備し、前記位置ずれ補正手段および／または前記写像手段と前記ＳＤＲＡＭとを接続する上記第１、第２の発明のＳＤＲＡＭインターフェイス回路を備えていることを特徴とする画像処理装置を提供する。
【００５０】本発明は、かかる構成により、ＳＤＲＡＭインターフェイス回路が上記第１、第２の発明について述べたように、位置ずれ補正手段および／または写像手段からの特別なコマンドがなくてもＳＤＲＡＭの仕様に適合したコマンドを生成、出力してＳＤＲＡＭを制御して、画像データをＳＤＲＡＭに対してリード／ライトするので、位置ずれ補正手段および／または写像手段は、ＳＤＲＡＭへのリードコマンド、ライトコマンド、リフレッシュコマンドなどの生成等を行う必要がない。
【００５１】以下、本発明の実施形態について、図面を参照して詳細に説明する。
【００５２】（実施の形態１）図１は、本発明の実施の形態１に係るＳＤＲＡＭインターフェイス回路とＤＳＰおよびＳＤＲＡＭとの関係を示すブロック図である。
【００５３】ＤＳＰ１００は、一般的なＳＲＡＭとの接続のための出力構成を備えている。すなわち、アドレス信号、ライト信号、リード信号、データ信号およびステータス信号を出力または入力するためのピンを持っている。
【００５４】このＤＳＰ１００とＳＤＲＡＭインターフェイス回路２００とは、信号線（以下、ＤＳＰ側信号線という）１０１で接続されている。このＤＳＰ側信号線１０１には、アドレス線１０２、データバス１０３、ライト信号線（ＷＴ）１０４、リード信号線（ＲＤ）１０５、ステータス信号線（ＳＴＵ）１０６およびクロック信号線（ＣＬＫ）１０７が含まれる。
【００５５】一方、ＳＤＲＡＭインターフェイス回路２００とＳＤＲＡＭ３００とは、信号線（以下、ＳＤＲＡＭ側信号線という）２０１で接続されている。このＳＤＲＡＭ側信号線２０１には、アドレス線２０２、データバス２０３、チップセレクト信号線（ＮＣＳ）２０４、ライト信号線（ＮＷＴ）２０５、ローアドレスストローブ信号線（ＮＲＡＳ）２０６、カラムアドレスストローブ信号線（ＮＣＡＳ）２０７、アウトプットディセーブル／ライトマスク信号線（ＵＤＱＭ、ＬＤＱＭ）２０８、２０９、およびクロック信号線（ＣＬＫ）２１０等が含まれる。
【００５６】ここで、アウトプットディセーブル／ライトマスク信号線（ＵＤＱＭ、ＬＤＱＭ）２０８、２０９は、リードサイクルでは出力制御信号として働き、ライトサイクルでは入力データをマスクするのに使用される。例えば、クロック信号（ＣＬＫ）の立ち上がりエッジでＤＱＭがｈｉｇｈのとき、リードサイクルでは次のＣＬＫエッジで出力されるデータがディセーブルされ、ライトサイクルではそのサイクルの入力データがマスクされる。この例では、ＵＤＱＭ、ＬＤＱＭによってバイトデータ制御が可能になっている。
【００５７】図２および図３は、ＤＳＰ側信号線１０１およびＳＤＲＡＭ側信号線２０１でのタイミングチャートをそれぞれ示す図である。ＤＳＰ１００側では、一般的なＳＲＡＭと同様である。すなわち、例えば、ライト時には、ＤＳＰ１００は、ライト信号をアクティブ（この例ではＬｏｗレベル）にするとともに、アドレス信号およびデータ信号を送出する。また、リード時には、リード信号をアクティブにするとともに、アドレス信号を送出し、データ信号を受信する。
【００５８】一方、ＳＤＲＡＭ３００側では、ＤＳＰ１００から入力されるクロック信号と同期してデータのリード・ライトが行われる。例えば、ＳＤＲＡＭ３００は、チップセレクタ信号（ＮＣＳ）をアクティブにしたとき、クロック信号の立ち上がりエッジでＳＤＲＡＭ３００はコマンドを取り込むようになっている。
【００５９】ライトサイクル時には、バンクアクティブコマンドから所定時間経過後にライトコマンドを入力すると、クロック信号の立ち上がりエッジに同期してデータが連続的に入力される。より具体的には、図３に示すように、ＮＣＳ＝Ｌｏｗ、ＮＲＡＳ＝Ｌｏｗ、ＮＣＡＳ＝Ｈｉｇｈ、ＮＷＴ＝Ｈｉｇｈにセットすると、これらのセット内容がクロック信号の立ち上がりエッジＡで取り込まれ、これによりバンクアクティブコマンドが選択され、ＢＳで選ばれたバンクがアクティブになる。それから数クロック後、ＮＣＳ＝Ｌｏｗ、ＮＲＡＳ＝Ｈｉｇｈ、ＮＣＡＳ＝Ｌｏｗ、ＮＷＴ＝Ｌｏｗにセットすると、これらのセット内容が次のクロック信号の立ち上がりエッジＢで取り込まれ、これによりライトコマンドが選択され、カラムアクセスが開始し、データが入力される。
【００６０】一方、リードサイクルでは、アイドル中のバンクに対してバンクアクティブコマンドを実行することでバンクをアクティブ状態にし、所定時間経過後にリードコマンドを入力するとクロック信号の立ち上がりエッジに同期してＳＤＲＡＭ３００からデータが連続して出力される。より具体的には、図３に示すように、まず、ＮＣＳ＝Ｌｏｗ、ＮＲＡＳ＝Ｌｏｗ、ＮＣＡＳ＝Ｈｉｇｈ、ＮＷＴ＝Ｈｉｇｈにセットすると、これらのセット内容がクロック信号の立ち上がりエッジＣでＳＤＲＡＭ３００に取り込まれ、これによりバンクアクティブコマンドが選択され、ＢＳで選ばれたバンクがアクティブになる。数クロック後に、ＮＣＳ＝Ｌｏｗ、ＮＲＡＳ＝Ｈｉｇｈ、ＮＣＡＳ＝Ｌｏｗ、ＮＷＴ＝Ｈｉｇｈにセットすると、これらのセット内容が次のクロック信号の立ち上がりエッジＤで取り込まれ、これによりライトコマンドが選択され、カラムアクセスが開始し、ＳＤＲＡＭ３００よりデータが出力される。
【００６１】このように、ＤＳＰ側の信号とＳＤＲＡＭ側の信号との間には差異があるので、ＳＤＲＡＭインターフェイス回路２００がＤＳＰ１００からの信号を解釈し、コマンドを生成してＳＤＲＡＭ３００に入力したり、適切なタイミングでデータをＳＤＲＡＭ３００へ入力したり、ＤＳＰ１００へ出力するなどの制御を行う必要がある。
【００６２】図４は、上記実施の形態１に係るＳＤＲＡＭインターフェイス回路の内部構成を示すブロック図である。ＳＤＲＡＭインターフェイス回路２００は、送信データバッファ５００、受信データバッファ７００、コマンド制御ブロック８００および入出力セレクタ９００で構成されている。
【００６３】図５は、上記実施の形態１に係るＳＤＲＡＭインターフェイス回路の送信データバッファの内部構成を示すブロック図である。送信データバッファ５００は、送信時、すなわちライト動作時にＤＳＰ１００からのライトすべきデータ（以下、ライトデータという）およびライトすべきアドレス（以下、書き込みアドレスという）を一時的に記憶する回路である。送信データバッファ５００は、８つのバッファ１〜８を持つバッファブロック５０１、ライトカウンタ５０２、ライトセレクタ５０３、アドレスセレクタ５０４およびアウトプットカウンタ５０５により主に構成されている。
【００６４】ライトカウンタ５０２は、ＤＳＰ１００からライト信号を１つ受け取ったときに１インクリメントする。そして、カウント値に対応するバッファ１〜８へデータおよび書き込みアドレスを入力する。これにより、バッファ１〜８には、ＤＳＰ１００から出力されるライトデータおよび書き込みアドレスが順次保存される。
【００６５】また、ライトセレクタ５０３は、バッファ１〜８の中から１つを選択して、それが保存するライトデータおよび書き込みアドレスをＳＤＲＡＭ３００へ出力する回路である。本実施の形態１では、バッファブロック５０１のバッファ１〜８に保存したライトデータを任意の数だけ選択的に出力する必要がある。また、図４に示す入出力セレクタ９００は、ライト動作時には、送信データバッファ５００からデータおよび書き込みアドレスが入力されるとともに、リード時にはＳＤＲＡＭ３００からデータおよび書き込みアドレスが入力されるので、データの衝突を防止する必要がある。そこで、このライトセレクタ５０３にアウトプットカウンタ５０５を接続し、コマンド制御ブロック８００から出力されるアウトプットイネーブル信号を使用して送信データバッファ５００からの出力を制御している。
【００６６】より具体的には、ライト動作時に送信データバッファ５００からデータを出力するときにアウトプットイネーブル信号をアクティブにする。また、送信データバッファ５００から出力するデータ量に応じてアウトプットイネーブル信号のアクティブにする量（時間）を長くする。アウトプットカウンタ５０５は、クロックと同期してアウトプットイネーブル信号がアクティブになっている量を測る。具体的には、アウトプットカウンタ５０５は、アウトプットイネーブル信号の立ち下がり（Ｌｏｗのときアクティブとする）を検知し１つカウントし、その後１クロック毎にアウトプットイネーブル信号がアクティブであればカウンタ値を１インクリメントする。これにより、ライトセレクタ５０３は、バッファ１〜８からアウトプットカウンタ５０５のカウント値に対応するバッファを選択し、それが保存するライトデータおよび書き込みアドレスを出力する。この結果、バッファ１〜８に保存したデータおよび書き込みアドレスを任意の数だけ、任意のタイミングでかつバッファ１から順番に出力することができる。
【００６７】ライトセレクタ５０３から出力された書き込みアドレスは、アドレスセレクタ５０４に入力される。アドレスセレクタ５０４は、ＤＳＰ１００とＳＤＲＡＭ３００のアドレス信号線の数の違いを整合している。図６は、上記実施の形態１の送信データバッファのアドレスセレクタの内部構成を示すブロック図である。
【００６８】この例では、ＤＳＰ１００からのアドレス信号線は、ＭＡ［０］〜ＭＡ［２３］の２４本であり、２４ビットのアドレスで論理アドレス空間を表している。一方、ＳＤＲＡＭ３００を構成するチップのピン構成は、チップセレクト（ＣＳ）１本，バンクセレクタ（ＢＳ０，ＢＳ１）、アドレス入力（Ａ０〜Ａ１１）１２本である。また、ローアドレス入力にはアドレスＡ０〜Ａ１１の１２本が常に用いられ、カラムアドレス入力にはチップの仕様によってＡ０〜Ａ７の８本、Ａ０〜Ａ８の９本またはＡ０〜Ａ９の１０本のいずれかが用いられる。従って、ＤＳＰ１００からの入力アドレスのうち、最下位から８〜１０ビットがカラムアドレスに、その上１２ビットがローアドレスに割り当てられる。カラムアドレスとローアドレスの順番は逆であっても構わない。
【００６９】また、この例のＳＤＲＡＭ３００は４バンク構成であるので、２本のバンクセレクトＢＳ０、ＢＳ１を用いて、ＢＡＮＫ１〜４のどのバンクに対するアクセスであるかを表している。従って、入力アドレスのローアドレスの上２ビットがバンクセレクトに割り当てられる。
【００７０】さらに、ＳＤＲＡＭ３００を複数のチップで構成する場合、どのチップに対するアクセスであるか指定する必要があり、各チップのチップセレクト（ＣＳ）を用いる。従って、チップが１つの場合は０ビット、チップが２つの場合は１ビット、チップが４つの場合は２ビット、が入力アドレスの最上位に割り当てられる。図６に示すアドレスセレクタ５０４は、このような入力アドレスからの出力アドレス生成を行うように構成された回路である。
【００７１】具体的には、アドレスセレクタ５０４では、２４本のアドレス線のうち、上位ビットから順番に、ＣＳセレクタ６０１に２本、ＢＳセレクタ６０２に２本、ローアドレスセレクタ６０３に１２本、およびカラムアドレス６０４に8本を夫々分配する場合があり、これを例に説明をする。この例では、ＳＤＲＡＭ３００が総容量２５６ＭＢｉｔであって、１チップあたり６４ＭＢｉｔの記憶容量のＳＤＲＡＭチップを４つ組み合わせたときのものである。
【００７２】ＣＳセレクタ６０１では、入力アドレスの上位2桁からＣＳ信号を生成し、ＳＤＲＡＭ３００のピン＜ＮＣＳ＞へ入力する。ＣＳ信号は、メモリが複数のＳＤＲＡＭチップで構成されているときに、データを書き込むべきチップを指定するのに用いられる。
【００７３】ＢＳセレクタ６０２では、次の２桁からＢＳ信号を生成し、ＳＤＲＡＭ３００のピン＜ＢＳ＞へ入力する。ＢＳ信号は、ＳＤＲＡＭ３００がバンク構成になっている場合、データを書き込むべきバンクを指定するのに用いられる。
【００７４】ローアドレスセレクタ６０３では、次の１２桁からローアドレスを生成している。同様に、カラムアドレスセレクタ６０４では、次の8桁からカラムアドレスを生成している。ローアドレスセレクタ６０３およびカラムアドレスセレクタ６０４の出力先には、ロー／カラムセレクタ６０５が設けられている。ＳＤＲＡＭ３００のアドレス入力は、ローアドレスおよびカラムアドレスで共用されているので、ローアドレスを入力するかカラムアドレスを入力するか選択する必要がある。そこで、ロー／カラムセレクタ６０５は、後述のコマンド制御ブロック８００から出力されるＲＡＳおよびＣＡＳに従って、ローアドレスおよびカラムアドレスを選択的にＳＤＲＡＭ３００へ出力する。ここで説明したアドレスセレクタ５０４の回路は一例に過ぎず、ＳＤＲＡＭ３００の仕様によって適宜変更されることは言うまでもない。
【００７５】上述の送信データバッファ５００において、バッファブロック５０１が有するバッファの数は、ＳＤＲＡＭ３００の最大バースト長に相当する。この例では、ＳＤＲＡＭ３００の最大バースト長は「８」であるので、８つのバッファ１〜８が設けられている。これは、後述するようにライトサイクルでは、バースト長分のライトデータがＣＬＫに同期してＳＤＲＡＭ３００へ連続して出力されるので、最大バースト長分のライトデータおよび書き込みアドレスをバッファブロック５０１に保存する必要があるからである。
【００７６】次に、受信データバッファ７００について説明する。図７は、上記実施の形態１に係るＳＤＲＡＭインターフェイス回路の受信データバッファの内部構成を示すブロック図である。
【００７７】受信データバッファ７００は、受信時、すなわちリード動作時に、ＤＳＰ１００からリードすべきアドレス（以下、読み出しアドレスという）を一時的に記憶するとともに、ＳＤＲＡＭ３００から読み出したデータ（以下、リードデータという）を読み出しアドレスと対にして一時的に記憶する回路である。
【００７８】受信データバッファ７００は、８つのバッファ１〜８を持つバッファブロック７０１、リードカウンタ７０２、リード要求セレクタ７０３、リードアウトセレクタ７０４、およびアドレスセレクタ７０５により主に構成されている。ここでバッファの数は、送信データバッファ５００と同様に、ＳＤＲＡＭ３００の最大バースト長に相当する。
【００７９】バッファブロック７０１の入力側に設けたリードカウンタ７０２は、ＤＳＰ１００からリード信号を１つ受け取ったときにカウント値を１インクリメントする。そしてカウント値に対応するバッファ１〜８へ読み出しアドレスを保存する。これにより、バッファ１〜８に読み出しアドレスが順次保存される。
【００８０】バッファブロック７０１の出力側に設けたリード要求セレクタ７０３は、バッファ１〜８の中から１つを選択し、それが保存する読み出しアドレスをＳＤＲＡＭ３００へ出力する回路である。
【００８１】上述の送信データバッファ５００と同様に、このリード要求セレクタ７０３の出力を制御するために、インプットカウンタ７０６が接続されている。インプットカウンタ７０６は、コマンド制御ブロック８００から出力されるインプットイネーブル信号がアクティブになっている量を測り、カウント値を出力する。リード要求セレクタ７０３は、バッファ１〜８からインプットカウンタ７０６のカウント値に対応するバッファを選択し、それが保存する読み出しアドレスを出力する。バッファ１〜８のいずれか一つに保存した書き込みアドレスを、任意のタイミングで出力することができる。
【００８２】リード要求セレクタ７０３から出力された読み出しアドレスは、アドレスセレクタ７０５に入力され、ＳＤＲＡＭ３００が受信・認識できる情報に変換する。アドレスセレクタ７０５は、図６に示すアドレスセレクタ５０４と同様に構成されている。
【００８３】一方、ＳＤＲＡＭ３００から送信されたリードデータは、バッファブロック７０１のバッファ１〜８に順番に保存される。より具体的には、リードデータはすべてのバッファ１〜８に並列に入力される。一方、バッファ１〜８には、インプットカウンタ７０６からインプットイネーブル信号が夫々別個に入力されるようになっている。バッファ１〜８は、インプットイネーブル信号がアクティブ（この例ではＬｏｗ）である場合にのみデータのインプットを許可する。コマンド制御ブロック８００は、バッファ１〜８のいずれか一つについてのみ、インプットイネーブル信号をアクティブにする。これにより、ＳＤＲＡＭ３００からのリードデータを任意のバッファに保存することができる。
【００８４】バッファブロック７０１の出力側には、リードアウトセレクタ７０４が設けられている。このリードアウトセレクタ７０４は、リードカウンタ７０２の出力に応じてバッファ１〜８のいずれか一つを選択し、これが保存するリードデータをＤＳＰ１００へ出力する。
【００８５】ＤＳＰ１００のリードサイクルの動作について、さらに詳細に説明すると、ＤＳＰ１００は、まず有効データで読み出していないデータがないことを、ステイタスで確認し、リード信号をアクティブにすると同時にリードアドレスを送信する（以下、この動作をリードアクセスという）。ＳＤＲＡＭインターフェイス回路２００は、上述のように読み出しアドレスを保存し、コマンドを生成してＳＤＲＡＭ３００へ出力し、ＳＤＲＡＭ３００が返したリードデータを保存する。ＤＳＰ１００は、再びステイタスを確認し、有効データであることを認識し、リードアクセスを行う。このリードアクセスに応じて、ＳＤＲＡＭインターフェイス回路２００が保存していたリードデータを出力する。このように、ＤＳＰ１００は、１回目のリードアクセスをリードリクエストとし、2回目のリードアクセスで始めてリードデータを読み出すことができる。このとき、ＤＳＰ１００の動作速度は、ＳＤＲＡＭ３００の動作速度よりもはるかに遅いので、１回目から2回目までの間にＳＤＲＡＭ側の動作は完了している。
【００８６】なお、ＤＳＰ１００やＣＰＵは上述のようなリードアクセスを実行するが、後述するイメージスキャナのＪＰＥＧ−ＩＣ回路などはリードアクセスを行わないので、ＳＤＲＡＭインターフェイス回路２００の内部で、リード信号およびリードアドレスを生成する必要がある。
【００８７】次に、コマンド制御ブロック８００について図８を参照して説明する。図８は、上記実施の形態１に係るコマンド制御ブロックの内部構成を示すブロック図である。
【００８８】コマンド制御ブロック８００は、アクセスカウンタ８０１、コマンドレジスタ８０２、比較ブロック８０３、リフレッシュサイクル（ＲＣ）カウントブロック８０４およびコマンド生成ブロック８０５で構成されている。
【００８９】ＳＤＲＡＭ３００はアドレスが連続するデータのリード／ライドを連続して行うことが一つの特徴である。しかし、ＤＳＰ１００は、ＳＤＲＡＭ３００の仕様を考慮することなくリード／ライトを行うので、ＤＳＰ１００に代わってＳＤＲＡＭインターフェイス回路２００がリード／ライトの連続性を調べる必要がある。
【００９０】また、ＳＤＲＡＭ３００は単位時間毎にリフレッシュを行う必要があるが、ＤＳＰ１００はリフレッシュを考慮して動作していない。そこで、ＳＤＲＡＭインターフェイス回路２００が時間を測り、所定の周期ＳＤＲＡＭ３００へリフレッシュを命令しなければならない。また、リフレッシュ時にはリード／ライトができないのでリード／ライト実行のタイミングを図る必要がある。
【００９１】アクセスカウンタ８０１は、リード信号およびライト信号の両方のアクセス数をカウントし、その値を有効データ数として出力する。比較ブロック８０３は、リード時およびライト時にＤＳＰ１００から入力された書き込みアドレスおよび読み出しアドレスを一時的に保存し、次に入力されたアドレスと比較し、その結果アドレスが非連続であるならばコマンド発生パルスを出力するようになっている。また、前回アクセスがあった信号がライト信号かリード信号か記憶し、リード信号からライト信号へ、またはライト信号からリード信号へ切り替わったならばコマンド発生パルスを出力するようになっている。言い換えれば、比較ブロック８０３は、ＤＳＰ１００が、アドレスが連続するデータをリード／ライトしていることを検出するように構成されている。
【００９２】ＲＣカウントブロック８０４は、クロックの周波数によってＤＳＰ１００が間隔を設定し、リフレッシュの間隔を測っている。そして、ＲＣカウントブロック８０４は、リフレッシュのタイミングが来たならば、リフレッシュスタートパルスを出力する。また、リフレッシュのタイミングを含む所定の期間（以下、リフレッシュサイクルという）を、アクセスカウンタ８０１、コマンドレジスタ８０２、比較ブロック８０３へ通知するリフレッシュサイクル信号を出力する。例えば、リフレッシュサイクル信号は、リフレッシュサイクルに開始するとアクティブになり、リフレッシュサイクルが終了するとノンアクティブになる。
【００９３】コマンドレジスタ８０２は、ＳＤＲＡＭ３００のモードレジスタを設定する回路である。コマンドレジスタ８０２は、デフォルトのモードセットデータを保持し、起動時に、このデフォルトのモードセットデータを出力する。また、コマンドレジスタ８０２は、ＤＳＰ１００から特にモード設定の要求があった場合には、この要求に従ってモードセットデータを生成し、出力する。
【００９４】コマンド生成ブロック８０５は、アクセスカウンタ８０１、比較ブロック８０３、ＲＣカウントブロック８０４およびコマンドレジスタ８０２の出力に応じて、ＳＤＲＡＭ３００を制御するコマンドを生成し、ＳＤＲＡＭ３００へ出力する回路である。また、コマンド生成ブロック８０５は、図４に示すように、ＳＤＲＡＭ３００と外部制御線８０６を介して接続されているとともに、内部制御線８０７を介して、送信データバッファ５００、受信データバッファ７００および入出力セレクタ９００と接続されている。このコマンド生成ブロック８０５の動作については後述する。
【００９５】次に、入出力セレクタ９００について図９を参照して説明する。図９は、上記実施の形態１に係るＳＤＲＡＭインターフェイス回路のセレクタを示すブロック図である。
【００９６】入出力セレクタ９００は、送信データバッファ５００、受信データバッファ７００、コマンド制御ブロック８００、およびＲＣカウントブロック８０４から出力される信号の中からＳＤＲＡＭ３００にアクセスする信号を適宜選択する回路である。この入出力セレクタ９００の選択は、コマンド生成ブロック８０５からのサイクル情報に従って行われる。
【００９７】上述の構成からなる本実施の形態１に係るＳＤＲＡＭインターフェイス回路２００での、リフレッシュ、モードセット、リードおよびライトの各動作について説明する。
【００９８】＜リフレッシュ＞上述のように、ＲＣカウントブロック８０４は、クロックの周波数によってＤＳＰ１００が間隔を設定し、リフレッシュの間隔を測り、リフレッシュのタイミングが来たらコマンド生成ブロック８０５へリフレッシュスタートパルスを出力する。これに応じて、コマンド生成ブロック８０５は、リフレッシュコマンドをＳＤＲＡＭ３００に出力する。このように、ＳＤＲＡＭインターフェイス回路２００は、ＤＳＰ１００からの特別なコマンドが無くとも、自律的にリフレッシュをＳＤＲＡＭ３００に実行させることができる。
【００９９】さらに、ＲＣカウントブロック８０４は、リフレッシュサイクル信号により、リフレッシュのタイミングよりも前に、比較ブロック８０３などにリフレッシュの開始を通知しているので、比較ブロック８０３がリフレッシュよりも前にリード／ライトを完了させることが可能である。この結果、リフレッシュを最優先で行うことができる。
【０１００】＜モードセット＞ＳＤＲＡＭインターフェイス回路２００によれば、起動時に、コマンドレジスタ８０２は、保持しているデフォルトのモードセットデータをコマンド生成ブロック８０５に出力する。また、コマンドレジスタ８０２が保持するモードセットデータを、ＤＳＰ１００から設定することができる。この場合にも、コマンドレジスタ８０２は、設定されたモードセットデータをコマンド生成ブロック８０５に出力する。コマンド生成ブロック８０５は、入力されたモードセットデータに従ってモードセットコマンドを生成し、ＳＤＲＡＭ３００へ入力する。これにより、ＳＤＲＡＭ３００のモードセレクタに設定が行われる。ここで、ＳＤＲＡＭ３００のモードセレクタの設定内容は、例えば、バースト長、アドレスモード、ＣＡＳレイテンシィなどである。
【０１０１】より具体的に説明すると、ＳＤＲＡＭインターフェイス回路２００は、まずＳＤＲＡＭ３００に対してオールバンクプリチャージコマンドを送信してすべてのバンクをアイドル状態にする。これにより、ＳＤＲＡＭ３００のモードセットが可能になる。次いで、モードセットコマンドを送出し、２クロックサイクル後オートリフレッシュコマンドを８回送出し、ＳＤＲＡＭ３００をアイドル状態とする。
【０１０２】このように、ＳＤＲＡＭインターフェイス回路２００によれば、起動時にＤＳＰ１００から特別なコマンドが無くても、コマンドレジスタ８０２が保持するデフォルトのモードセットデータに従ってＳＤＲＡＭ３００のモードセットを行うことができる。また必要に応じてＤＳＰ１００からもモードセットを直接行うことが可能である。
【０１０３】＜リード＞リード動作時、ＤＳＰ１００は、図２に示すように、リード信号をアクティブにするとともに読み出しアドレスを出力してリードアクセスを行う。ＤＳＰ１００は必要なアドレスの分だけリードアクセスを繰り返す。
【０１０４】ＳＤＲＡＭインターフェイス回路２００では、ＤＳＰ１００からの読み出しアドレスを、受信データバッファ７００のバッファブロック７０１のバッファ１〜８に順次保存する。
【０１０５】同時に、コマンド制御ブロック８００では、アクセスカウンタ８０１がリード信号のアクセスをカウントする。また、コマンド制御ブロック８００では、ＤＳＰ１００がいくつのリードデータを要求しているか認識している。すなわち、比較ブロック８０３は、リードアクセス毎に読み出しアドレスを保持し、これを次回のリードアクセスの際に受信した読み出しアドレスとを比較し、両者が連続しているか否か判定している。もし両者が連続していればリードデータに連続性があると判断し、続けてリードアクセスを受信する。しかし、もし両者が連続していなければ、リードデータにこれ以上連続性がないと判断し、コマンド生成ブロック８０５にコマンド発生パルスを出力する。また、比較ブロック８０３は、リード／ライトの種別をアクセス毎に保持し、次回のアクセスの際にリードからライトに切り替わったときもコマンド生成ブロック８０５にコマンド発生パルスを出力する。
【０１０６】コマンド生成ブロック８０５は、コマンド発生パルスが入力されたとき、最初のリードアクセスで指定された読み出しアドレス（バッファ１に保存した読み出しアドレス）を開始アドレスとして、図３に示すようなリードサイクルを実行する。これに応じて、ＳＤＲＡＭ３００からモードレジスタに設定されたバースト分のリードデータが返って来る。リードデータは、バッファ１〜８に読み出しアドレスに対応させて順次保存される。
【０１０７】しかし、実際には、ＤＳＰ１００が必要とするリードデータのワード数とＳＤＲＡＭ３００が出力するリードデータのワード数にずれがあるので調整する必要がある。
【０１０８】第１に、コマンド生成ブロック８０５は、コマンド発生パルスが入力された時点の有効データ数と、ＳＤＲＡＭ３００のモードセレクタに設定されたバースト長とを比較し、最適なバースト長であるか否か判定する。設定されたバースト長は、コマンドレジスタ８０２からバースト情報として得られる。もし設定さえれたバースト長が有効データ数に最適なバースト長でないならば、上記＜モードセット＞の動作に準じてモードセットコマンドを生成し、ＳＤＲＡＭ３００へ出力する。これにより、ＳＤＲＡＭ３００のバースト長を最適なバースト長に変更する。
【０１０９】ここで最適なバースト長とは、有効データ数以上であって有効データ数に最も近いバースト長をいう。通常、バースト長は、１、２、４、８のように１および２の倍数になっているので、例えば有効データ数が３ワードであれば最適なバースト長は４である。
【０１１０】第２に、有効データ数とＳＤＲＡＭ３００のバースト長（リードデータのワード数）とが一致しないことがある。このような場合、ＳＤＲＡＭインターフェイス回路２００は、余分なリードデータを切り捨てる必要がある。この制御は、上述の受信データバッファ７００について説明したインプットイネーブル信号を用いて行う。ＳＤＲＡＭ３００からバースト長のリードデータを受信する。リードデータをバッファブロック７０１にバッファ１から順次保存していくが、有効データ数を越える分については、すべてのバッファ１〜８に対してインプットイネーブル信号をノンアクティブとすることでリードデータの保存を制限する。
【０１１１】その後、ＤＳＰ１００からの２回目のリードアクセスに応じて、受信データバッファ７００は、バッファブロック７０１に保存したリードデータをリードさせる。
【０１１２】より具体的に説明すると、ＤＳＰ１００が要求するワード数が３、ＳＤＲＡＭ３００のバースト長が４である場合、ＳＤＲＡＭ３００から４ワードのリードデータが出力されるが、３ワード分だけ受信データバッファ７００に保存する。その後、ＤＳＰ１００は受信データバッファ７００から３ワードのリードデータをディレイなしでリードすることができる。
【０１１３】このように、本実施の形態１に係るＳＤＲＡＭインターフェイス回路２００によれば、ＤＳＰ１００側からの特別なコマンドなしに、ＳＤＲＡＭ３００のバースト長を適宜変更したり、ＳＤＲＡＭ３００からのリードデータの超過分を切り捨てることができる。
【０１１４】以上の説明では、ＳＤＲＡＭインターフェイス回路２００は、リードアクセスの連続性が無くなった時点でＳＤＲＡＭ３００に対してリードサイクルを実行しているが、ＲＣカウントブロック８０４からのリフレッシュサイクル信号に従ってリフレッシュサイクルが開始した時点でＳＤＲＡＭ３００に対してリードサイクルを実行する。これにより、ＳＤＲＡＭ３００にリードよりもリフレッシュを優先して実行させることができる。
【０１１５】＜ライト＞ライト動作時、ＤＳＰ１００は、図２に示すように、ライト信号をアクティブにするとともにライトデータおよび書き込みアドレスを出力してライトアクセスを行う。ＤＳＰ１００はライトデータのワード数だけライトアクセスを繰り返す。
【０１１６】ＳＤＲＡＭインターフェイス回路２００では、ＤＳＰ１００からのライトデータおよび書き込みアドレスを、送信データバッファ５００のバッファブロック５０１のバッファ１〜８に順次保存する。
【０１１７】同時に、コマンド制御ブロック８００では、ＤＳＰ１００が書き込むライトデータのワード数を認識している。すなわち、アクセスカウンタ８０１がライトアクセスをカウントし、その値を有効データ数として出力する。また、比較ブロック８０３は、ライトアクセス毎に書き込みアドレスを保持し、次回のライトアクセスの際に受信した書き込みアドレスと比較し、両者が連続していれば、ライトアクセスを続けて受信する。しかし、もし両者が連続していなければ、ライトデータにこれ以上連続性がないと判断し、コマンド生成ブロック８０５にコマンド発生パルスを出力する。
【０１１８】また、比較ブロック８０３は、リード／ライトの種別をアクセス毎に保持し、次回のアクセスの際にライトからリードに切り替わったときもライトデータに連続性がないと判断し、コマンド生成ブロック８０５にコマンド発生パルスを出力する。
【０１１９】コマンド生成ブロック８０５は、コマンド発生パルスが入力されたとき、最初のライトアクセスで指定された書き込みアドレス（バッファ１に保存した書き込みアドレス）を開始アドレスとして、図３に示すようなライトサイクルを実行する。
【０１２０】リードと同様にバースト長の適合性チェックを行うとともに、および、ライトデータのマスクを行う。すなわち、コマンド生成ブロック８０５は、コマンド発生パルスの入力時点の有効データ数と、ＳＤＲＡＭ３００に設定されたバースト長とを比較し、最適なバースト長であるか否か判断する。その判定基準はリードと同様である。
【０１２１】バースト長が最適でない場合、最適なバースト長に変更するために、上記＜モードセット＞の動作に準じてモードセットコマンドを生成し、ＳＤＲＡＭ３００へ出力する。その後、コマンド生成ブロック８０５はライトサイクルを実行する。一方、バースト長が適当であれば、モードセットを行うことなく、ライトサイクルを実行する【０１２２】ライトサイクルでは、ライトデータの有効データ数と、バースト長とに違いがあるのでその整合を取る必要がある。すなわち、ライトサイクルにおいて、図５に示す送信データバッファ５００は、バッファ１〜８に保存されたライトデータをバースト分だけＳＤＲＡＭ３００へ順次出力する。しかしながら、ＤＳＰ１００がライトを要求したライトデータだけを出力する必要があるので、送信データバッファ５００は、有効データ数を越えるバッファからのデータ出力にマスクをかけている。
【０１２３】より具体的に説明すると、バースト長が８であり、かつ有効データ数が７である場合、送信データバッファ５００のバッファ１〜７にライトデータが保存されている。よって、送信データバッファ５００は、１ワード目から７ワード目のライトデータを順次出力するが、８ワード目、言い換えればバッファ８に保存されているデータは無効であるので、このデータの出力をマスクする。
【０１２４】データ出力のマスクは、上述のアウトプットイネーブル信号を用いて行う。すなわち、バーストモードでライトを行う場合、図３に示すようにバースト長分のライトデータを連続してＳＤＲＡＭ３００へ出力するが、マスクすべきライトデータを出力するタイミングで、バッファ１〜８のすべてに対するアウトプットイネーブル信号をノンアクティブとする。これにより、このタイミングでのＳＤＲＡＭ３００へのデータ出力をマスクすることができる。
【０１２５】このように、ＳＤＲＡＭインターフェイス回路２００によれば、ＤＳＰ１００側から特別なコマンドを受信することなく、ライト時に、ライトデータの書き込みアドレスの連続性を認識し、連続するライトデータの有効データ数に最適のバースト長でＳＤＲＡＭ３００にライトを行うことができる。
【０１２６】また、リードと同様に、ＲＣカウントブロック８０４からのリフレッシュサイクル信号に従ってリフレッシュサイクルが開始した時点でＳＤＲＡＭ３００に対してライトサイクルを実行する。これにより、ＳＤＲＡＭ３００にライトよりもリフレッシュを優先して実行させることができる。
【０１２７】＜コマンド生成＞以上説明した＜リフレッシュ＞、＜モードセット＞、＜リード＞、＜ライト＞でコマンドを生成するコマンド生成ブロック８０５の動作についてさらに詳細に説明する。図１０は、上記実施の形態１に係るコマンド生成ブロックの動作を示すフロー図である。
【０１２８】コマンド生成ブロック８０５は、リセット解除を行った後（ステップ（以下、ＳＴと記す）１００１）、ＤＳＰ１００からのＳＤＲＡＭ３００へのアクセス要求を待つ（ＳＴ１００２）。次に、リフレッシュが実行されるか否か（リフレッシュサイクル中か否か）判定する（ＳＴ１００３）。この判定は上述のようにＲＣカウントブロック８０４からのリフレッシュサイクル信号に基づいて行う。リフレッシュが実行されないならば、リード／ライトの連続性を判定する（ＳＴ１００４）。連続性があるならばアクセス要求を保留し、ＳＴ１００２に戻り次のアクセス要求を待つ。一方、リード／ライトの連続性がないならば、そこまでに保留したアクセス要求に応じてコマンドを生成する（ＳＴ１００５）。ここで、アクセス要求の保留とは、例えば、上述のように、ライト時にライトデータおよび書き込みアドレスを送信データバッファ５００に保存すること、および、リード時に読み込みアドレスを受信データバッファ７００に保存することをいう。
【０１２９】一方、ＳＴ１００３においてリフレッシュを実行する場合には、そこまでに保留したアクセス要求があるか判断する（ＳＴ１００６）。保留したアクセス要求があれば、リフレッシュを行う前に、そこまでに保留したアクセス要求に応じてコマンドを生成し（ＳＴ１００７）、次いでリフレッシュを実行する（ＳＴ１００８）。そこまでに保留したアクセス要求がなければ、そのままリフレッシュを実行する（ＳＴ１００８）。リフレッシュ実行後は、次のアクセス要求を待つため、ＳＴ１００２に戻る。
【０１３０】このように、コマンド生成ブロック８０５は、ＳＴ１００４において、ＤＳＰ１００からのリード／ライトの連続性、すなわち、ＤＳＰ１００からの読み込みアドレスおよび書き込みアドレスが連続しているか否か判定し、連続していればデータをバッファに保留し、連続しなくなったときにそこまで保留したデータに従ってコマンドを生成し、ＳＤＲＡＭ３００にアクセスする。これにより、ＤＳＰ１００が特別な制御を行うことなくとも、コマンド生成ブロック８０５がＳＤＲＡＭ３００の仕様にあったコマンドを生成し、ＳＤＲＡＭ３００へ出力し、リード／ライトを行うことができる。
【０１３１】また、コマンド生成ブロック８０５は、ＳＴ１００３で他の処理にさきがけて、リフレッシュを実行するか否か判定しているので、常にリード／ライトに優先してリフレッシュを行うことができる。また、リフレッシュを実行する場合には、ＳＴ１００６においてそれまで保留したアドレス要求があるか否かチェックし、あればＳＤＲＡＭ３００に対してリード／ライトを実行する。これにより、ＤＳＰ１００のコマンド要求に対してリフレッシュを優先しつつできる限り早く応えることができる。
【０１３２】なお、リフレッシュサイクルの終了時点、言い換えればリフレッシュサイクル信号がアクティブからノンアクティブに切り替わるタイミングで、送信データバッファ５００、受信データバッファ７００、および比較ブロック８０３はソフトリセットを行い、バッファやカウンタをクリアして、以降のＤＳＰ１００からのアクセス要求に応答する。
【０１３３】また、リード／ライトのアクセスが最大バースト長に達したときもアドレスに連続性があってもそこまで保留したコマンド要求に対して応答する。
【０１３４】＜コマンド再生成＞次に、アドレスの再生成について説明する。ＳＤＲＡＭ３００は、リード／ライトサイクルにおいて、入力された開始アドレスから始まり、順にインクリメントしたアドレスに対してリード／ライトを行うようになっている。このとき、ＳＤＲＡＭ３００の仕様により、バースト長によって異なる桁でCARRYが無視されるようになっている。具体的には、シーケンシャルモードにおいて、バースト長が２ワードの場合、Ａ０からＡ１へのCARRYは無視される。またバースト長が４ワードの場合、Ａ１からＡ２へのCARRYは無視される。また、バースト長が８ワードの場合、Ａ２からＡ３へのCARRYは無視される。このような場合、ＤＳＰ１００からアクセス要求するアドレスと、ＳＤＲＡＭ３００がリード／ライトを行うアドレスとに食い違いが生じる。
【０１３５】図１１を参照して具体的に説明する。図１１は、シーケンシャルモードにおけるＳＤＲＡＭでのアドレッシングシーケンスの一例を示す図である。シーケンシャルモードでは、開始アドレスとして５番地を指定してＳＤＲＡＭ３００にリードを要求すると、５番地（”００１０１”）からアドレスを１インクリメントしながらデータ０，１，２・・・・と順番に出力する。しかしながら、上述のように８バーストの場合Ａ２からＡ３ビットへのCARRYは無視されるので、７番地（”００１１１”）の次は8番地（”０１０００”）ではなく０番地（”０００００”）に戻るようになっている。このような状態を「アドレスの繰り上がり無視」という。
【０１３６】このアドレスの繰り上がり無視のために、ＤＳＰ１００では、5番地から12番地まで連続して８ワードのデータをリードすることを要求しても、ＳＤＲＡＭ３００からは５〜７番地および０〜４番地のデータが送り返されてくる。従って、ＳＤＲＡＭインターフェイス回路２００は、このようなＤＳＰ１００とＳＤＲＡＭ３００との間の調整を行う必要がある。
【０１３７】図１２は、上記実施の形態１に係るＳＤＲＡＭインターフェイス回路におけるコマンド再生成ブロックの内部構成を示すブロック図である。コマンド再生成ブロック１２００のセレクタ１２０１には、ＤＳＰ１００からのアドレス入力のうち下位３ビットのＭＡ［０］〜ＭＡ［２］が入力される。また、図８に示すコマンドレジスタ８０２からバースト情報が入力される。セレクタ１２０１は、バースト情報からＳＤＲＡＭ３００に現在設定されているバースト長を取得し、これに従って判定部１２０２への出力を変更する。
【０１３８】図１３は、上記実施の形態１に係るＳＤＲＡＭインターフェイス回路のコマンド再生成ブロックのセレクタの動作を示す図である。バースト長が１である場合、図１３（Ａ）に示すように、セレクタ１２０１はＭＡ［０］〜ＭＡ［２］に対応するすべての出力をローレベル（Ｌｏｗ）に固定する。また、バースト長が２である場合セレクタ１２０１は、アドレス入力ＭＡ［０］についてはそのまま出力し、残りのＭＡ［１］，ＭＡ［２］についてはＬに固定する。同様に、バースト長が４である場合、図１３（Ｃ）に示すようにＭＡ［２］のみをＬに固定し、バースト長が８である場合、図１３（Ｄ）に示すように、すべてのアドレス入力ＭＡ［０］〜ＭＡ［２］をそのまま出力する。
【０１３９】セレクタ１２０１から信号が入力されると、判定部１２０２はすべての信号がＬである場合以外はコマンド再生パルスをコマンド生成ブロック８０５に出力する。セレクタ１２０１からの出力のいずれか一つがハイレベル（Ｈｉｇｈ）である場合、アドレスの繰り上がり無視が起こるからである。例えば、バースト長が１である場合開始アドレスがなんであれアドレスの繰り上がり無視は起こらないので、セレクタ１２０１の出力を”Ｌｏｗ”に固定する。これに対して、バースト長が８であるとき、開始アドレスが０番地（”０００”）の場合、すなわちＭＡ［０］〜ＭＡ［２］の出力がすべて”Ｌｏｗ”である場合にのみアドレスの繰り上がり無視が起こらないので、セレクタ１２０１の出力をすべて判定部１２０２へ出力し、ＭＡ［０］〜ＭＡ［２］の出力の一つでも”Ｈｉｇｈ”であれば、開始アドレスは０番地以外であるので、コマンド再生成が必要であると判定する。
【０１４０】コマンド再生成パルスを受信したコマンド生成ブロック８０５は、まず、ＤＳＰ１００からの１番目の入力アドレスを開始アドレス（以下、指定アドレスという）として指定し、始めのリード／ライトコマンドを生成し、ＳＤＲＡＭ３００へ出力する。しかしアドレスの繰り上がり無視が発生した以降では、意図しないアドレスにデータが書き込まれたり、意図しないアドレスのデータが出力されてしまう。そこで、コマンド生成ブロック８０５は、アウトプットディセーブル／ライトマスク信号（ＤＱＭ）を利用する。コマンド生成ブロック８０５は、ＣＬＫの立ち上がりエッジでＤＱＭをＨｉｇｈとし、ライトサイクルではそのサイクルの入力データをマスクさせる一方、リードサイクルでは次のＣＬＫエッジで出力されるデータをディセーブルさせる。
【０１４１】始めのリード／ライトコマンドの処理が完了したならば、新たに２番目のリード／ライトコマンドを生成し、ＳＤＲＡＭ３００へ出力する。ここでの指定アドレス（以下、再指定アドレスという）は、ＤＳＰ１００が認識する論理アドレス空間において、ＳＤＲＡＭ３００でアドレスの繰り上がり無視があったアドレスの次のアドレスである。このアドレス以降のデータは未だリード／ライトされていない。
【０１４２】この再指定アドレスは、指定アドレスから算出可能である。以下、算出方法について具体的に説明する。図１４は、上記実施の形態１に係るＳＤＲＡＭインターフェイス回路における再指定アドレスの算出方法を説明する図である。
【０１４３】ＤＳＰ１００からの入力アドレスをＭＡ［２３：０］、バースト長を８、指定アドレスをｘ‘００００４Ａと仮定する。この指定アドレスは、２進数で表すと、図１４（Ａ）に示すようになる。図１４（Ｂ）に示すように、ＳＤＲＡＭ３００は指定アドレスからアドレスを１インクリメントしながらデータをリード／ライトしていくと、アドレスｘ‘００００４Ｆ（１１１１）でアドレスの繰り上がり無視が生じるので、アドレスｘ‘００００４８（１０００）へ戻る。従って、再指定アドレスはｘ‘００００５０（００００）となる。これは指示アドレスがｘ‘００００４８（１０００）以外のときはすべて同様である。そこで、指示アドレスのＭＡ［２３：３］に１を加算すれば、再指定アドレスを算出することが出来る。
【０１４４】このように、本実施の形態１に係るＳＤＲＡＭインターフェイス回路２００は、ＤＳＰ１００から特別なコマンドを受ける必要なく、ＳＤＲＡＭ３００でのアドレスの繰り上がり無視が生じるか否か判定し、アドレスの繰り上がり無視が生じる場合には、アクセス要求のコマンドを再生成して必要なリード／ライトを行うことができる。この結果、ＤＳＰ１００は、ＳＤＲＡＭ３００でのアドレスの繰り上がり無視を考慮する必要がない。
【０１４５】ここでは、アドレッシングシーケンスがシーケンシャルモードである場合について説明したが、インターリーブモードである場合も全く同様である。
【０１４６】以上説明したように、本実施の形態１に係るＳＤＲＡＭインターフェイス回路２００によれば、ＤＳＰ１００からの特別なコマンドがなくても、ＤＳＰ１００からのアクセス要求に応じてコマンドを生成、出力してＳＤＲＡＭ３００を制御することができる。この結果、ＤＳＰ１００は、ＳＤＲＡＭ３００の制御を行う必要がないので、負荷を軽減し、高速で動作することができる。また、ＤＳＰ１００を設計するときに、設計者は、ＳＤＲＡＭ３００の仕様を考慮する煩雑さから解放され、開発期間を短縮し、コストを軽減することができる。
【０１４７】本実施の形態１では、ＤＳＰ１００を例に挙げて説明したが、これに限定されるものではなく、本発明は、例えば、ＣＰＵとＳＤＲＡＭとのインターフェイスに応用することができる。この場合、ＤＳＰと同様に、ＳＤＲＡＭの制御を行う必要がないので、負荷を軽減し、高速で動作することができるとともに、ソフトウエアを設計するときに、プログラマはＳＤＲＡＭの仕様を考慮する煩雑さから解放され、ソフトウエア開発の期間を短縮し、コストを軽減することができる。
【０１４８】（実施の形態２）次に、上記実施の形態１に係るＳＤＲＡＭインターフェイス回路を搭載した電子機器の一例としてハンディスキャナを例示する。以下説明するハンディスキャナは、特開平８−１０７４７９号公報に開示されている画像処理装置の構成を採用している。
【０１４９】図１５は、本発明の実施の形態２に係るハンディスキャナを示すブロック図である。ハンディスキャナ１５００は、原稿読取ユニット１５１０を備えている。原稿読取ユニット１５１０は、原稿画像を読み取るラインイメージセンサ１５１１と、ラインイメージセンサ１５１１の両端位置に装備されたエンコーダ部１５１２、１５１３とを備えている。
【０１５０】原稿読取ユニット１５１０には、アナログ／ディジタルコンバータ（ＡＤＣ）（図示せず）を介してＬＳＩ１６００に接続されている。ＬＳＩ１６００は、ラインイメージセンサ１５１１から入力される画像データ、および、エンコーダ部１５１２、１５１３から入力される位置データ信号を処理すると共に、後述のＳＤＲＡＭ３００、ＪＰＥＧＩＣ１５２０、ＤＳＰ１００間のインターフェイスコントローラとして機能する。
【０１５１】ＳＤＲＡＭ３００は、複数（ｎ個）のＳＤＲＡＭチップで構成されている。このＳＤＲＡＭ３００は、ＤＳＰ１００のワークエリアとして使用される。より具体的には、ＳＤＲＡＭ３００は、イメージデータ、符号データ格納領域、シェーディング補正値格納領域などのメモリエリアを提供する。
【０１５２】メモリカードスロット１５３０は、ＳＤメモリカード、フラッシュメモリカードなどのメモリカード１５３１を着脱自在に接続するためのスロットである。ＬＣＤ１５４０は、画像データなどの表示を行う。また、ＵＳＢコネクタ１５５０は、ＵＳＢケーブルを接続するためのコネクタであり、ＵＳＢケーブルを介してパーソナルコンピュータ等の外部機器との接続を行う。接続ケーブルはＵＳＢに限定されず、ＩＥＥＥ１３９４、シリアルケーブル、パラレルケーブル等を用いることができる。
【０１５３】ＤＳＰ１００は、ハンディスキャナ１５００の全体を制御する。ＲＯＭ１５６０はＤＳＰ１００が実行するプログラムを格納する。ＲＡＭ１５７０は、ＤＳＰ１００のワーキングメモリエリア等を提供する。
【０１５４】このような構成により、このハンディスキャナ１５００は、ラインイメージセンサ１５１１から読み取った画像データを、ＪＰＥＧＩＣ１５２０で圧縮し、ＳＤＲＡＭ３００に蓄積し、必要に応じてメモリカード１５３１に格納し、ＰＣなどに渡す。また、読み取った画像データをＬＣＤ１５４０に表示する。
【０１５５】図１６は、上記実施の形態２に係るハンディスキャナのＬＳＩの内部構成を示すブロック図である。ＬＳＩ１６００は、シェーディング部１６０１、画像メモリ１６０２、ＪＰＥＧ画像インターフェイス１６０３、ＪＰＥＧ符号インターフェイス１６０４、ＤＳＰインターフェイス１６０５、制御レジスタ１６０６、メモリカードインターフェイス１６０７、ＵＳＢインターフェイス１６０８、ＬＣＤインターフェイス１６０９、画像合成処理ブロック１６１０、およびＳＤＲＡＭインターフェイス回路２００により構成されている。
【０１５６】原稿読取ユニット１５１０を、原稿の上を手動によって走査することにより、ラインイメージセンサ１５１１が画像データを生成する。そして、生成された画像データは、ＡＤＣでディジタル化された後ＬＳＩ１６００に入力される。
【０１５７】入力されたディジタル画像データに対して、シェーディング部１６０１で、ラインイメージセンサ１５１１のセンサ各画素間の感度ばらつきを補正するためにシェーディング補正が施される。補正されたディジタル画像データは、画像メモリ１６０２上に一時的に蓄積される。このディジタル画像データは、ＪＰＥＧ画像インターフェイス１６０３を介してＪＰＥＧＩＣ１５２０に送られる。ＪＰＥＧＩＣ１５２０は、ディジタル画像データを圧縮し、ＬＳＩ１６００に送り返す。送り返された圧縮画像データは、ＪＰＥＧ符号インターフェイス１６０４を介してＳＤＲＡＭインターフェイス回路２００に入力される。この圧縮画像データは、上記実施の形態１で説明した＜ライト＞動作に従ってＳＤＲＡＭ３００にライトされる。この圧縮画像データは、アドレスに連続性があるのでそのままＳＤＲＡＭ３００へライトされる。ＳＤＲＡＭ３００に格納した圧縮画像データは、後述の画像合成処理に先立ってＳＤＲＡＭ３００から一旦読み出され、ＪＰＥＧＩＣ１５２０によりＳＤＲＡＭ３００上のイメージ格納領域に展開される。
【０１５８】一方、エンコーダ部１５１２、１５１３は、原稿読取ユニット１５１０を原稿の上で走査したときの車輪（図示せず）の回転を検出し、この検出信号から移動距離を検出し、ＬＳＩ１６００に出力する。この移動距離は、ＬＳＩ１６００はエンコーダレジスタ１６１１にライン毎に保存される。
【０１５９】ＤＳＰ１００は、ＬＳＩ１６００にＤＳＰインターフェイス１６０５を介してアクセスし、エンコーダレジスタ１６１１から各車輪の移動距離を読み取る。ＤＳＰ１００は、この移動距離に基づいて車輪の原稿上の座標を算出し、さらにこの車輪の座標をラインイメージセンサ１５１１の両端の各読取画素の座標に変換し、走査位置座標としてＬＳＩ１６００の画像合成処理ブロック１６１０に出力する。
【０１６０】次に、本実施の形態２係るハンディスキャナ１５００での画像合成処理について説明する。図１７は、上記実施の形態２に係るハンディスキャナにおけるラインイメージセンサの走査領域の説明図である。図１７に示すように、原稿１７０１の読み取り領域幅がラインイメージセンサ１５１１よりも大きい場合、原稿１７０１を読み取るために、操作者は、ハンディスキャナ１５００を原稿１７０１に接触させ、原稿１７０１上を往復運動させながら手動走査する。このとき、図１７に示すように、往方向へハンディスキャナを移動させたときの往方向走査領域１７０２と、復方向へハンディスキャナを移動させたときの復方向走査領域１７０３とに重なり走査領域１７０４が生じる。
【０１６１】本実施の形態２に係るハンディスキャナ１５００では、往方向走査領域１７０２および復方向走査領域１７０３の画像を１つの画像に合成している。
【０１６２】このために、画像合成処理ブロック１６１０において、特開平８−１０７４７９号公報に開示されているように、位置ずれ検出・補正および写像処理を行う。画像合成処理ブロック１６１０は、特開平８−１０７４７９号公報に記載された画像ずれ検出回路および写像回路と同等の機能を有する。
【０１６３】画像合成処理ブロック１６１０は、画素密度変換処理により画像データを高密度化し、高密度化画像データを生成する。さらに、走査位置座標を用いて高密度画像データの各画素データのＳＤＲＡＭ３００上のイメージ格納領域への格納アドレスを算出する。
【０１６４】論理的には、重なり走査領域１７０４において、ＳＤＲＡＭ３００に既に格納された往方向走査領域１７０２の画素データが、新しく描き込まれる復方向走査領域１７０３の画素データによりオーバーライトされる。しかしながら、原稿読取ユニット１５１０のメカ公差や座標計算の丸め誤差などにより、走査位置座標には誤差が含まれている。このため、往方向走査領域１７０２および復方向走査領域１７０３の画像を合成すると合成画像にずれが生じる。
【０１６５】この画像のずれを無くすため、画像合成処理ブロック１６１０は、往方向走査領域１７０２の画像データと復方向走査領域１７０３の画像データとを用いて、それらの相関度合いを示す相関値を算出する。さらに、画像合成処理ブロック１６１０は、この相関値に基づいて走査位置座標を補正するための位置補正量を算出する。さらに、画像合成処理ブロック１６１０は、この位置補正量に従って走査位置座標を補正する。
【０１６６】次いで、画像合成処理ブロック１６１０は、補正した走査位置座標に従って、画像データ中の各画素データの格納アドレスを生成し、この格納アドレスを指定して、ＳＤＲＡＭインターフェイス回路２００にＳＤＲＡＭ３００へのライトを要求する。ＳＤＲＡＭインターフェイス回路２００は、上記実施の形態１で説明した＜ライト＞の手順に従って、各画素データを指定された格納アドレスにライトする。
【０１６７】位置ずれ補正についてさらに詳細に説明する。復方向走査を行うとき、すでに往方向走査の画像が写像されており、ＳＤＲＡＭ３００上のイメージ格納領域に格納されている。このイメージ格納領域からリードした往方向走査のディジタル画像データと、新たに生成した高密度化画像データとに基づいて、これらの重なり走査領域１７０４において相関を検出する。相関は、注目画素から上下左右に±１画素ずらした９パターンに、さらに、各パターンで角度を±θずらした計２７パターンの位置補正画素群を生成する。すでに写像されている画素データとこれらから写像する画素データの差分の合計を取り、求めた値が最も小さい画素を相関が高いことになるので、最も相関が高い画素に位置補正を行う。
【０１６８】このように、この例では注目画素から±１の９パターン、すなわち３×３画素を基準としているので、画像合成処理ブロック１６１０は、ＳＤＲＡＭインターフェイス回路に対して、ＳＤＲＡＭ３００から往方向走査の画素データを読み出す場合に連続する３画素分を読み出すことを要求する。
【０１６９】図１８は、上記実施の形態２に係るハンディスキャナにおける位置ずれ補正処理での位置補正画素群を示す図である。画像合成処理ブロック１６１０は、位置補正画素群１８０１の２７の画素データをＳＤＲＡＭ３００のイメージ格納領域から読み出すために、例えばｘ軸方向に連続する３つの画素データのリードを３行分行う必要がある。
【０１７０】画像合成処理ブロック１６１０は、上記実施の形態１でのＤＳＰ１００に相当し、ＳＤＲＡＭ３００に対してリードアクセスを行う。１行目の３つの連続する画素データをリードする場合、画像合成処理ブロック１６１０は各画素データの格納アドレスをＳＤＲＡＭインターフェイス回路２００に順次入力する。ＳＤＲＡＭインターフェイス回路２００は、格納アドレスを受信データバッファ７００にバッファ１から順番に保存する。
【０１７１】ＤＳＰ１００は、１行目の画素データのリードアクセスが終了すると２行目の画素データのリードアクセスを開始する。ＳＤＲＡＭインターフェイス回路２００は、上記実施の形態１で説明したようにここでリードアクセスに連続性がなくなったことをコマンド制御ブロック８００の比較ブロック８０３で検出する。
【０１７２】ＳＤＲＡＭインターフェイス回路２００は、ここまでの有効データ数３とＳＤＲＡＭ３００に設定されているバースト長とを比較し、最適なバースト長か否か判定し、最適なバースト長でなければＳＤＲＡＭ３００に対してモードセットを行い、ＳＤＲＡＭ３００の設定を変更する。この例では最適なバースト長は「４」である。
【０１７３】また、ＳＤＲＡＭインターフェイス回路２００は、１つ目の画素の格納アドレスを開始アドレスとするリードコマンドを生成し、ＳＤＲＡＭ３００へ出力する。
【０１７４】ＳＤＲＡＭ３００は、ＳＤＲＡＭインターフェイス回路２００からのコマンドに応じて、１つ目の画素の格納アドレスからバースト長分（４ワード）の画素データを出力する。ＳＤＲＡＭインターフェイス回路２００は、ＳＤＲＡＭ３００から４ワードの画素データを受け取り、受信データバッファ７００にバッファ１〜順番に保存するが、有効データ数「３」を越える４ワード目の画素データは余分であるので、バッファ４への書き込みをマスクする。これにより、４ワード目の画素データを切り捨てる。
【０１７５】画像合成処理ブロック１６１０が２回目のリードアクセスを行うと、ＳＤＲＡＭインターフェイス回路２００は、バッファ１〜３に保存した３つの画素データを画像合成処理ブロック１６１０へ出力する。このような画素データの読み出しを３行分行うことにより、画像合成処理ブロック１６１０は、位置補正画素群１８０１のすべての画素データをＳＤＲＡＭ３００のイメージ格納領域から読み出すことができる。
【０１７６】このように、本実施の形態２に係るハンディスキャナ１５００では、画像合成処理ブロック１６１０が位置ずれ補正処理を行うに際し、ＳＤＲＡＭ３００の仕様を考慮することなくＳＤＲＡＭ３００から画素データを読み出すことができる。より具体的に言えば、画像合成処理ブロック１６１０は、ＳＤＲＡＭ３００のバースト長の設定内容を認識し、自らが読み出そうとする画素データの数と比較し、最適なバースト長か否か判定する必要がない。また、最適なバースト長に変更するために、モードセットを行う必要がない。さらに、ＳＤＲＡＭ３００から出力された画素データから余分な画素データを切り捨てる処理を自ら行う必要がない。もちろんＳＤＲＡＭ３００のためにアドレスを再生成する必要もないし、リフレッシュを考慮する必要もない。
【０１７７】この結果、画像合成処理ブロック１６１０の負荷を軽減し、位置ずれ補正処理および写像処理を高速で行うことができる。また、画像合成処理ブロック１６１０に、リフレッシュ、モードセットを行うための回路を組み込むことや、ＳＤＲＡＭ３００から出力されるバースト長分の画素データを一旦保存するバッファを設けたり、余分な画素データを切り捨てる回路を設けるなどの必要がないので、画像合成処理ブロック１６１０の回路構成を大幅に簡略化することができる。さらに、画像合成処理ブロック１６１０を設計するにあたり、設計者は、ＳＤＲＡＭ３００の仕様にあわせる煩雑な作業から解放される。
【０１７８】画像合成処理ブロック１６１０は、画像合成の精度を上げるなどの理由で回路設計の変更が考えられるが、その度にＳＤＲＡＭ制御のための回路まで再設計する必要がなくなるので、開発期間およびコストを削減することができる。
【０１７９】上記実施の形態２では、画像合成処理ブロック１６１０とＳＤＲＡＭ３００とのインターフェイスを例示したが、その他に、画像読取装置において様々な処理装置とＳＤＲＡＭとのインターフェイスにも本発明を適用し、同様の効果を得ることができる。また、画像合成処理をＣＰＵで行わせる場合に、ＣＰＵとＳＤＲＡＭとのインターフェイスにも適用することができる。
【０１８０】
【発明の効果】以上説明したように、本発明によれば、制御装置とＳＤＲＡＭとのインターフェイス回路は制御装置から特別なコマンドを受けることなく制御装置からの要求に応じてコマンドを生成、出力してＳＤＲＡＭを制御し得るので、制御装置はＳＤＲＡＭの制御を考慮する必要がなく、制御装置の負荷を軽減して動作を高速化することができるとともに、制御装置の設計やソフトウエアのプログラミングの手間を簡略化し、開発期間の短縮および開発コストの削減を図ることができるという効果を奏する。
【出願人】 【識別番号】０００１８７７３６
【氏名又は名称】松下電送システム株式会社
【出願日】 平成１２年１０月４日（２０００．１０．４）
【代理人】 【識別番号】１００１０５０５０
【弁理士】
【氏名又は名称】鷲田 公一
【公開番号】 特開２００２−１０８７００（Ｐ２００２−１０８７００Ａ）
【公開日】 平成１４年４月１２日（２００２．４．１２）
【出願番号】 特願２０００−３０４６０６（Ｐ２０００−３０４６０６）