ビジー状態処理システム

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【発明の名称】	ビジー状態処理システム
【発明者】	【氏名】江井正彦
【要約】	【課題】処理プログラムを不要とし、ビジー状態の処理を高速化可能なビジー状態処理システムを提供する。【解決手段】ＡＣＫ信号生成回路（０系）４及びＡＣＫ信号生成回路（１系）５はＤＰＭ１から出力されるビジー信号（０系）１０１及びビジー信号（１系）１０２を取入れている。ＡＣＫ信号生成回路（０系）４及びＡＣＫ信号生成回路（１系）５はＤＰＭ１からビジー信号（０系）１０１及びビジー信号（１系）１０２が出力されている間、競合するＣＰＵにＡＣＫ信号を出力させない。

【特許請求の範囲】
【請求項１】デュアルポートメモリへのバスアクセス処理においてアクノリッジ信号の応答をもって実際のアクセス処理を開始する中央処理装置に対して前記デュアルポートメモリでのアクセス競合時にビジー信号が出力されるビジー状態処理システムであって、前記デュアルポートメモリからの前記ビジー信号を基に前記アクセス競合時に競合する中央処理装置への前記アクノリッジ信号の出力を抑止する手段を有することを特徴とするビジー状態処理システム。
【請求項２】前記アクノリッジ信号の出力を抑止することで、前記競合する中央処理装置を前記アクノリッジ信号の入力待ち状態としたことを特徴とする請求項１記載のビジー状態処理システム。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明はビジー状態処理システムに関し、特にウェイトポートを持たないＣＰＵ（中央処理装置）がバスアクセス処理にＡＣＫ（アクノリッジ）信号を使用しかつそのＣＰＵがＤＰＭ（ＤｕａｌＰｏｒｔＭｅｍｏｒｙ）へのバスアクセス処理を行う場合においてＤＰＭの両側のポートから同時に同一アドレスにアクセスする際にアクセス競合が生じた時のビジー状態の処理回路に関する。
【０００２】
【従来の技術】従来、ウェイトポートを持たないＣＰＵがＤＰＭにバスアクセスする場合のビジー（ＢＵＳＹ）状態の監視方法としては、特開平０９－２３１１２２号公報に開示されているように、アクセス競合が生じた時に出力されるビジー信号をＦ／Ｆ（フリップフロップ）回路等を使用してラッチし、これをＣＰＵが読込みソフトウェアでビジー状態であることを検知することによって、その後にアクセスしようとする別のＣＰＵのアクセスを禁止する第１の方法がある。
【０００３】また、ビジー状態の他の監視方法としては、図４に示すように、アクセス競合が生じた時にＤＰＭ１１から出力されるビジー信号２０１，２０２を、割込み信号生成回路１４，１５が直接割込み信号２０３，２０４に入力し、割込み信号２０３，２０４をもってＣＰＵ１２，１３がビジー状態を認識する第２の方法もある。
【０００４】さらに、ウェイトポートを持つＣＰＵの場合には、図５に示すように、ＤＰＭ２１から出力されるビジー信号３０１，３０２を、非選択側のＣＰＵ２２，２３のウェイトポートに入力させ、アクセス競合が回避されるまで、このＣＰＵ２２，２３の処理をウェイトさせることによって、アクセス競合によるビジー状態の処理を行っている。
【０００５】
【発明が解決しようとする課題】上述した従来のビジー状態の監視方法では、使用するＣＰＵがウェイトポートをもたない場合、上記のような第１及び第２の方法のビジー状態処理回路による処理が必要となる。
【０００６】しかしながら、第１の方法の場合には、ウェイトポートを持たないＣＰＵが、ラッチしたビジー信号をＩ／Ｏ（入出力）ポートに取込んで認識する際に、ＤＰＭにバスアクセスする度にＩ／Ｏポートを介してＦ／Ｆの出力信号状態を監視する必要があるため、１回のバスアクセスで１回の状態監視処理を必要とし、ソフトウェアへの負荷が大きくなり、処理スピードの低下につながる。
【０００７】また、ＣＰＵがＦ／Ｆの出力信号状態を監視する際に、ある固定バスアクセス数間隔で行うと、上記の方法と比較して監視回数が低減されるが、実際にビジー状態が発生すると、全てのバスアクセスをやり直す必要がある。さらに、これらの監視はビジー状態が実際に発生していなくとも実施する必要があるため、実際にビジー状態が発生する頻度と対比して考えると、かなり効率が悪い。
【０００８】一方、第２の方法の場合には、アクセス競合が生じた時に出力されるビジー信号を直接割込み信号に入力し、割込み信号をもってビジー状態を認識する際に、アクセス競合が生じていない通常時にＦ／Ｆの出力信号状態を監視するというソフトウェアを介した処理が不要となる。しかしながら、ビジー状態が発生した時にはこの割込み信号を利用した処理においても、ソフトウェアを介してビジー状態の処理を行うことになるので、ビジー状態が発生した時の処理に時間がかかるという問題がある。
【０００９】上記のように、従来技術ではアクセス競合が生じた場合に、ラッチされたビジー信号やビジー信号を使用しての割込み信号をＣＰＵに入力させることによって、ソフトウェアを介した処理が必要になるという問題がある。
【００１０】そこで、本発明の目的は上記の問題点を解消し、処理プログラムを不要とし、ビジー状態の処理を高速化することができるビジー状態処理システムを提供することにある。
【００１１】
【課題を解決するための手段】本発明によるビジー状態処理システムは、デュアルポートメモリへのバスアクセス処理においてアクノリッジ信号の応答をもって実際のアクセス処理を開始する中央処理装置に対して前記デュアルポートメモリでのアクセス競合時にビジー信号が出力されるビジー状態処理システムであって、前記デュアルポートメモリからの前記ビジー信号を基に前記アクセス競合時に競合する中央処理装置への前記アクノリッジ信号の出力を抑止する手段を備えている。
【００１２】すなわち、本発明のビジー状態処理回路は、バスアクセス後、ＡＣＫ（アクノリッジ）信号等の応答信号を待ってから動作するＣＰＵのＡＣＫ生成回路の部分に、アクセス競合が生じた時にＤＰＭ（ＤｕａｌＰｏｒｔＭｅｍｏｒｙ）から出力されるビジー（ＢＵＳＹ）信号を加えるようにしている。
【００１３】このＡＣＫ生成回路にＤＰＭから出力されるビジー信号を取入れることは、従来のＡＣＫ生成回路に、ビジー信号が出力されている間、ＡＣＫ信号を出力せずに、ビジー状態が回避されてからＡＣＫ信号を出力するという動作を実行させるためである。
【００１４】これによって、ＤＰＭからビジー信号が出力されている間は非選択側のＣＰＵにはＡＣＫ信号が返らないため、そのＣＰＵは動作せず、指定したアドレスへのアクセスを行うことができず、ＡＣＫ信号待ち状態となる。これはＣＰＵがビジー状態をソフトウェアで認識しているのではなく、ただＡＣＫ信号を待っているだけの状態である。
【００１５】そのため、選択された側のＣＰＵが同一であったアドレスへのアクセスが終了すると、ＤＰＭからビジー信号が出力されなくなるため、ＡＣＫ信号待ち状態であったＣＰＵへのＡＣＫ信号が出力され、待たされていたＣＰＵは直ちにＤＰＭへのアクセスを開始する。これは従来のソフトウェアでビジー状態を監視し、ビジー状態が解除されたのをＣＰＵが認識してからアクセス処理を再開するよりも処理が高速になる。
【００１６】上記のように、ウェイトポートを持たないＣＰＵがバスアクセス処理にＡＣＫ信号を使用（ＡＣＫ信号の応答をもって実際のアクセス処理を開始する）しかつそのＣＰＵがＤＰＭのバスアクセス処理を行う場合に、ＤＰＭでアクセス競合が生じた時のビジー状態処理をハード的に行うことによって、処理プログラムが不要となり、従来技術のソフトウェアを介した処理に比べてビジー状態の処理を高速化することが可能となる。
【００１７】
【発明の実施の形態】次に、本発明の一実施例について図面を参照して説明する。図１は本発明の一実施例によるビジー状態処理システムの構成を示すブロック図である。図１において、本発明の一実施例によるビジー状態処理システムはＤＰＭ（ＤｕａｌＰｏｒｔＭｅｍｏｒｙ）１にＣＰＵ（０系）２をアドレスバス（０系）１０３及びデータバス（０系）１０５で接続し、ＤＰＭ１にＣＰＵ（１系）３をアドレスバス（１系）１０４及びデータバス（１系）１０６で接続して構成されている。
【００１８】ここで、ＣＰＵ（０系）２はバスアクセス後、ＡＣＫ（アクノリッジ）信号生成回路（０系）４からのＡＣＫ信号（０系）１０９等の応答信号を待ってＤＰＭ１を用いてデータ転送を行うよう構成され、ＣＰＵ（１系）３はバスアクセス後、ＡＣＫ信号生成回路（１系）５からのＡＣＫ信号（１系）１１０等の応答信号を待ってＤＰＭ１を用いてデータ転送を行うよう構成されている。
【００１９】ＡＣＫ信号生成回路（０系）４はアドレスバス（０系）１０３上の信号と、ＤＰＭ１からのビジー（ＢＵＳＹ）信号（０系）１０１と、ＣＰＵ（０系）２からのＣＰＵ出力クロック（ＣＬＫ）（バスＣＬＫ）１０７とを入力し、ＡＣＫ信号（０系）１０９をＣＰＵ（０系）２に出力する。
【００２０】ＡＣＫ信号生成回路（１系）５はアドレスバス（１系）１０４上の信号と、ＤＰＭ１からのビジー信号（１系）１０２と、ＣＰＵ（１系）３からのＣＰＵ出力クロック１０８とを入力し、ＡＣＫ信号（１系）１１０をＣＰＵ（１系）３に出力する。
【００２１】このＡＣＫ信号生成回路（０系）４及びＡＣＫ信号生成回路（１系）５にＤＰＭ１から出力されるビジー信号（０系）１０１及びビジー信号（１系）１０２を取入れることは、従来のＡＣＫ信号生成回路に、ビジー信号（０系）１０１及びビジー信号（１系）１０２が出力されている間、ＡＣＫ信号（０系）１０９及びＡＣＫ信号（１系）１１０を出力せずに、ビジー状態が回避されてからＡＣＫ信号（０系）１０９及びＡＣＫ信号（１系）１１０を出力するという動作を実行させるためである。
【００２２】すなわち、アクセス競合時にビジー状態となるＣＰＵ（０系）２及びＣＰＵ（１系）３にＡＣＫ信号（０系）１０９及びＡＣＫ信号（１系）１１０を出力しないように、ＤＰＭ１から出力されるビジー信号（０系）１０１及びビジー信号（１系）１０２を、アドレスバス（０系）１０３及びアドレスバス（１系）１０４上の信号と、ＣＰＵ出力クロック１０７，１０８とともに、ＡＣＫ信号生成回路（０系）４及びＡＣＫ信号生成回路（１系）５に供給している。このＡＣＫ信号生成回路（０系）４及びＡＣＫ信号生成回路（１系）５の出力であるＡＣＫ信号（０系）１０９及びＡＣＫ信号（１系）１１０はＣＰＵ（０系）２及びＣＰＵ（１系）３に入力され、応答信号として使用される。
【００２３】ＡＣＫ信号生成回路（０系）４及びＡＣＫ信号生成回路（１系）５はＤＰＭ１からビジー信号（０系）１０１及びビジー信号（１系）１０２が出力されている間、競合するＣＰＵにＡＣＫ信号を出力させないことによって、指定したアドレスへのアクセスを行うことができなくし、競合するＣＰＵをＡＣＫ信号待ち状態とさせる。
【００２４】これはＣＰＵがビジー状態をソフトウェアで認識しているのではなく、ただＡＣＫ信号を待っているだけの状態である。そのため、選択された側のＣＰＵがアドレス競合の生じたアドレスへのアクセスを終了すると、ＤＰＭ１からビジー信号が出力されなくなるため、ＡＣＫ信号待ち状態であったＣＰＵへのＡＣＫ信号が出力され、待たされていたＣＰＵは直ちにＤＰＭ１へのアクセスを開始する。
【００２５】これによって、本発明の一実施例によるビジー状態処理システムでは、従来のソフトウェアでビジー状態を監視してビジー状態が解除されたのをＣＰＵが認識してからアクセス処理を再開するという処理よりも、高速になるという効果が得られる。
【００２６】図２は図１のＡＣＫ信号生成回路（０系）４の構成を示すブロック図である。図２において、ＡＣＫ信号生成回路（０系）４はＡＣＫ信号生成部４０と、Ｆ／Ｆ（フリップフロップ）回路４５と、ＥＸＯＲ（排他的論理和）回路４６と、ＡＮＤ（論理積）回路４７，４８と、ＯＲ（論理和）回路４９とから構成されている。
【００２７】ＡＣＫ信号生成部４０は、図示せぬ従来のＡＣＫ信号生成回路と同様の構成となっており、アドレスデコーダ４１と、Ｆ／Ｆ回路４２と、ＥＸＯＲ回路４３と、カウンタ４４とから構成されている。
【００２８】ＡＣＫ信号生成回路（０系）４ではＡＣＫ信号生成部４０のアドレスデコーダ４１でアドレスバス（０系）１０３上の信号をデコードし、Ｆ／Ｆ回路４２を介してＥＸＯＲ回路４３でＥＸＯＲをとることによってパルス（Ｐｕｌｓｅ）化し、これをロード及びカウンタスタートとして、カウンタ４４でＣＰＵ出力クロック１０７をカウントする。
【００２９】カウンタ４４にＡＣＫ信号（０系）１０９をウェイトさせる時間分をロード値１４０としてセットすることによって、任意の遅延を持ってＲＣＯからＡＣＫ信号１４１を出力させる。
【００３０】０系及び１系の両側でのアドレスが一致した場合を示す状態信号であるビジー信号（０系）１０１をＡＣＫ信号生成部４０に入力することによって、ビジー状態の時にはＡＣＫ信号生成部４０からのＡＣＫ信号１４１を出力されないようにマスクをかけ、さらにビジー信号（０系）１０１をＦ／Ｆ回路４５を介してＥＸＯＲ回路４３でＥＸＯＲをとり、またビジー信号（０系）１０１をＡＮＤ回路４８でＡＮＤをとることによって、ビジー状態が回避されると、ＯＲ回路４９からＡＣＫ信号（０系）１０９が出力されるようになっている。
【００３１】このようにして、上述した処理を実行することができる。尚、図示していないが、ＡＣＫ信号生成回路（１系）５の構成はＡＣＫ信号生成回路（０系）４の構成と同様であり、その動作も同様である。
【００３２】図３は図１のＡＣＫ信号生成回路（０系）４の動作を示すタイミングチャートである。これら図１～図３を参照してＡＣＫ信号生成回路（０系）４の動作について説明する。
【００３３】ＣＰＵ（１系）３がアドレス（Ａｄｄｒｅｓｓ）“Ａ”をアクセスしている間に、ＣＰＵ（０系）２がアドレス“Ｂ”をアクセスしたとすると、アドレス“Ａ”とアドレス“Ｂ”とが異なれば、アクセス競合が生じず、ビジー信号（０系）１０１が出力されないので、アドレスバス（０系）１０３がアドレス“Ｂ”を出力し、任意の時間遅延させた後に、ＣＰＵ（０系）２に対するＡＣＫ信号（０系）１０９が出力される。
【００３４】これに対し、アドレス“Ａ”とアドレス“Ｂ”とが同一であった場合、ＡＣＫ信号生成部４０からのＡＣＫ信号１４１はビジー信号（０系）１０１とのＡＮＤがＡＮＤ回路４７でとられることによって、ＡＮＤ回路４７からの出力信号１４２はビジー信号（０系）１０１によってマスクされ、出力されない。
【００３５】一方、ビジー信号（０系）１０１はＦ／Ｆ回路４５を介してＥＸＯＲ回路４３でＥＸＯＲがとられる。ＥＸＯＲ回路４３からの信号１４４はＡＮＤ回路４８で再びビジー信号（０系）１０１とのＡＮＤがとられることによって、アクセス競合が生じた時にはビジー状態が解除されると同時に、ＡＣＫ信号（０系）１０９を出力させることが実現される。
【００３６】このビジー状態が生じない時に出力されるＡＣＫ信号１４１と、ビジー状態が生じた時に出力されるＡＣＫ信号とのＯＲをＯＲ回路４９でとることによって、ＡＣＫ信号（０系）１０９を生成する。
【００３７】尚、図示していないが、ＡＣＫ信号生成回路（１系）５は上記のＡＣＫ信号生成回路（０系）４と同様の構成及び動作となっており、ＡＣＫ信号生成回路（０系）４の構成及び動作と同様となっている。
【００３８】この結果、アクセス競合が生じ、ビジー状態になると、後からアクセスしたＣＰＵにはビジー状態である時にＡＣＫ信号が出力されず、ＣＰＵはＡＣＫ信号待ち状態となる。その後、先にアクセスしていたＣＰＵが競合しているアドレスのアクセスを終了し、ビジー状態が回避されると、直ちにＡＣＫ信号待ち状態となっていたＣＰＵにＡＣＫ信号が出力され、待たされていたＣＰＵは動作を再開することができる。
【００３９】これによって、一般的に使用されているビジー信号を割込み信号としてＣＰＵに入力することで、プログラムでソフト処理を行う必要がなくなり、ビジー状態の処理速度の高速化を実現することができる、また、処理プログラムが不要になるため、プログラムの簡略化を図ることができるという効果もある。
【００４０】尚、上記の形態では、ＡＣＫ信号生成回路（０系）４として、図２に示した構成をとる。これはＡＣＫ信号生成回路（０系）４にＤＰＭ１からビジー信号（０系）１０１を加えた回路の簡単な一形態を示したもので、アドレスバス（０系）１０３とＣＰＵ出力クロック１０７とともに、ＤＰＭ１からのビジー信号（０系）１０１を入力することによって、種々に構成することができる。
【００４１】このように、ウェイトポートを持たないＣＰＵ（０系）２及びＣＰＵ（１系）３がバスアクセス処理にＡＣＫ信号（０系）１０９及びＡＣＫ信号（１系）１１０を使用し、かつＣＰＵ（０系）２及びＣＰＵ（１系）３がＤＰＭ１へのバスアクセス処理を行う場合において、ＡＣＫ信号生成回路（０系）４及びＡＣＫ信号生成回路（１系）５にＤＰＭ１から出力されるビジー信号（０系）１０１及びビジー信号（１系）１０２を加えるという基本構成に基づいてＤＰＭ１でアクセス競合が生じたビジー状態の処理を高速化することができる。尚、本発明は上記の一実施例に限定されず、本発明の技術思想の範囲内において、実施例は適宜変更され得ることは明らかである。
【００４２】
【発明の効果】以上説明したように本発明によれば、デュアルポートメモリへのバスアクセス処理においてアクノリッジ信号の応答をもって実際のアクセス処理を開始する中央処理装置に対してデュアルポートメモリでのアクセス競合時にビジー信号が出力されるビジー状態処理システムにおいて、デュアルポートメモリからのビジー信号を基にアクセス競合時に競合する中央処理装置へのアクノリッジ信号の出力を抑止することによって、処理プログラムを不要とし、ビジー状態の処理を高速化することができるという効果がある。

【出願人】	【識別番号】０００２３２０４７【氏名又は名称】日本電気エンジニアリング株式会社
【出願日】	平成１２年９月２８日（２０００．９．２８）
【代理人】	【識別番号】１０００８８８１２【弁理士】【氏名又は名称】▲柳▼川信
【公開番号】	特開２００２－１０８６９６（Ｐ２００２－１０８６９６Ａ）
【公開日】	平成１４年４月１２日（２００２．４．１２）
【出願番号】	特願２０００－２９５３４６（Ｐ２０００－２９５３４６）