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【発明の名称】 マルチポートメモリ装置
【発明者】 【氏名】豊村 浩一

【氏名】浜崎 岳史

【氏名】矢野 修志

【氏名】休徳 卓真

【氏名】阿部 哲也
【要約】 【課題】簡単な構成で複雑な調停手段をもたずに、多くのポート数を確保する。

【解決手段】シーケンス動作の１周期内における系統毎のＤＲＡＭ４へのアクセスタイミングおよびアクセス順は、固定であるとし、シリアル−パラレル変換回路１ａ，１ｂは書き込み要求タイミングに同期してシリアル−パラレル変換を行い、ライトバッファ２ａ，２ｂは、シーケンスに同期してシリアル−パラレル変換回路１ａ，１ｂの出力信号を一時記憶し、リードバッファ５ａ，５ｂはシーケンスに同期してＤＲＡＭ４から読み出されたデータを一時記憶し、パラレル−シリアル変換回路６ａ，６ｂはパラレルデータをシリアルデータに変換し、遅延調整回路７ａ，７ｂは、読み出し要求タイミングに合致するようにデータを遅延する。
【特許請求の範囲】
【請求項１】 入力系統別にシリアルデータを所定のデータ数毎にシリアル−パラレル変換する複数のシリアル−パラレル変換手段と、前記複数のシリアル−パラレル変換手段の出力を一時記憶するライトバッファと、前記ライトバッファの出力の一部を選択して出力するライトデータ選択出力手段と、前記ライトデータ選択出力手段の出力が書き込まれるメモリと、前記メモリから読み出されたデータを一時記憶するリードバッファと、前記リードバッファの出力を出力系統別にパラレル−シリアル変換する１または複数のパラレル−シリアル変換手段と、前記１または複数のパラレル−シリアル変換手段の出力を遅延する１または複数の遅延調整手段と、前記メモリの書き込み・読み出しおよびアドレス制御を行うメモリ制御手段と、前記ライトバッファ、前記ライトデータ選択出力手段、前記リードバッファ、前記メモリ制御手段の各々の動作の制御シーケンスを発生するシーケンス発生手段とを備え、前記シーケンス発生手段で発生する制御シーケンスは所定の周期を有し、前記制御シーケンスの１周期内における入出力系統毎の前記メモリへのアクセスタイミングおよびアクセス順は固定であるとし、前記シリアル−パラレル変換手段は外部からの書き込み要求タイミングに同期してシリアル−パラレル変換を行い、前記ライトバッファは前記シーケンス発生手段の出力する制御シーケンスの位相に同期して前記シリアル−パラレル変換手段の出力を一時記憶し、前記リードバッファは前記シーケンス発生手段の出力する制御シーケンスの位相に同期して前記メモリから読み出されたデータを一時記憶し、前記遅延調整手段は外部からの読み出し要求タイミングと前記制御シーケンスの位相の差に基いて前記パラレル−シリアル変換手段の出力を前記外部からの読み出し要求タイミングと合致するように遅延することを特徴とするマルチポートメモリ装置。
【請求項２】 遅延調整手段は、出力系統のアクセスタイミングのずれに相当する遅延量を、出力系統別に異なる一定の遅延量として含んで遅延することを特徴とする請求項１記載のマルチポートメモリ装置。
【請求項３】 メモリは、行アドレスと列アドレスを有し、行アドレスに対して連続した列アドレスの書き込みおよび読み出しが可能なページ動作を行うものであるとし、制御シーケンス内の１ポートがメモリにアクセスするためのページ長をＰ、シリアルデータのビット幅をＳビット、前記メモリの最大ページ長を２のＣ乗、前記メモリのアクセスデータ幅をＡビットとすると、シーケンス発生手段の周期Ｗクロックは、前記シリアルデータのビット幅Ｓビット、前記メモリのアクセスデータ幅Ａビットおよびページ長Ｐに対してＷ＝（Ａ／Ｓ）×Ｐの関係とし、かつＣおよびＰの値が２のべき乗となるようシーケンス発生手段およびメモリが構成されることを特徴とする請求項１または２記載のマルチポートメモリ装置。
【請求項４】 ポート数をＮポート、１ポートあたりに必要なアクセス時間をｎクロックとすると、シーケンス発生手段の周期Ｗクロックは、前記ポート数および前記アクセス時間に対して、Ｗ≧ｎ×Ｎを満たす最小値をとるように、シーケンス発生手段の周期Ｗクロックとポート数とアクセス時間の積とが設定されることを特徴とする請求項３記載のマルチポートメモリ装置。
【請求項５】 シリアルデータを所定のデータ数毎にシリアル−パラレル変換するシリアル−パラレル変換手段と、前記シリアル−パラレル変換手段の出力を一時記憶するライトバッファと、前記ライトバッファの出力が書き込まれるメモリと、前記メモリから読み出されたデータを一時記憶するリードバッファと、前記リードバッファの出力を出力系統別にパラレル−シリアル変換する１または複数のパラレル−シリアル変換手段と、前記１または複数のパラレル−シリアル変換手段の出力を遅延する１または複数の遅延調整手段と、前記メモリの書き込み・読み出しおよびアドレス制御を行うメモリ制御手段と、前記ライトバッファ、前記リードバッファ、前記メモリ制御手段の各々の動作の制御シーケンスを発生するシーケンス発生手段とを備え、前記シーケンス発生手段で発生する制御シーケンスは所定の周期を有し、前記制御シーケンスの１周期内における入出力系統毎の前記メモリへのアクセスタイミングおよびアクセス順は固定であるとし、前記シリアル−パラレル変換手段は外部からの書き込み要求タイミングに同期してパラレル−シリアル変換を行い、前記ライトバッファは前記シーケンス発生手段の出力する制御シーケンスの位相に同期して前記シリアル−パラレル変換手段の出力を一時記憶し、前記リードバッファは前記シーケンス発生手段の出力する制御シーケンスの位相に同期して前記メモリから読み出されたデータを一時記憶し、前記遅延調整手段は外部からの読み出し要求タイミングと前記制御シーケンスの位相の差に基いて前記パラレル−シリアル変換手段の出力を前記外部からの読み出し要求タイミングと合致するように遅延することを特徴とするマルチポートメモリ装置。
【請求項６】 遅延調整手段は、出力系統のアクセスタイミングのずれに相当する遅延量を、出力系統別に異なる一定の遅延量として含んで遅延することを特徴とする請求項５記載のマルチポートメモリ装置。
【請求項７】 メモリは、行アドレスと列アドレスを有し、行アドレスに対して連続した列アドレスの書き込みおよび読み出しが可能なページ動作を行うものであるとし、制御シーケンス内の１ポートがメモリにアクセスするためのページ長をＰ、シリアルデータのビット幅をＳビット、前記メモリの最大ページ長を２のＣ乗、前記メモリのアクセスデータ幅をＡビットとすると、シーケンス発生手段の周期Ｗクロックは、前記シリアルデータのビット幅Ｓビット、前記メモリのアクセスデータ幅Ａビットおよびページ長Ｐに対してＷ＝（Ａ／Ｓ）×Ｐの関係とし、かつＣおよびＰの値が２のべき乗となるようシーケンス発生手段およびメモリが構成されることを特徴とする請求項５または６記載のマルチポートメモリ装置。
【請求項８】 ポート数をＮポート、１ポートあたりに必要なアクセス時間をｎクロックとすると、シーケンス発生手段の周期Ｗクロックは、前記ポート数および前記アクセス時間に対して、Ｗ≧ｎ×Ｎを満たす最小値をとるように、シーケンス発生手段の周期Ｗクロックとポート数とアクセス時間の積とが設定されることを特徴とする請求項７記載のマルチポートメモリ装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、例えばビデオカメラ等に用いられ、ディジタル信号を記憶させるＤＲＡＭ等のメモリ装置に関するものである。特に、画像データなど連続するシリアルデータの複数系統の同時書き込み、もしくは同時読み出しが可能なマルチポートメモリ装置に関するものである。
【０００２】
【従来の技術】ビデオカメラなどで用いられている画像メモリとしては、一般にＶＲＡＭと呼ばれるデュアルポートメモリや、フィールドメモリと呼ばれるＦＩＦＯ構造のメモリがある。
【０００３】
【発明が解決しようとする課題】しかし、高機能化、高画質化などを実現するためには、それらの画像メモリでは、同時アクセス可能なポート数が限られているため、用途によって必要なポート数を確保できないという問題がある。
【０００４】この解決策としては、使用する画像メモリの数を増やす方法や、画像メモリの動作周波数をデータの同期周波数の２倍等に高くして、データの書き込み・読み出し部分でレート変換することによりメモリアクセスを高速化して、見かけ上の同時アクセス可能な系統数を増やす方法などが考えられる。
【０００５】しかしながら、前者の方法では大型化してしまい、後者の方法は消費電力が増大してしまうなどの問題がある。
【０００６】また、３ポート以上のポートを備える画像メモリは、汎用性を高めるため、各ポートと画像メモリの各々の動作クロックを独立に取り扱える反面、ポート間のメモリへのアクセスの調停手段が複雑になり、ポート数を増やすことが困難であった。
【０００７】本発明は上記課題を解決し、シングルポートメモリを使って簡単な構成で複雑な調停手段をもたずに、従来より多くのポート数を確保することができるマルチポートメモリ装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するために、本発明の請求項１記載のマルチポートメモリ装置は、入力系統別にシリアルデータを所定のデータ数毎にシリアル−パラレル変換する複数のシリアル−パラレル変換手段と、複数のシリアル−パラレル変換手段の出力を一時記憶するライトバッファと、ライトバッファの出力の一部を選択して出力するライトデータ選択出力手段と、ライトデータ選択出力手段の出力が書き込まれるメモリと、メモリから読み出されたデータを一時記憶するリードバッファと、リードバッファの出力を出力系統別にパラレル−シリアル変換する１または複数のパラレル−シリアル変換手段と、１または複数のパラレル−シリアル変換手段の出力を遅延する１または複数の遅延調整手段と、メモリの書き込み・読み出しおよびアドレス制御を行うメモリ制御手段と、ライトバッファ、ライトデータ選択出力手段、リードバッファ、メモリ制御手段の各々の動作の制御シーケンスを発生するシーケンス発生手段とを備えている。
【０００９】そして、シーケンス発生手段で発生する制御シーケンスは所定の周期を有し、制御シーケンスの１周期内における入出力系統毎のメモリへのアクセスタイミングおよびアクセス順は固定であるとしている。
【００１０】また、シリアル−パラレル変換手段は外部からの書き込み要求タイミングに同期してシリアル−パラレル変換を行う。
【００１１】ライトバッファはシーケンス発生手段の出力する制御シーケンスに同期してシリアル−パラレル変換手段の出力を一時記憶する。
【００１２】リードバッファはシーケンス発生手段の出力する制御シーケンスに同期してメモリから読み出されたデータを一時記憶する。
【００１３】遅延調整手段は外部からの読み出し要求タイミングと制御シーケンスの位相の差に基いてパラレル−シリアル変換手段の出力を外部からの読み出し要求タイミングと合致するように遅延する。
【００１４】この構成によれば、シーケンス発生手段によってメモリへの入出力系統の各ポートのメモリへのアクセスタイミングの順序を周期的に固定し、入力系統の書き込みデータはこのアクセスタイミングに同期するようライトバッファで一時記憶保持し、出力系統の読み出しデータは固定されたアクセスタイミングで読み出した後遅延調整手段で読み出し要求タイミングに合致するように遅延させることで、従来のようなポート間のメモリへのアクセスの調停を必要とせず、簡単にポート数を増やし、多くの入出力ポートを得ることができる。
【００１５】また、本発明の請求項２記載のマルチポートメモリ装置は、請求項１記載のマルチポートメモリ装置において、遅延調整手段は、出力系統のアクセスタイミングのずれに相当する遅延量を、出力系統別に異なる一定の遅延量として含んで遅延することを特徴とする。
【００１６】この構成によれば、出力系統のアクセスタイミングのずれを遅延調整手段で補正することができ、読み出しタイミングの制御を容易に実施することができる。
【００１７】また、本発明の請求項３記載のマルチポートメモリ装置は、請求項１または２記載のマルチポートメモリ装置において、メモリは、行アドレスと列アドレスを有し、行アドレスに対して連続した列アドレスの書き込みおよび読み出しが可能なページ動作を行うものであるとし、制御シーケンス内の１ポートがメモリにアクセスするためのページ長をＰ、シリアルデータのビット幅をＳビット、メモリの最大ページ長を２のＣ乗、メモリのアクセスデータ幅をＡビットとすると、シーケンス発生手段の周期Ｗクロックは、シリアルデータのビット幅Ｓビット、メモリのアクセスデータ幅Ａビットおよびページ長Ｐに対してＷ＝（Ａ／Ｓ）×Ｐの関係とし、かつＣおよびＰの値が２のべき乗となるようシーケンス発生手段およびメモリが構成されることを特徴とする。
【００１８】この構成によれば、メモリのアドレスを計算する場合に端数が出ないので、メモリのアドレス制御を簡単な構成で実現することができる。
【００１９】また、本発明の請求項４記載のマルチポートメモリ装置は、請求項３記載のマルチポートメモリ装置において、ポート数をＮポート、１ポートあたりに必要なアクセス時間をｎクロックとすると、シーケンス発生手段の周期Ｗクロックは、ポート数およびアクセス時間に対して、Ｗ≧ｎ×Ｎを満たす最小値をとるように、シーケンス発生手段の周期Ｗクロックとポート数とアクセス時間の積とが設定されることを特徴とする。
【００２０】この構成によれば、各構成要素の回路規模を必要ポート数に応じて最適化することができ、必要以上の回路規模増加を抑えることができる。
【００２１】また、本発明の請求項５記載のマルチポートメモリ装置は、シリアルデータを所定のデータ数毎にシリアル−パラレル変換するシリアル−パラレル変換手段と、シリアル−パラレル変換手段の出力を一時記憶するライトバッファと、ライトバッファの出力が書き込まれるメモリと、メモリから読み出されたデータを一時記憶するリードバッファと、リードバッファの出力を出力系統別にパラレル−シリアル変換する１または複数のパラレル−シリアル変換手段と、１または複数のパラレル−シリアル変換手段の出力を遅延する１または複数の遅延調整手段と、メモリの書き込み・読み出しおよびアドレス制御を行うメモリ制御手段と、ライトバッファ、リードバッファ、メモリ制御手段の各々の動作の制御シーケンスを発生するシーケンス発生手段とを備えている。
【００２２】そして、シーケンス発生手段で発生する制御シーケンスは所定の周期を有し、制御シーケンスの１周期内における入出力系統毎のメモリへのアクセスタイミングおよびアクセス順は固定であるとしている。
【００２３】また、シリアル−パラレル変換手段は外部からの書き込み要求タイミングに同期してシリアル−パラレル変換を行う。
【００２４】また、ライトバッファはシーケンス発生手段の出力する制御シーケンスに同期してシリアル−パラレル変換手段の出力を一時記憶する。
【００２５】リードバッファはシーケンス発生手段の出力する制御シーケンスに同期してメモリから読み出されたデータを一時記憶する。
【００２６】遅延調整手段は外部からの読み出し要求タイミングと制御シーケンスの位相の差に基いてパラレル−シリアル変換手段の出力を外部からの読み出し要求タイミングと合致するように遅延する。
【００２７】この構成によれば、シーケンス発生手段によってメモリへの入出力系統の各ポートのメモリへのアクセスタイミングの順序を周期的に固定し、入力系統の書き込みデータはこのアクセスタイミングに同期するようライトバッファで一時記憶保持し、出力系統の読み出しデータは固定されたアクセスタイミングで読み出した後遅延調整手段で読み出し要求タイミングに合致するように遅延させることで、従来のようなポート間のメモリへのアクセスの調停を必要とせず、簡単にポート数を増やし、多くの入出力ポートを得ることができる。
【００２８】また、本発明の請求項６記載のマルチポートメモリ装置は、請求項５記載のマルチポートメモリ装置において、遅延調整手段は、出力系統のアクセスタイミングのずれに相当する遅延量を、出力系統別に異なる一定の遅延量として含んで遅延することを特徴とする。
【００２９】この構成によれば、出力系統のアクセスタイミングのずれを遅延調整手段で補正することができ、読み出しタイミングの制御を容易に実施することができる。
【００３０】また、本発明の請求項７記載のマルチポートメモリ装置は、請求項５または６記載のマルチポートメモリ装置において、メモリは、行アドレスと列アドレスを有し、行アドレスに対して連続した列アドレスの書き込みおよび読み出しが可能なページ動作を行うものであるとし、制御シーケンス内の１ポートがメモリにアクセスするためのページ長をＰ、シリアルデータのビット幅をＳビット、メモリの最大ページ長を２のＣ乗、メモリのアクセスデータ幅をＡビットとすると、シーケンス発生手段の周期Ｗクロックは、シリアルデータのビット幅Ｓビット、メモリのアクセスデータ幅Ａビットおよびページ長Ｐに対してＷ＝（Ａ／Ｓ）×Ｐの関係とし、かつＣおよびＰの値が２のべき乗となるようシーケンス発生手段およびメモリが構成されることを特徴とする。
【００３１】この構成によれば、メモリのアドレスを計算する場合に端数が出ないので、メモリのアドレス制御を簡単な構成で実現することができる。
【００３２】また、本発明の請求項８記載のマルチポートメモリ装置は、請求項７記載のマルチポートメモリ装置において、ポート数をＮポート、１ポートあたりに必要なアクセス時間をｎクロックとすると、シーケンス発生手段の周期Ｗクロックは、ポート数およびアクセス時間に対して、Ｗ≧ｎ×Ｎを満たす最小値をとるように、シーケンス発生手段の周期Ｗクロックとポート数とアクセス時間の積とが設定されることを特徴とする。
【００３３】この構成によれば、各構成要素の回路規模を必要ポート数に応じて最適化することができ、必要以上の回路規模増加を抑えることができる。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態について、図面を用いて説明する。
【００３５】図１は本発明のマルチポートメモリ装置の実施の形態（請求項１〜４に対応）の全体の構成を示すブロック図である。図２から図６までの各図は図１のマルチポートメモリ装置の要部の具体的な構成を示すブロック図である。
【００３６】まず、図１から図６までの各図に基づいて、本発明の実施の形態におけるマルチポートメモリ装置の構成を説明する。
【００３７】図１では、例として、入出力ポート数４ポート、具体的には入力２ポート（ＷＡポート，ＷＢポート）、出力２ポート（ＲＡポート，ＲＢポート）の４ポートのマルチポートメモリ装置を示している。このマルチポートメモリ装置は、シリアル−パラレル変換を行うシリアル−パラレル変換手段としてのシリアル−パラレル変換回路１ａ，１ｂと、データを一時記憶するライトバッファ２ａ，２ｂと、ライトデータ選択出力手段としてのセレクタ３ａ，３ｂ，３ｃと、メモリとしてのＤＲＡＭ４と、データを一時記憶するリードバッファ５ａ，５ｂと、パラレル−シリアル変換を行うパラレル−シリアル変換手段としてのパラレル−シリアル変換回路６ａ，６ｂと、遅延調整手段としての遅延調整回路７ａ，７ｂと、メモリ制御手段としてのＤＲＡＭコントローラ８と、シーケンス発生手段としてのシーケンス発生回路９とから構成されている。このマルチポートメモリ装置は、例えばマイクロプロセッサと同じ回路基板上に混載されるものであり、そのデータのビット幅は、１２８〜２５６ビット程度と単体のメモリに比べて大きいものである。
【００３８】図２から図６までの各図は、図１中のシリアル−パラレル変換回路１ａ、ライトバッファ２ａ、リードバッファ５ａ、パラレル−シリアル変換回路６ａ、遅延調整回路７ａのさらに詳細な構成例を示したブロック図である。
【００３９】ここで、入力データＷＳＤＡ，ＷＳＤＢは例えばデータ幅１２ビットでクロックＷＣＫに同期した時系列データとしており、また、ＤＲＡＭ４のアクセスデータ幅は例えば１２０ビットであるとしている。なお、これらのビット幅に限定されるものではない。
【００４０】シリアル−パラレル変換回路１ａは、図２に示すように、４０段のシフトレジスタ１０と、外部信号ＷＳＴＲＢＡを制御信号としてロード、ホールド動作を行うレジスタ１１とから構成されている。これらは、クロックＷＣＫに従って動作する。そして、この構成によって、１２ビットの４０個のシリアルの入力データＷＳＤＡが４８０ビットの出力データＷＰＤＡに変換されて出力され、ライトバッファ２ａへ入力される。
【００４１】シリアル−パラレル変換回路１ｂは、シリアル−パラレル変換回路１ａと同様の構成であり、外部信号ＷＳＴＲＢＢを制御信号とし、１２ビットの入力データＷＳＤＢに対して、４８０ビットの出力データＷＰＤＢを出力する。この出力データＷＰＤＢはライトバッファ２ｂへ送られる。
【００４２】ライトバッファ２ａは、図３に示すように、シーケンス発生回路９からの制御信号であるポート基準信号ＷＡＣＴＡによりロード、ホールド制御される４８０ビットのレジスタ１２で構成されており、ＤＲＡＭ４の動作クロックＤＣＫに同期して動作する。レジスタ１２は、図では４個の１２０ビットのレジスタ１２ａ，１２ｂ，１２ｃ，１２ｄで構成され、それぞれ１２０ビット分ずつ保持され、それぞれ１２０ビットの出力データＷＤＤＡ０〜ＷＤＤＡ３として出力され、セレクタ３ａへ送られる。
【００４３】ライトバッファ２ｂは、ライトバッファ２ａと同様の構成であり、シーケンス発生回路９からの制御信号であるポート基準信号ＷＡＣＴＢによりロード、ホールド制御され、ＤＲＡＭ４の動作クロックＤＣＫに同期して動作して、４個の１２０ビットの出力データＷＤＤＢ０〜ＷＤＤＢ３として出力され、セレクタ３ｂへ送られる。
【００４４】セレクタ３ａは、ライトバッファ２ａの出力データＷＤＤＡ０〜ＷＤＤＡ３をシーケンス発生回路９からの書き込みデータ選択信号ＷＤＳＥＬに従って出力データＷＤＤＡとして選択的に出力する。
【００４５】セレクタ３ｂは、ライトバッファ２ｂの出力データＷＤＤＢ０〜ＷＤＤＢ３をシーケンス発生回路９からの書き込みデータ選択信号ＷＤＳＥＬに従って出力データＷＤＤＢとして選択的に出力する。
【００４６】セレクタ３ｃは、セレクタ３ａの出力データＷＤＤＡとセレクタ３ｂの出力データＷＤＤＢとをシーケンス発生回路９からの書き込みデータ選択信号ＷＰＳＥＬに従って１２０ビットの出力データＷＤＤとして選択的に出力し、ＤＲＡＭ４へ送る。
【００４７】ＤＲＡＭ４は、ＤＲＡＭコントローラ８からのＲＡＳ（ローアドレスストローブ）制御信号ＮＲＡＳ，ＣＡＳ（カラムアドレスストローブ）制御信号ＮＣＡＳ，メモリ番地を指定する列アドレスＣＡＤ，行アドレスＲＡＤ，書き込み読み出し許可状態を示すＷＥ（ライトイネーブル）制御信号ＮＷＥに従って書き込みおよび読み出し動作が行われる。
【００４８】リードバッファ５ａは、図４に示すように、ＤＲＡＭ４の出力データＲＤＤを入力とし、読み出しデータ選択信号ＲＤＳＥＬＡ０，ＲＤＳＥＬＡ１，ＲＤＳＥＬＡ２，ＲＤＳＥＬＡ３（図１では、ＲＤＳＥＬＡとまとめて記している）によって、１２０ビット毎に異なるタイミングでロード、ホールド制御されるレジスタ１３ａ，１３ｂ，１３ｃ，１３ｄで構成されている。レジスタ１３ａ，１３ｂ，１３ｃ，１３ｄはそれぞれ１２０ビットのデータＲＰＤＡ０〜ＲＰＤＡ３を出力する。さらに、これらのデータＲＰＤＡ０〜ＲＰＤＡ３は４８０ビットのデータＲＰＤＡとしてまとめられて、パラレル−シリアル変換回路６ａに入力される。
【００４９】リードバッファ５ｂは、リードバッファ５ａと同様の構成で、ＤＲＡＭ４の出力データＲＤＤを入力とし、選択信号ＲＤＳＥＬＢによって１２０ビット毎に異なるタイミングでロード、ホールド制御され、４８０ビットのデータＲＰＤＢを出力し、パラレル−シリアル変換回路６ｂに送られる。
【００５０】パラレル−シリアル変換回路６ａは、図５に示すように、シーケンス発生回路９からの出力信号であるポート基準信号ＲＡＣＴＡを一定時間遅延させる遅延回路１４とその遅延回路１４の出力信号ＲＡＣＴＡ’によって前段レジスタ出力かリードバッファ５ａ出力かが選択制御されるセレクタ１５とシフトレジスタ１６とから構成されていて、ＤＲＡＭ４のクロックＤＣＫに従って動作する。この構成によって、４８０ビットのデータＲＰＤＡは４０個の１２ビットのデータＲＳＤＰＡに変換されて、遅延調整回路７ａへ送られることになる。
【００５１】パラレル−シリアル変換回路６ｂは、パラレル−シリアル変換回路６ａと同様の構成であり、シーケンス発生回路９からの出力信号であるポート基準信号ＲＡＣＴＢに従って４８０ビットのデータＲＰＤＢを４０個の１２ビットのデータＲＳＤＰＢに変換して遅延調整回路７ｂへ送る。
【００５２】遅延調整回路７ａは、図６に示すように、パラレル−シリアル変換回路６ａの出力データＲＳＤＰＡを所望の時間遅延させて出力するデュアルポートＲＡＭ１６（例えばＳＲＡＭ）とその書き込みアドレスＷＡＤＲ，読み出しアドレスＲＡＤＲを発生するアドレス生成回路１７とから構成されている。そして、同一アドレスの書き込みタイミングと読み出しタイミングとをずらせることにより、入力されたデータＲＳＤＰＡを所定時間遅延してデータＲＳＤＡとして出力することになる。これによって、シリアルデータの出力タイミングが外部からの読み出し要求タイミングに合致することになる。
【００５３】この場合の遅延時間（クロック数）は、アドレス生成回路１７に加える遅延設定値ＲＤＬＹＡによって任意に設定できる。この場合、デュアルポートＲＡＭ１６は、書き込み動作はクロックＤＣＫに従い、読み出し動作はクロックＲＣＫに従う。
【００５４】遅延調整回路７ｂは、遅延調整回路７ａと同様の構成であり、遅延設定値ＲＤＬＹＢに従い、パラレル−シリアル変換回路６ｂの出力データＲＳＤＰＢを所望の時間遅延させてデータＲＳＤＢとして出力する。
【００５５】シーケンス発生回路９は、外部リセット信号ＲＳＴＲに従って各種信号ＷＡＣＴＡ，ＷＡＣＴＢ，ＷＤＳＥＬ，ＷＰＳＥＬ，ＲＤＳＥＬＡ，ＲＤＳＥＬＢ，ＲＡＣＴＡ，ＲＡＣＴＢ，ＲＤＬＹＡ，ＲＤＬＹＢ，ＰＳＥＱを出力する。
【００５６】ＤＲＡＭコントローラ８は、外部信号ＷＳＴＲＢＡ，ＷＳＴＲＢＢ，ＲＳＴＲＢＡ，ＲＳＴＲＢＢ，ブロックアドレスＷＡＤＲＡ，ＷＡＤＲＢ，ＲＡＤＲＡ，ＲＡＤＲＢと、シーケンス発生回路９のシーケンス信号ＰＳＥＱに従って、ＲＡＳ制御信号ＮＲＡＳ，ＣＡＳ制御信号ＮＣＡＳ，列アドレスＣＡＤ，行アドレスＲＡＤ，ＷＥ制御信号ＮＷＥを出力する。
【００５７】なお、上記の外部信号ＷＳＴＲＢＡ，ＷＳＴＲＢＢは外部からの書き込み要求タイミングに対応している。また、外部信号ＲＳＴＲＢＡ，ＲＳＴＲＢＢは外部からの読み出し要求タイミングに対応している。すなわち、外部信号ＷＳＴＲＢＡ，ＷＳＴＲＢＢがアクティブとなったタイミングが外部からの書き込み要求タイミングに対応し、外部信号ＲＳＴＲＢＡ，ＲＳＴＲＢＢがアクティブとなったタイミングが外部からの読み出し要求タイミングに対応する。
【００５８】つぎに、図７〜図９を用いて、入力系統のデータがＤＲＡＭ４に書き込まれる動作を説明する。
【００５９】図７は、シリアル−パラレル変換回路１ａ，１ｂにおける、入出力信号のタイミング関係を示すタイミングチャートである。
【００６０】ＷＡポート、ＷＢポートにクロックＷＣＫに従ってそれぞれ入力される１２ビットの時系列データＷＳＤＡ（ＷＡ１，ＷＡ２，・・・・・・・・），ＷＳＤＢ（ＷＢ１，ＷＢ２，・・・・・・・・・）は、シリアル−パラレル変換回路１ａ，１ｂで図７に示すとおり、有効データのタイミングに同期した４０データの周期をもつ外部信号ＷＳＴＲＢＡ，ＷＳＴＲＢＢの各タイミングで４０データ単位（４８０ビット単位）でパラレルデータＷＰＤＡ，ＷＰＤＢに変換される。なお、図中の記号Ｘは任意の数値を示している。
【００６１】図８は、シーケンス発生回路９で外部リセット信号ＲＳＴＲを基準に生成されるＤＲＡＭ基本サイクル信号ＣＹＣＬＥと、各ポートのメモリへのアクセスの順序、タイミングを固定したシーケンス信号ＰＳＥＱと、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥの周期内のポート別の割り当て期間のスタートタイミングを示すポート基準信号ＷＡＣＴＡ，ＷＡＣＴＢ，ＲＡＣＴＡ，ＲＡＣＴＢとの関係を示すタイミングチャートである。図８にはＤＲＡＭクロックＤＣＫも示している。
【００６２】図８に示すように、シーケンス発生回路９では、外部リセット信号ＲＳＴＲを基準に、４０Ｔ周期（ＴはＤＲＡＭクロックＤＣＫの周期）のＤＲＡＭ基本サイクル信号ＣＹＣＬＥが生成され、この周期内で６Ｔ間隔でＷＡポート，ＷＢポート、ＲＡポート、ＲＢポートの専用アクセス期間を規定するシーケンス信号ＰＳＥＱが生成される。
【００６３】図８では、ＰＳＥＱ＝１のときＷＡポートの専用アクセス期間であり、ＰＳＥＱ＝２のときＷＢポートの専用アクセス期間であり、ＰＳＥＱ＝３のときＲＡポートの専用アクセス期間であり、ＰＳＥＱ＝４のときＲＢポートの専用アクセス期間であるとした例を示している。
【００６４】また、ポート基準信号ＷＡＣＴＡ，ＷＡＣＴＢ，ＲＡＣＴＡ，ＲＡＣＴＢが、図８に示すようにシーケンス信号ＰＳＥＱに同期するかたちで生成される。
【００６５】シリアル−パラレル変換回路１ａ，１ｂでパラレル化されたデータＷＰＤＡ，ＷＰＤＢは、上記に示したポート基準信号ＷＡＣＴＡ, ＷＡＣＴＢのタイミングでライトバッファ２ａ，２ｂにそれぞれ一時記憶される。このとき、データＷＰＤＡ，ＷＰＤＢは１２０ビット単位で各々４分割されて一時記憶される。
【００６６】図９は、ライトバッファ２ａ，２ｂの動作、ならびにシーケンス発生回路９で生成された書き込みデータ選択信号ＷＤＳＥＬ，ＷＰＳＥＬに基づいてセレクタ３ａ，３ｂ，３ｃの各出力信号が切り替わる状態を示したタイミングチャートである。図中のＸは任意の数値を示している。
【００６７】シーケンス発生回路９のシーケンス信号ＰＳＥＱが１の期間の最初のタイミングで発生するポート基準信号ＷＡＣＴＡに対応してシリアル−パラレル変換回路１ａの出力データＷＰＤＡがロード・ホールドされ、それによってホールドされたデータＷＤＤＡ０〜ＷＤＤＡ３がライトバッファ２ａから出力される。また、シーケンス発生回路９のシーケンス信号ＰＳＥＱが２の期間の最初のタイミングで発生するポート基準信号ＷＡＣＴＢに対応してシリアル−パラレル変換回路１ｂの出力データＷＰＤＢがロード・ホールドされ、それによってホールドされたデータＷＤＤＢ０〜ＷＤＤＢ３がライトバッファ２ｂから出力される。
【００６８】そして、ＷＤＳＥＬ＝０のときセレクタ３ａ，３ｂでＷＤＤＡ０，ＷＤＤＢ０が各々選択され、データＷＤＤＡ，ＷＤＤＢとして出力される。また、ＷＤＳＥＬ＝１のときセレクタ３ａ，３ｂでＷＤＤＡ１，ＷＤＤＢ１が各々選択され、データＷＤＤＡ，ＷＤＤＢとして出力される。また、ＷＤＳＥＬ＝２のときセレクタ３ａ，３ｂでＷＤＤＡ２，ＷＤＤＢ２が各々選択され、データＷＤＤＡ，ＷＤＤＢとして出力される。また、ＷＤＳＥＬ＝３のときセレクタ３ａ，３ｂでＷＤＤＡ３，ＷＤＤＢ３とが各々選択され、データＷＤＤＡ，ＷＤＤＢとして出力される。
【００６９】ＷＰＳＥＬ＝０（ローレベル）のときセレクタ３ｃでＷＡポート側のデータ（セレクタ３ａの出力データＷＤＤＡ）が選択され、データＷＤＤとして出力される。また、ＷＰＳＥＬ＝１（ハイレベル）のときＷＢポート側のデータ（セレクタ３ｂの出力データＷＤＤＢ）が選択され、データＷＤＤとして出力される。
【００７０】以上のようにして、分割データのうちの１データがセレクタ３ａ，３ｂ，３ｃで選択され、ＤＲＡＭ４へ出力され、ＤＲＡＭコントローラ８によってＤＲＡＭ４の所定アドレスへの書き込み動作が行われる。
【００７１】つぎに、ＤＲＡＭコントローラ８によってＤＲＡＭ４から読み出されたデータがＲＡポート，ＲＢポートから出力されるまでの動作を図１０を用いて説明する。
【００７２】図１０は、シーケンス発生回路９で生成された読み出しデータ選択信号ＲＤＳＥＬＡ０〜ＲＤＳＥＬＡ３，ＲＤＳＥＬＢ０〜ＲＤＳＥＬＢ３とその信号で制御されるリードバッファ５ａ，５ｂのパラレル出力データＲＰＤＡ（ＲＰＤＡ０〜ＲＰＤＡ３），ＲＰＤＢ（ＲＰＤＢ０〜ＲＰＤＢ３）との関係を示したタイミングチャートであり、図中のＲＰＤＡ０〜ＲＰＤＡ３は、図４に示すリードバッファ５ａのレジスタ１３ａ，１３ｂ，１３ｃ，１３ｄの各１２０ビットデータ出力であり、ＲＰＤＢ０〜ＲＰＤＢ３は、同様の構成をもつリードバッファ５ｂの内部のレジスタ出力（図省略）である。なお、図１０には、シーケンス信号ＰＳＥＱとポート基準信号ＲＡＣＴＡ，ＲＡＣＴＢが併せて示されている。
【００７３】図１０に示すように、ＤＲＡＭコントローラ８によって１２０ビット単位でＤＲＡＭ４から読み出されたデータＲＤＤは、リードバッファ５ａ，５ｂで、シーケンス発生回路９からの制御信号である読み出しデータ選択信号ＲＤＳＥＬＡ０〜ＲＤＳＥＬＡ３，ＲＤＳＥＳＢ０〜ＲＤＳＥＳＢ３によりリードバッファ５ａ，５ｂをそれぞれ構成する各レジスタに一時記憶され、リードバッファ５ａ，５ｂからデータＲＰＤＡ（ＲＰＤＡ０〜ＲＰＤＡ３），ＲＰＤＢ（ＲＰＤＢ０〜ＲＰＤＢ３）として出力される。
【００７４】パラレル−シリアル変換回路６ａ，６ｂでは、リードバッファ５ａ，５ｂの出力データＲＰＤＡ，ＲＰＤＢが、図８で示したシーケンス発生回路９から出力されるポート基準信号ＲＡＣＴＡ，ＲＡＣＴＢの一定遅延された信号ＲＡＣＴＡ’，ＲＡＣＴＢ’（図示せず）によってシリアルデータに変換され、データＲＳＤＰＡ，ＲＳＤＰＢとして出力される。ここで一定遅延を与えているのは、リードバッファ５ａ，５ｂのレジスタの４８０ビットデータがすべて更新された後にシリアル変換させるためである。
【００７５】そのためには、４分割されて読み出されたデータがレジスタに一時記憶された後からつぎに更新されるまでの期間内にパラレル−シリアル変換されるようにポート基準信号ＲＡＣＴＡ，ＲＡＣＴＢを遅延させればよい。例えば、６Ｔ遅延とし、信号ＲＡＣＴＡ’，ＲＡＣＴＢ’を各々のポートにおいて４分割データがすべてリードバッファ５ａ，５ｂに一時記憶された直後となるように発生させれば、７Ｔ以上とした場合に比べ、より早く読み出しポートより出力することができ、また遅延回路も小さく構成できることになる。
【００７６】シリアル化されたデータＲＳＤＰＡ，ＲＳＤＰＢは後段の遅延調整回路７ａ，７ｂによって遅延調整され、２系統の出力ポートに各々データＲＳＤＡ，ＲＳＤＢとして出力される。ここでの遅延調整量は、シーケンス発生回路９から出力される遅延設定値ＲＤＬＹＡ，ＲＤＬＹＢで決定される。
【００７７】図１１は、ＲＡポートについて、シーケンス発生回路９から出力された信号である遅延設定値ＲＤＬＹＡ（＝ｄ：整数）と、図６に示した遅延調整回路７ａの内部のアドレス生成回路１７で生成される書き込みアドレスＷＡＤＲと読み出しアドレスＲＡＤＲおよびデータの入出力の関係を示したタイミングチャートである。なお、図１１には、先に説明したシーケンス信号とポート基準信号ＲＡＣＴＡおよびその遅延信号ＲＡＣＴＡ’とパラレル−シリアル変換回路６ａへの入力データＲＰＤＡとクロックＲＣＫも併せて示している。
【００７８】図１１に示すとおり、アドレス生成回路１７では、遅延設定値ＲＤＬＹＡに連動して書き込みアドレスＷＡＤＲと読み出しアドレスＲＡＤＲに値ｄだけ差を持たせており、これにより読み出しタイミングをずらすことができる。また、デュアルポートＲＡＭ１６のリード側のクロックをＤＲＡＭ動作クロックＤＣＫと位相関係が自由なクロックＲＣＫに同期してシリアルデータＲＳＤＡ，ＲＳＤＢを出力することができる。この場合、ＲＤＬＹＡを値ｄに設定することで、書き込みタイミングに対して読み出しタイミングｄクロック（ＲＣＫ）分遅らせることができる。
【００７９】ここで、書き込みアドレスＷＡＤＲと読み出しアドレスＲＡＤＲの各アドレスはアドレス最大値に到達すると０アドレスに戻るように、巡回動作をさせる。ここでデュアルポートＲＡＭ１６のワード長は、ＤＲＡＭ動作クロックＤＣＫと読み出し用クロックＲＣＫが同一周波数ならば、ＲＡＣＴＡ' ，ＲＡＣＴＢ' の周期に相当するワード数（本例では４０ワード）を有すれば、その周期内で任意の読み出しタイミングに調整することができる。
【００８０】ここで、図８に示したとおり、外部リセット信号ＲＳＴＲによってＤＲＡＭ基本サイクル信号ＣＹＣＬＥの位相が確定し、これにより各リードポートのメモリアクセスタイミングが決定されるため、読み出しタイミングは、この外部リセット信号ＲＳＴＲの位相と、この遅延調整回路７ａ，７ｂへのシーケンス発生回路９からの遅延設定値ＲＤＬＹＡ，ＲＤＬＹＢによって、外部からの読み出し要求タイミングに一致するように調整することになる。この遅延設定値ＲＤＬＹＡ，ＲＤＬＹＢは例えばマイコンからのレジスタ書き込みにより設定すればよい。
【００８１】ここで、外部リセット信号ＲＳＴＲからの有効データの読み出しスタートタイミングは、遅延設定値ＲＤＬＹＡ，ＲＤＬＹＢを同一にしても、各ポートのメモリアクセスタイミングが６Ｔずれて固定されているため、ＲＡポートがＲＢポートよりも６Ｔ早く出力される。これに対して、パラレル−シリアル変換回路６ａの遅延回路１４での遅延量を、ＲＢポート用の同様の遅延回路（図示せず）での遅延量よりも６Ｔ多くなるようにするか、もしくは遅延設定値ＲＤＬＹＡと遅延設定値ＲＤＬＹＢの値が同一でも、遅延調整回路７ａ，７ｂでの書き込みアドレスＷＡＤＲと読み出しアドレスＲＡＤＲの差をポート間で６ずらし、ＲＡポート用の遅延調整回路７ａのほうを６だけ差が大きくなるように図６におけるアドレス生成回路１７を構成すれば、出力系統のアクセスタイミングのずれを遅延調整回路７ａで補正することができ、この読み出しタイミングのポート間のズレを無くすことができ、外部からの読み出し要求タイミングと各ポートの遅延設定値を一律に取り扱えるためタイミング制御が容易になる。
【００８２】つぎに、図１２から図１５までの各図を用いて、シーケンス発生回路９により規定されたタイミングで各ポートのデータおよびアドレス等を選択し、ＤＲＡＭ４を制御するＤＲＡＭコントローラ８の動作を説明する。
【００８３】ＤＲＡＭ４は、クロックＤＣＫに従い、ＤＲＡＭコントローラ８から出力されるＤＲＡＭ制御に必要なＲＡＳ制御信号ＮＲＡＳ，ＣＡＳ制御信号ＮＣＡＳおよび書き込み読み出し許可状態を示すＷＥ制御信号ＮＷＥおよびメモリ番地を指定する行アドレスＲＡＤ，列アドレスＣＡＤによって、書き込み動作、読み出し動作を行う。
【００８４】図１２は、外部リセット信号ＲＳＴＲと、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥと、クロックＤＣＫと、シーケンス発生回路９で生成されたシーケンス信号ＰＳＥＱと、ＤＲＡＭ４を制御するためにＤＲＡＭコントローラ８で生成されるＲＡＳ制御信号ＮＲＡＳ，ＣＡＳ制御信号ＮＣＡＳ，ＷＥ制御信号ＮＷＥ，行アドレスＲＡＤ，列アドレスＣＡＤの各々のタイミング関係を示したチャートである。
【００８５】ここでは、１つの行アドレス設定に対して、列アドレスは４アドレス連続して書き込み、読み出し可能なページモード動作を行わせている。このＤＲＡＭ４が、プリチャージ期間１Ｔと行アドレス設定期間１Ｔが必要だとして、列アドレス設定期間の４Ｔとあわせて、１ポートあたりトータル６Ｔで４８０画素のデータの書き込み、読み出しを実現している。
【００８６】図１３は、最大ページ長を１６（１６カラム）とした場合のＤＲＡＭ４のメモリマップを模式的に示した図である。
【００８７】図１４は図１３のようなＤＲＡＭ４に対して、従来のＶＲＡＭに与えていたようなブロックアドレスＷＡＤＲＡを外部入力とした場合において、ＤＲＡＭコントローラ８の内部でＷＡポート用に行アドレスＷＲＡ、列アドレスＷＣＡを生成する回路、つまりアドレスのビット分割を行う回路の構成例を示すブロック図である。図１４において、８１は外部入力のブロックアドレスＷＡＤＲＡを、ＷＡポートのアクセススタートの基準となるポート基準信号ＷＡＣＴＡによってラッチしたブロックアドレスＷＡＤＲＡ’を入力とし、このブロックアドレスＷＡＤＲＡ’の２ビットダウンシフトを行う２ビットダウン回路である。８２はブロックアドレスＷＡＤＲＡ’の下位２ビットを抽出する下位２ビット抽出回路である。８３は下位２ビット抽出回路８２の出力データの２ビットアップシフトを行う２ビットアップ回路である。８４は２ビットアップ回路８３の出力データを初期値としてクロックＤＣＫのカウントを行う４ビットカウンタである。
【００８８】図１５はその行アドレスＷＲＡ、列アドレスＷＣＡと外部入力のブロックアドレスＷＡＤＲＡの具体値との関係を例示したものである。なお、図１５には、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥとシーケンス信号ＰＳＥＱと外部信号ＷＳＴＲＢＡが併せて示されている。
【００８９】図１５に示すとおり、外部入力のブロックアドレスＷＡＤＲＡは、ＷＡポートのアクセススタートの基準となるポート基準信号ＷＡＣＴＡによってラッチされＷＡＤＲＡ’となり、このラッチ後のブロックアドレスＷＡＤＲＡ’は、図１４のような回路構成により、行アドレスＷＲＡと列アドレスＷＣＡに変換される。
【００９０】同様にしてＷＢポート，ＲＡポート，ＲＢポート用のブロックアドレスＷＡＤＲＢ, ＲＡＤＲＡ, ＲＡＤＲＢから行アドレスＷＲＢ，ＲＲＡ，ＲＲＢおよび列アドレスＷＣＢ，ＲＣＡ，ＲＣＢが生成される。これらの行アドレス、列アドレスは、図１２で示したように、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥの周期内で決められたタイミングでＤＲＡＭ４の行アドレスＲＡＤ、列アドレスＲＣＤとして選択されＤＲＡＭ４へ出力される。
【００９１】ここで、行アドレスＷＲＡ，列アドレスＷＣＡを生成する回路は、図１４に示したとおり、２ビットダウン回路８１，下位２ビット抽出回路８２，２ビットアップ回路８３および４ビットカウンタ８４だけの簡単な構成で実現できる。これは、メモリの最大ページ長が１６（２のＣ乗、Ｃは２の２乗）でかつ、使用するページ長Ｐが４（２の２乗）であるため、ブロックアドレスが０，１，２，３，４，５・・・・のとき、行アドレスＷＲＡは０，０，０，０，１，１・・・・、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥの周期内での各ポートの列アドレスＷＣＡのスタートアドレスは０，４，８，１２，０，４，・・・・のようになる。すなわち、行アドレスＷＲＡは、ブロックアドレスをＣで割った商、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥの周期内での各ポートの列アドレスＷＣＡのスタートアドレスはブロックアドレスをＣで割った剰余をＰ倍したものとなり、これらＣ，Ｐの値が２のべき乗になるようにＤＲＡＭ基本サイクルを決定しているからである。
【００９２】以上のことを一般化すると、以下のようになる。すなわち、メモリは、行アドレスと列アドレスを有し、行アドレスに対して連続した列アドレスの書き込みおよび読み出しが可能なページ動作を行うものであるとし、制御シーケンス（ＣＹＣＬＥの１周期）内の１ポートがメモリにアクセスするためのページ長をＰ、シリアルデータのビット幅をＳビット、メモリの最大ページ長を２のＣ乗、メモリのアクセスデータ幅をＡビットとすると、シーケンス発生手段の周期Ｗクロックは、シリアルデータのビット幅Ｓビット、メモリのアクセスデータ幅Ａビットおよびページ長Ｐに対してＷ＝（Ａ／Ｓ）×Ｐの関係とし、かつＣおよびＰの値が２のべき乗となるようシーケンス発生手段およびメモリが構成されるということになる。
【００９３】実施の形態では、Ａ＝１２０ビット、Ｓ＝１２ビット、Ｐ＝４（＝２2 ）、Ｃ＝１６( ＝２4 ) となっている。
【００９４】以上のような構成および動作により、各ポート間の調停手段を持たずに４ポートの入出力系統を有するマルチポートメモリ装置を実現することが可能となる。
【００９５】なお、本実施の形態では、遅延調整回路７ａ，７ｂとしてデュアルポートＲＡＭを用いたが、ＤＲＡＭ動作クロックＤＣＫと読み出し用クロックＲＣＫの位相が規定され、かつ同一周波数である場合ならば、例えばＦＩＦＯ−ＲＡＭあるいは、シフトレジスタとその各レジスタ出力のセレクタ構成による遅延調整でも同様の効果を持たせることが可能である。
【００９６】また、シリアル−パラレル変換回路１ａ，１ｂおよびライトバッファ２ａ，２ｂおよびリードバッファ５ａ，５ｂの詳細な構成例として、本実施の形態ではロードホールド型のＤフリップフロップで構成したが、この限りではなく、同等の機能を有するものであれば他の構成でもよい。
【００９７】また、本実施の形態では、ＤＲＡＭ基本サイクル内での各ポートのアクセスタイミングの固定順序をＷＡ，ＷＢ，ＲＡ，ＲＢの順としたが、この順に制限されるものではなく任意に決定してよい。例えば、ＲＡ，ＲＢ，ＷＡ，ＷＢなど入力系統より出力系統のアクセスタイミングが前になるように固定すれば、外部リセット信号ＲＳＴＲと読み出しポートのメモリへのアクセスタイミングの差が小さくなり、読み出しタイミングの遅れ量（レーテンシ）をより小さくできる効果がある。
【００９８】また、本実施の形態では、メモリとしてアクセスデータ幅が１２０ビット、ＤＲＡＭ４の最大ページ長１６のＤＲＡＭを使用したが、この限りではなく、例えば１２０ビットより広い２４０ビットのアクセスデータ幅を有するＤＲＡＭを用いれば、ライトバッファ２ａ，２ｂにおけるデータの分割数およびセレクタ３ａ，３ｂへの入力は各々２系統で済み、セレクタ制御信号もそれにあわせて減らすことができる。また、４８０ビットのアクセスデータ幅を有するＤＲＡＭを使用すれば、セレクタ３ａ，３ｂは省くことができる。
【００９９】また、本実施の形態では、入力２ポート、出力２ポートとしたがこの限りではなく、例えば、入力１ポート、出力３ポートとしてもよく、この場合は入力系統用のシリアル−パラレル変換回路、ライトバッファ、セレクタが１系統のみでよく、図１のセレクタ３ｃは必要ない。また、出力系統用のリードバッファ、パラレル−シリアル変換回路、遅延調整回路は３系統に増やせばよい。シーケンス発生回路では、例えば図１６に示すように固定した制御シーケンスによって各ブロックの動作を制御すればよい。入出力ポート数が同じであれば、シリアル−パラレル変換の段数等は変える必要はない。図１６では、クロックＤＣＫと、外部リセット信号ＲＳＴＲと、ＤＲＡＭ基本サイクル信号ＣＹＣＬＥと、シーケンス信号ＰＳＥＱと、ポート基準信号ＲＡＣＴＡ，ＲＡＣＴＢ，ＲＡＣＴＣ，ＷＡＣＴＡが示されている。なお、入力ポートの数は、１個、２個に限らず３個以上であってもよい。また、出力ポートの数についても、２個、３個に限らず、１個または４個以上であってもよい。
【０１００】また入出力ポートの合計ポート数は４ポートと限るものでもなく、必要なポート数Ｎと、使用するメモリの仕様（アクセスデータのビット幅Ａ、最大ページ長＝２のＣ乗ビット、Ｃは２のべき乗とする）と、ポートのシリアルデータのビット幅Ｓとに応じて、ＤＲＡＭ基本シーケンスの周期Ｗを決定する。
【０１０１】ここで、ＤＲＡＭ基本シーケンスの周期Ｗは、セレクタの入力系統数を２のべき乗となるように決定し、かつＷ≧ｎ×Ｎ（ｎ：１周期内で１ポートあたりのメモリへのアクセス期間のクロック数）の条件を満たす範囲の最小値をとるように決定すれば、メモリのアドレスを計算する場合に端数が出ないので、ＤＲＡＭコントローラの行アドレス発生回路、列アドレス発生回路を前述のとおり、ビットシフトによる簡単な構成で実現でき、かつ必要以上の回路規模増加を抑えた最適な構成のマルチポートメモリ装置を得ることが可能になる。
【０１０２】なお、入力ポートが１ポートのみで、Ｓ×Ｗ＝Ａならば、本実施の形態のセレクタ３ａ，３ｂ，３ｃはいずれも必要なく、シリアル−パラレル変換回路出力のパラレルデータがそのままＤＲＡＭへの書き込みデータとして選択されることは言うまでもない。
【０１０３】なお、本実施の形態ではメモリとしてシングルポートのＤＲＡＭを用いたが、これに制限されるものでなく、行アドレス、列アドレスを有する半導体メモリであればよい。
【０１０４】
【発明の効果】以上のように本発明は、シーケンス発生手段によってメモリへの入出力系統の各ポートのメモリへのアクセスタイミングの順序を周期的に固定し、入力系統の書き込みデータはこのアクセスタイミングに同期するようライトバッファで一時記憶保持し、出力系統の読み出しデータは固定されたアクセスタイミングで読み出した後遅延調整手段で読み出し要求タイミングに合致するように遅延させることで、従来のようなポート間のメモリへのアクセスの調停を必要とせず、簡単にポート数を増やすことができる。また、このマルチポートメモリ装置を用いれば、画像メモリとしてだけでなく、ポート数を多く持たせ、これらのポートを用いて、従来のＦＩＦＯメモリやデュアルポートＳＲＡＭ等で実現していた１Ｈメモリ（Ｈは映像信号の水平走査期間）機能を実現することもでき、これにより、例えば回路面積の縮小化が図れるなどの効果も得られる。
【０１０５】また、遅延調整手段が、出力系統のアクセスタイミングのずれに相当する遅延量を、出力系統別に異なる一定の遅延量として含んで遅延すれば、出力系統のアクセスタイミングのずれを遅延調整手段で補正することができ、読み出しタイミングの制御を容易に実施することができる。
【０１０６】また、メモリがページ動作を行うものであるとし、制御シーケンス内の１ポートがメモリにアクセスするためのページ長をＰ、シリアルデータのビット幅をＳビット、メモリの最大ページ長を２のＣ乗、メモリのアクセスデータ幅をＡビットとすると、シーケンス発生手段の周期Ｗクロックは、シリアルデータのビット幅Ｓビット、メモリのアクセスデータ幅Ａビットおよびページ長Ｐに対してＷ＝（Ａ／Ｓ）×Ｐの関係とし、かつＣおよびＰの値が２のべき乗となるようシーケンス発生手段およびメモリを構成すれば、メモリのアドレスを計算する場合に端数が出ないので、メモリのアドレス制御を簡単な構成で実現することができる。
【出願人】 【識別番号】０００００５８２１
【氏名又は名称】松下電器産業株式会社
【出願日】 平成１２年９月２９日（２０００．９．２９）
【代理人】 【識別番号】１０００７６１７４
【弁理士】
【氏名又は名称】宮井 暎夫
【公開番号】 特開２００２−１０８６９５（Ｐ２００２−１０８６９５Ａ）
【公開日】 平成１４年４月１２日（２００２．４．１２）
【出願番号】 特願２０００−２９９４８１（Ｐ２０００−２９９４８１）