データ読み出し方法、メモリコントローラ及び半導体集積回路装置

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【発明の名称】	データ読み出し方法、メモリコントローラ及び半導体集積回路装置
【発明者】	【氏名】熊澤誠
【要約】	【課題】周囲状況の変化やクロック周波数の変化に因らず安定に外部に接続した装置からの信号をクロック信号に同期してデータを取り込むことができるメモリコントローラを提供すること。【解決手段】メモリコントローラ２１の制御回路２２は、タイミング較正処理において、メモリにリードコマンドを発行し、遅延データ選択回路２５は、較正信号ＣＡＬに応答して実施するタイミング較正処理において、リードコマンドに応答したメモリ１からの入力信号を入力し、該信号を機能マクロが取り込み可能なタイミングで出力するためのタイミング情報を記憶し、通常動作時にタイミング情報に基づいてメモリ１からの入力信号に基づくリードデータＲＤＡＴＡ－７：０の出力タイミングを調整して機能マクロに出力する。

【特許請求の範囲】
【請求項１】メモリコントローラを介して外部メモリから内部回路へデータを読み出すデータ読み出し方法であって、前記メモリにデータを読み出すための読み出し信号を出力し、該信号に応答したメモリが出力する読み出しデータを入力し、該読み出しデータを前記内部回路が取り込み可能なタイミングで出力するためのタイミング情報を記憶するタイミング較正処理を実施し、前記メモリコントローラは、通常動作時に前記タイミング情報に基づいて前記メモリからの読み出しデータを前記内部回路に出力することを特徴とするデータ読み出し方法。
【請求項２】前記タイミング較正処理において、前記メモリからの入力信号を遅延させて遅延時間の異なる複数の遅延信号を生成し、該複数の遅延信号から前記内部クロック信号に基づいて前記内部回路の取り込みタイミングに適した遅延信号を検出して前記タイミング情報として記憶し、前記メモリコントローラは、通常動作時に前記タイミング情報に基づいて前記複数の遅延信号のうちの１つを選択して前記内部回路へ出力することを特徴とする請求項１記載のデータ読み出し方法。
【請求項３】前記タイミング較正処理において、前記内部クロック信号をカウントし、前記メモリへの読み出し信号を出力してから前記内部クロック信号に同期して前記読み出しデータが期待値と一致するまでのカウント値を前記タイミング情報として記憶し、前記メモリコントローラは、通常動作時に前記タイミング情報に基づいて前記内部回路が前記読み出しデータを取り込むタイミングを示す受け取り信号を出力することを特徴とする請求項１記載のデータ読み出し方法。
【請求項４】前記タイミング較正処理において、期待値の第１データを前記メモリの所定の第１アドレスに書き込むとともに、前記期待値と異なる第２データを前記所定アドレスの前後の第２及び第３アドレスに書き込み、前記第２アドレスから前記第３アドレスまで連続して読み出しを行い、第１アドレスの読み出し信号を出力し、前記メモリから読み出された前記第１データに基づいて前記タイミング情報を記憶することを特徴とする請求項１～３のうちの何れか一項記載のデータ読み出し方法。
【請求項５】内部回路とともに１つの半導体チップ上に搭載され、外部に接続されたメモリから読み出したデータを内部クロック信号に同期して取り込む内部回路に出力するメモリコントローラにおいて、前記メモリにデータを読み出すための読み出し信号を前記メモリへ出力する制御回路と、前記読み出し信号に応答したメモリが出力するデータを入力し、該データを前記内部回路が取り込み可能なタイミングで出力するためのタイミング情報を記憶し、通常動作時に前記タイミング情報に基づいて前記メモリからの読み出しデータを前記内部回路に出力する遅延データ選択回路を備えたことを特徴とするメモリコントローラ。
【請求項６】前記遅延データ選択回路は、前記メモリからの入力信号を遅延させて遅延時間の異なる複数の遅延信号を生成する遅延器と、前記複数の遅延信号と期待値とを比較し、前記期待値と一致する遅延信号から前記内部回路の取り込みタイミングに最適な遅延信号を検出して検出信号を出力し、該検出信号に基づく検出終了信号を出力する最適データ検出回路と、前記複数の遅延信号から前記検出信号に対応する信号を選択して前記読み出しデータとして出力する選択回路と、前記検出終了信号に応答して前記最適データ検出回路の少なくとも一部の動作を停止する制御回路と、を備えたことを特徴とする請求項５記載のメモリコントローラ。
【請求項７】前記制御回路は、カウンタと記憶回路とを備え、該カウンタは、前記較正信号に応答して、前記タイミング較正処理時に前記内部クロック信号をアップカウントするとともに該カウント値を前記検出終了信号に応答して前記記憶回路に出力し、通常動作時にコマンド出力信号に応答して前記記憶回路から読み出したカウント値から前記内部クロック信号をダウンカウントするとともに該カウント値が所定値と一致するときに前記受け取り信号を出力することを特徴とする請求項６記載のメモリコントローラ。
【請求項８】期待値の第１データを前記メモリの所定の第１アドレスに書き込むとともに、前記期待値と異なる第２データを前記所定アドレスの前後の第２及び第３アドレスに書き込み、前記第２アドレスから前記第３アドレスまで連続して読み出しを行い、第１アドレスの読み出し信号を出力し、前記遅延データ選択回路は、前記メモリから読み出された前記第１データに基づいて前記タイミング情報を記憶することを特徴とする請求項５～７のうちの何れか一項記載のメモリコントローラ。
【請求項９】請求項５～８のうちの何れか一項記載のメモリコントローラを備えたことを特徴とする半導体集積回路装置。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明はデータ読み出し方法、メモリコントローラ及び半導体集積回路装置に関するものである。
【０００２】近年、半導体集積回路装置は、その動作速度の高速化とともに低消費電力化が進められている。このような半導体集積回路装置とともに使用される半導体記憶装置の動作速度を高速化するために、外部クロックに同期して動作する半導体記憶装置（メモリ）が使用され、半導体集積回路装置にはそのメモリに対して書き込み／読み出しを行う機能マクロとともに、それらを制御する制御回路（メモリコントローラ）が搭載される。メモリからのデータを取り込むタイミングは、周囲状況の変動やアクセスクロックの周波数の変更により変化する。そのため、このような半導体集積回路装置において、メモリからの読み出しの安定化が求められている。
【０００３】
【従来の技術】従来、図１２に示すように、メモリ１が接続された半導体集積回路装置（ＬＳＩ）２のチップ上には、ＣＰＵ３と、メモリ１をアクセスする周辺回路等の内部回路としての機能マクロ４と、そのアクセスを制御する制御回路（メモリコントローラ）５が搭載されている。
【０００４】メモリコントローラ５と外部接続されたメモリ１は所定の信号を送受するように、ＬＳＩの内部配線と外部配線により接続されている。機能マクロ４は、メモリコントローラ５に対し、アクセス方法を決定するリードライト信号Ｗ／Ｒ、アクセス要求のためのリクエスト信号ＲＥＱ、ライトデータＷＤＡＴＡ７：０（７：０は、７～０を示す）、及びアドレス信号Ａ２２：０を出力し、メモリコントローラ５は機能マクロ４に対し、リードデータＲＤＡＴＡ７～０とその出力タイミング（機能マクロにとっては入力タイミング）であるアクノリッジ信号ＡＣＫを出力する。
【０００５】図１３は、従来のメモリコントローラ５のブロック回路図を示す。メモリコントローラ５は、制御回路１１、出力バッファ１２、入力バッファ１３、フリップフロップ１４を含む。
【０００６】制御回路１１は、リードライト信号Ｗ／Ｒに基づいて、出力データと入力データが衝突しないようにスリーステートバッファである出力バッファ１２を制御する。また、制御回路１１は、クロック信号ＣＬＫ＿ＣＯＮに基づいて生成した内部クロック信号ＩＣＬＫをフリップフロップ１４に出力する。フリップフロップ１４は、内部クロック信号ＩＣＬＫに応答して入力バッファ１３からの入力データをラッチし、そのラッチした入力データをリードデータＲＤＡＴＡ７：０として図１２の機能マクロ４に出力する。更に、制御回路１１は、アクノリッジ信号ＡＣＫを出力する。
【０００７】図１４は、キャスレイテンシ（ＣＬ）が２に設定されたメモリ１（ＤＲＡＭ）からデータを読み出す場合のタイミング図である。尚、図では、メモリ１とメモリコントローラ５の間で授受される各種信号のタイミングを、それぞれの端子におけるレベルの変化として表し、各種信号を端子の符号を用いて説明する。
【０００８】タイミング（－１）でリクエスト信号ＲＥＱを受け取ったメモリコントローラ５は、クロック信号ＣＬＫ＿ＣＯＮの立ち上がりに応答してＴ１サイクルで最初のリードコマンド（ＲＤ１）が発行される。メモリ１は、クロック信号ＣＬＫ＿ＤＲやリードコマンドＲＤ１等を受け取り、リードコマンドＲＤ１に応答してリードアドレスＢＡ１のデータ（Ｄ１）をデータ信号Ｄ＿ＤＲとしてクロック信号ＣＬＫ＿ＤＲの立ち上がりから出力の動作に必要な時間ｔACだけ遅れて出力する。メモリコントローラ５は、データ信号Ｄ＿ＣＯＮによりデータＤ１を受け取る。
【０００９】ＬＳＩ２の内部配線及びそのＬＳＩ２とメモリ１とを接続する外部配線は、メモリコントローラ５からメモリ１への各信号に第１遅延時間ｔD1の遅れを生じさせ、メモリ１からメモリコントローラ５への各信号に第２遅延時間ｔD2の遅れを生じさせる。
【００１０】クロック信号ＣＬＫ＿ＣＯＮの周期が、第１及び第２遅延時間ｔD1，ｔD2に比べて十分に大きい場合、メモリコントローラは２クロック遅れのＴ３サイクルからデータ信号Ｄ＿ＣＯＮ（データＤ１）を取り込めるため、それに合わせてアクノリッジ信号ＡＣＫをアサートする。機能マクロ４は、アクノリッジ信号ＡＣＫがアサートされると、内部クロック信号ＩＣＬＫの立ち上がりに応答してデータＤ１を取り込む。
【００１１】ＣＰＵ３は、ＬＳＩ２の動作状態等に基づいて、モード切替信号ＭＯＤＥを出力する。機能マクロ間及びメモリコントローラ５は、動作クロックの周波数を低くする。これにより、ＬＳＩ２の消費電力が低減される。
【００１２】
【発明が解決しようとする課題】ところで、ＬＳＩ２は、更なる動作速度の高速化が求められ、それに対応してクロック信号ＣＬＫ＿ＣＯＮ，ＣＬＫ＿ＤＲ，ＩＣＬＫの周波数が高くなる。これに対し、第１及び第２遅延時間ｔD1，ｔD2はＬＳＩ２及びメモリ１の配置及び接続配線により決定される。このため、図１５に示すように、データ（Ｄ＿ＣＯＮ）を取り込めるのはＴ４サイクル以降になるので、制御回路１１は、アクノリッジ信号ＡＣＫのアサートを１クロック遅らせる必要がある。
【００１３】上記第１及び第２遅延時間ｔD1，ｔD2は、使用環境の温度変化や製造バラツキにより変動する。遅延時間ｔD1，ｔD2が大きくなった場合や、更にクロック信号ＣＬＫ＿ＣＯＮの周波数が高くなった場合には、図１６に示すように、データ（Ｄ＿ＣＯＮ）の変化点がメモリコントローラの内部クロック信号ＩＣＬＫの変化点と時間的に近くなることがある。これにより、内部クロック信号ＩＣＬＫの立ち上がりに対してデータ信号Ｄ＿ＣＯＮのセットアップ時間を規定時間だけ確保することができなくなり、データを各サイクルで安定して取り込むことができないという問題がある。
【００１４】図１７に示すように、更に配線遅延時間ｔD1，ｔD2が大きくなるかクロック信号ＣＬＫ＿ＣＯＮの周波数が高くなった場合には、Ｔ５サイクル以降でデータを安定して取り込める。しかし、図１５のアクノリッジ信号ＡＣＫのタイミングでは、データＤ１を取り込むことができないため、データを安定して取り込めるように、アクノリッジ信号ＡＣＫをアサートするタイミングを変更しなければならないという問題がある。
【００１５】このように、配線遅延時間の変動やクロック信号の周波数変更に対するデータの取り込み点（ＡＣＫ信号をアサートする）タイミングは、従来ＣＰＵ３によるメモリコントローラ５内部のレジスタ設定やスイッチの切り替え等により行われてきた。
【００１６】しかしながら、データ（Ｄ＿ＣＯＮ）の出力タイミングは、（チップ、使用環境）温度や製造バラツキによりダイナミック（動的）に、また不規則に変化する。このため、配線遅延時間ｔD1，ｔD2や、パワーセーブ等の目的でＵＰ／ＤＯＷＮされるＣＬＫ＿ＣＯＮの周波数の変化に対して常に最適な取り込み点（ＡＣＫ信号をアサートするタイミング）を設定するのは困難であった。
【００１７】本発明は上記問題点を解決するためになされたものであって、その目的は周囲状況の変化やクロック周波数の変化に因らず安定に外部に接続した装置からの信号をクロック信号に同期してデータを取り込むことができるデータ読み出し方法、メモリコントローラ及び半導体集積回路装置を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため、請求項１に記載の発明によれば、メモリにデータを読み出すための読み出し信号を出力し、該信号に応答したメモリが出力する読み出しデータを入力し、該読み出しデータを内部回路が取り込み可能なタイミングで出力するためのタイミング情報を記憶するタイミング較正処理を実施し、メモリコントローラは、通常動作時にタイミング情報に基づいてメモリからの読み出しデータを内部回路に出力する。これにより、内部回路は、安定して読み出しデータが取り込める。
【００１９】請求項２に記載の発明によれば、タイミング較正処理において、メモリからの入力信号を遅延させて遅延時間の異なる複数の遅延信号を生成し、該複数の遅延信号から内部クロック信号に基づいて内部回路の取り込みタイミングに適した遅延信号を検出してタイミング情報として記憶し、メモリコントローラは、通常動作時にタイミング情報に基づいて複数の遅延信号のうちの１つを選択して内部回路へ出力する。
【００２０】請求項３に記載の発明によれば、タイミング較正処理において、内部クロック信号をカウントし、メモリへの読み出し信号を出力してから内部クロック信号に同期して読み出しデータが期待値と一致するまでのカウント値をタイミング情報として記憶し、メモリコントローラは、通常動作時にタイミング情報に基づいて内部回路が読み出しデータを取り込むタイミングを示す受け取り信号を出力する。
【００２１】請求項４，８に記載の発明によれば、タイミング較正処理において、期待値の第１データをメモリの所定の第１アドレスに書き込むとともに、期待値と異なる第２データを所定アドレスの前後の第２及び第３アドレスに書き込み、第２アドレスから第３アドレスまで連続して読み出しを行い、第１アドレスの読み出し信号を出力し、メモリから読み出された第１データに基づいてタイミング情報を記憶する。これにより、タイミング情報の誤記憶を防止する。
【００２２】請求項５に記載の発明によれば、制御回路は、メモリにデータを読み出すための読み出し信号をメモリへ出力し、遅延データ選択回路は、読み出し信号に応答したメモリが出力するデータを入力し、該データを内部回路が取り込み可能なタイミングで出力するためのタイミング情報を記憶し、通常動作時にタイミング情報に基づいてメモリからの読み出しデータを内部回路に出力する。これにより、内部回路は、安定して読み出しデータが取り込める。
【００２３】遅延データ選択回路は、請求項６に記載の発明のように、メモリからの入力信号を遅延させて遅延時間の異なる複数の遅延信号を生成する遅延器と、複数の遅延信号と期待値とを比較し、期待値と一致する遅延信号から内部回路の取り込みタイミングに最適な遅延信号を検出して検出信号を出力し、該検出信号に基づく検出終了信号を出力する最適データ検出回路と、複数の遅延信号から検出信号に対応する信号を選択して読み出しデータとして出力する選択回路と、検出終了信号に応答して最適データ検出回路の少なくとも一部の動作を停止する制御回路と、を備える。
【００２４】制御回路は、請求項７に記載の発明のように、カウンタと記憶回路とを備え、該カウンタは、較正信号に応答して、タイミング較正処理時に内部クロック信号をアップカウントするとともに該カウント値を検出終了信号に応答して記憶回路に出力し、通常動作時にコマンド出力信号に応答して記憶回路から読み出したカウント値から内部クロック信号をダウンカウントするとともに該カウント値が所定値と一致するときに受け取り信号を出力する。
【００２５】請求項９に記載の発明によれば、半導体集積回路装置には、請求項５～８のうちの何れか一項記載のメモリコントローラが備えられ、メモリからの読み出しデータを内部回路へ出力する出力タイミングが調整される。
【００２６】
【発明の実施の形態】以下、本発明を具体化した一実施の形態を図１～図７に従って説明する。図１は、本実施形態のメモリコントローラ２１のブロック回路図であり、このメモリコントローラ２１は、図１２のメモリコントローラ５に代えて用いられる。
【００２７】メモリコントローラ２１は、制御回路２２、出力バッファ２３、入力バッファ２４、遅延データ選択回路２５から構成される。制御回路２２は、図１２の内部回路としての機能マクロ４からクロック信号ＣＬＫＩＮ、リードライト信号Ｗ／Ｒ、リクエスト信号ＲＥＱ及びアドレス信号Ａ－２０：０を入力する。制御回路２２は、図１２のメモリ１をアクセス（読み出し／書き込み）するために、入力信号に基づいて生成したクロック信号ＤＲＡＭＣＬＫ、コマンドを与えるための各種信号ＸＲＡＳ，ＸＣＡＳ，ＸＷＥ、アドレス信号ＢＡ－１１：０を出力する。
【００２８】制御回路２２は、リードライト信号Ｗ／Ｒに基づいて生成したゲート制御信号ＷＴＣＴＬを出力バッファ２３に出力する。出力バッファ２３はスリーステートバッファであり、制御信号ＷＴＣＴＬに応答して、メモリ１へデータを書き込む（ライトする）場合には機能マクロ４からのライトデータＷＤＡＴＡ７：０を増幅して出力し、メモリ１からデータを読み込む（リードする）場合には出力端子をハイインピーダンスにする。
【００２９】入力バッファ２４はメモリ１からのデータＤ－７：０を増幅して遅延データ選択回路２５に出力する。制御回路２２は、クロック信号ＣＬＫＩＮに基づいて生成した内部クロック信号ＩＣＬＫを遅延データ選択回路２５に出力する。また、制御回路２２は、ＬＳＩの動作開始時や所定時間毎に所定レベル（例えばＨレベル）の補正信号ＣＡＬを遅延データ選択回路２５に出力する。更に、制御回路２２は、メモリ１に対してリードコマンドを発行する時に同タイミングで遅延データ選択回路２５に出力するコマンド発行信号ＲＤをアクティブにする。
【００３０】遅延データ選択回路２５は、入力バッファ２４からの入力信号をリードデータＲＤＡＴＡ－７：０として機能マクロ４に出力するともに、アクノリッジ信号ＡＣＫをアサートする。遅延データ選択回路２５は、補正信号ＣＡＬに応答してリードデータＲＤＡＴＡ－７：０及びアクノリッジ信号ＡＣＫのタイミング較正処理を実施する。
【００３１】タイミング較正処理において、制御回路２２は、予めメモリ１に期待値を持つデータを所定アドレスに書き込む。次に、制御回路２２は、補正信号ＣＡＬを遅延データ選択回路に出力し、メモリ１に所定アドレスに対するリードコマンドを発行し、コマンド発行信号ＲＤをアクティブにする。
【００３２】遅延データ選択回路２５は、入力バッファ２４からの入力信号（メモリ１から読み出された期待値を持つリード信号）から遅延時間の異なる複数の遅延信号を生成する。そして、遅延データ選択回路２５は、複数の遅延信号から機能マクロ４の入力タイミングに適した信号を選択するとともに、その選択情報とタイミング情報を記憶する。
【００３３】通常動作時に、遅延データ選択回路２５は、入力バッファ２４からの入力信号から生成した複数の遅延信号のうち、記憶した選択情報に対応する１つの遅延信号をリードデータＲＤＡＴＡ－７：０として出力し、記憶したタイミング情報に基づいてアクノリッジ信号ＡＣＫをアサートする。
【００３４】このように、メモリコントローラ２１は、タイミング較正処理を実施して機能マクロ４の入力タイミングに合わせてリードデータＲＤＡＴＡ－７：０を出力するとともにアクノリッジ信号ＡＣＫをアサートする。従って、タイミング較正処理を適宜実施することで、配線遅延時間の変動やクロック信号の周波数変更に因るリードデータＲＤＡＴＡ－７：０及びアクノリッジ信号ＡＣＫのタイミングと機能マクロ４の読み取りタイミングの相対的なズレを補正する。これにより、機能マクロ４は、リードデータＲＤＡＴＡ－７：０を安定して取り込むことができる。
【００３５】次に、遅延データ選択回路２５の構成を説明する。図２は、遅延データ選択回路２５のブロック回路図である。遅延データ選択回路２５は、遅延器３１、レジスタ３２、最適データ検出回路３３、制御回路３４、選択回路３５から構成される。
【００３６】図３に示すように、遅延器３１は直列に接続された複数（本実施形態では（ｎ－１）個）の遅延セル３１1 ～３１n-1 から構成されている。各遅延セル３１1～３１n-1 は、入力信号を所定時間ｔd 遅延させた信号を出力する。
【００３７】初段の第１遅延セル３１1 には信号Ｓin（入力バッファ２４の出力信号であり、８ビットの信号）が入力され、その入力信号Ｓinは第１の遅延信号ＳＤ0 として出力される。そして、第１遅延セル３１1 の出力信号が第２の遅延信号ＳＤ1として出力される。同様に、第２遅延セル３１2 の出力信号が第３の遅延信号ＳＤ2 として出力され、第n-1 遅延セル３１n-1 の出力信号が第ｎの遅延信号ＳＤn-1 として出力される。
【００３８】このように、遅延器３１は、入力信号Ｓinに基づいて、入力信号Ｓinに対する遅延時間がそれぞれ異なるｎ個の遅延信号ＳＤ0 ～ＳＤn-1 を生成し、それら第１～第ｎ遅延信号ＳＤ0 ～ＳＤn-1 を最適データ検出回路３３に出力する。
【００３９】レジスタ３２には、予めメモリ１にセットする期待値が記憶され、その期待値はキャリブレーション時に読み出されて最適データ検出回路３３に８ビットの比較信号ＲＥＦとして入力される。
【００４０】図４に示すように、最適データ検出回路３３は、ｎ個の一致回路４１1 ～４１n 、（ｎ－２）個のアンド回路４２1 ～４２n-1 、フリップフロップ４３、優先回路４４、オア回路４５から構成される。
【００４１】各一致回路４１1 ～４１n はＥＯＲ回路であり、２つの入力端子Ａ，Ｂから入力する８ビットの入力信号をＥＯＲ演算し、その演算結果を出力端子Ｘから１ビットの信号として出力する。
【００４２】各一致回路４１1 ～４１n の入力端子Ａには遅延信号ＳＤ0 ～ＳＤn-1 が入力され、入力端子Ｂには共通に比較信号ＲＥＦが入力される。従って、各一致回路４１1 ～４１n は、遅延信号ＳＤ0 ～ＳＤn-1 と比較信号ＲＥＦが一致する場合にＨレベルの信号を出力する。
【００４３】各遅延信号ＳＤ0 ～ＳＤn-1 は、第１遅延信号ＳＤ0 から第ｎ遅延信号ＳＤn-1 にかけて遅延時間ｔd だけその立ち上がり及び立ち下がりが遅延している信号である。従って、一致回路４１1 ～４１n は、この順番でＨレベル又はＬレベルの信号を出力する。
【００４４】各アンド回路４２1 ～４２n-1 は３入力アンド回路であり、対応する３つの一致回路の出力信号が入力される。即ち、第１アンド回路４２1 には、対応する第１～第３一致回路４１1 ～４１3 の出力信号が入力され、第２アンド回路４２2には、対応する第２～第４一致回路４１2 ～４１4 の出力信号が入力される。そして、第n-2 アンド回路には、対応する第n-2 ～第n 一致回路４１n-2 ～４１nの出力信号が入力される。各アンド回路４２1 ～４２n-2 の出力信号ＳＡ1 ～ＳＡn-2 はフリップフロップ回路４３に入力される。
【００４５】各アンド回路４２1 ～４２n-1 の出力、例えば、アンド回路４２3 の出力信号ＳＡ3 が「１」となることは、即ち遅延器３１の出力信号ＳＤ2 ，ＳＤ3 ，ＳＤ4 が全て期待値と一致していることである。「１」を出力するアンド回路の数は、クロックの周期Ｔとアンド回路４２1 ～４２n-1 の入力数ｍと遅延時間ｔd により、ｔd ≧Ｔ－ｍｔd ＞０のとき；１個、２ｔd ≧Ｔ－ｍｔd ＞ｔd のとき；２個、３ｔd ≧Ｔ－ｍｔd ＞２ｔd のとき；３個、４ｔd ≧Ｔ－ｍｔd ＞３ｔd のとき；４個、５ｔd ≧Ｔ－ｍｔd ＞４ｔd のとき；５個、と概算できる。
【００４６】フリップフロップ４３はラッチ用クロック信号ＳＣＫを入力し、そのラッチ用クロック信号ＳＣＫに応答して入力信号ＳＡ1 ～ＳＡn-2 をラッチして生成した出力信号をＳＢ1 ～ＳＢn-2 を優先回路４４に出力する。
【００４７】優先回路４４は、入力する信号ＳＢ1 ～ＳＢn-2 の数より１つ少ない数のゲート回路４４1 ～４４n-3 から構成され、各ゲート回路４４1 ～４４n-3 は、第１番目からそれぞれに対応する第２～第n-2 番目までの信号ＳＢ1 ～ＳＢn-2 を入力する。即ち、第１ゲート回路４４1 は第１及び第２番目の信号ＳＢ1 ，ＳＢ2を入力し、第２ゲート４４2 は第１～第３番目の信号ＳＢ1 ～ＳＢ3 を入力する。
【００４８】各ゲート回路４４1 ～４４n-3は、対応する第２～第n-2 番目の信号ＳＢ2 ～ＳＢn-2 と、それより前の信号の反転論理を論理積（ＡＮＤ）演算し、その演算結果に基づく検出信号ＳＬ1 ～ＳＬn-2 を出力する。これにより、各ゲート回路４４1 ～４４n-3 は、対応する第２～第n-2 番目の信号ＳＢ2 ～ＳＢn-2 より前の信号がＨレベルであれば、Ｌレベルの検出信号ＳＬ1 ～ＳＬn-2 を出力する。例えば、第１ゲート回路４４1 は、第１及び第２番目の信号ＳＢ1 ，ＳＢ2 がＨレベルの場合にＬレベルの検出信号ＳＬ2 を出力し、第１番目の信号ＳＢ1 がＬレベル、第２番目の信号ＳＢ2 がＨレベルの場合にＨレベルの検出信号ＳＬ2 を出力する。
【００４９】このように、優先回路４４は、信号ＳＢ1 ～ＳＢn-2 を入力し、それら信号ＳＢ1 ～ＳＢn-2 に基づいて、１つの信号のみを優先してＨレベルとした検出信号ＳＬ1 ～ＳＬn-2 を出力する。優先順位は、入力信号ＳＢ1 ～ＳＢn-2 の変化する順番に対応している。即ち、入力信号ＳＢ1 ～ＳＢn-2 は、各遅延信号ＳＤ0～ＳＤn-1 のうちの複数の信号が比較信号ＲＥＦと一致することで、その一致する順番にＨレベルとなる。更に、入力信号ＳＢ1 ～ＳＢn-2 は、各遅延信号ＳＤ0 ～ＳＤn-1 それぞれの遅延時間ｔd とパルス幅との関係により、複数の信号がＨレベルとなる。これら複数のＨレベルの信号のうち、最も早くＨレベルとなった信号を優先し、その優先信号にてＨレベルの検出信号を出力する。このことは、複数の遅延信号ＳＤ0 ～ＳＤn-1 のうち、入力信号Ｓinにからの遅れが少ない遅延信号を選択するように、各検出信号ＳＬ1 ～ＳＬn-2 を生成する。
【００５０】オア回路４５は検出信号ＳＬ1 ～ＳＬn-2 を入力し、それらの論理和演算した結果に基づく検出終了信号ＳＥＬを出力する。この検出終了信号ＳＥＬは、検出信号ＳＬ1 ～ＳＬn-2 の何れかがＨレベルにて出力されるとＨレベルとなる。
【００５１】図２の制御回路３４は、内部クロック信号ＩＣＬＫ、補正信号ＣＡＬ、コマンド発行信号ＲＤ、検出終了信号ＳＥＬを入力し、それらに基づいて生成したラッチ用クロック信号ＳＣＫ、アクノリッジ信号ＡＣＫを出力する。
【００５２】図５に示すように、制御回路３４は、アップ／ダウンカウンタ４６と記憶回路４７とから構成される。アップ／ダウンカウンタ４６は、内部クロック信号ＩＣＬＫ、補正信号ＣＡＬ、コマンド発行信号ＲＤが入力される。
【００５３】カウンタ４６は、補正信号ＣＡＬに基づいて、タイミング較正時にはアップカウンタとして動作し、通常動作時にはダウンカウンタとして動作する。そして、タイミング較正時に、カウンタ４６は、コマンド発行信号ＲＤに基づくリードコマンド発行から入力する内部クロック信号ＩＣＬＫをアップカウントするとともに、クロック信号ＩＣＬＫをラッチ用クロック信号ＳＣＫとして出力する。
【００５４】このラッチ用クロック信号ＳＣＫによって、図４のフリップフロップ４３は、その信号ＳＣＫ即ち内部クロック信号ＩＣＬＫに同期して各アンド回路４２1 ～４２n-2 の出力信号ＳＡ1 ～ＳＡn-2 をラッチする。そして、検出信号ＳＬ1 ～ＳＬn-2 は、内部クロック信号ＩＣＬＫのタイミングに応じた一つの信号のみがＨレベルとして出力され、Ｈレベルの検出終了信号ＳＥＬを出力する。
【００５５】図５のカウンタ４６は、Ｈレベルの検出終了信号ＳＥＬに応答してラッチ用クロック信号ＳＣＫを停止し、その時のカウント値を記憶回路４７に記憶する。図４のフリップフロップ４３はそのラッチ用クロック信号ＳＣＫに応答してラッチ信号即ち出力信号ＳＢ1 ～ＳＢn-2 を保持する。従って、制御回路３４は、検出終了信号ＳＥＬに応答してラッチ用クロック信号ＳＣＫを停止することで、最適データ検出回路３３のフリップフロップ４３のラッチ動作を停止させ、その時の出力信号ＳＢ1 ～ＳＢn-2 を記憶させる。
【００５６】通常動作時において、カウンタ４６は、コマンド発行信号ＲＤに基づくリードコマンド発行から、記憶回路４７に記憶したカウント値を読み込み、内部クロック信号ＩＣＬＫに応答してダウンカウントする。そして、カウンタ４６は、カウント値が「０」になるとアクノリッジ信号ＡＣＫをアサートする。即ち、カウンタ４６は、記憶回路４７に記憶したカウント値に基づいて、Ｈレベルの検出終了信号ＳＥＬの入力タイミングでアクノリッジ信号ＡＣＫをアサートする。
【００５７】図２の選択回路３５は、第２～第n-1 番目の遅延信号ＳＤ1 ～ＳＤn-2 と、選択回路ＳＬ1 ～ＳＬn-2 が入力され、Ｈレベルの検出信号ＳＬ1 ～ＳＬn-2 に対応する遅延信号ＳＤ1 ～ＳＤn-2 を選択し、その選択信号を出力信号Ｓ１として出力する。例えば、第１検出信号ＳＬ1 がＨレベルの場合、それに対応する第２番目の遅延信号ＳＤ1 を選択してそれを信号Ｓ１とする。この信号Ｓ１が図１のリードデータＲＤＡＴＡ－７：０となる。
【００５８】このように、遅延データ選択回路２５は、遅延器３１にて生成した複数の遅延信号ＳＤ0 ～ＳＤn-1 から最適データ検出回路３３にて期待値と一致しかつ内部クロック信号ＩＣＬＫに対応する遅延信号を選択し、それをリードデータＲＤＡＴＡ－７：０として出力する。このリードデータＲＤＡＴＡ－７：０は、入力信号Ｓinより遅れ、内部クロック信号ＩＣＬＫに対応している。従って、内部クロック信号ＩＣＬＫの周波数が変更されても、それのタイミングこのリードデータＲＤＡＴＡ－７：０は対応している。従って、図１２の機能マクロ４は、内部クロックＩＣＬＫにてリードデータＲＤＡＴＡ－７：０を安定して取り込める。
【００５９】図６は、メモリコントローラ２１におけるタイミング較正処理のフローチャートである。先ず、キャリブレーションが開始されると、メモリコントローラ２１は、図１２のメモリ１の任意のアドレス（ＢＡ＝Ｎ）に期待値（ここではＡＡｈだが、他の値でもよい）を書き込み、その前後のアドレス（ＢＡ＝Ｎ－１，Ｎ＋１）に期待値の反転（期待値がＡＡｈの場合は５５ｈ）を書き込む（ステップ５１）。これは、次にこれらライトしたデータをリードした時に、期待値がどのタイミングで出るかを検出し、誤判定を防ぐ。即ち、期待値を書き込んだアドレスの前後のアドレスに期待値と同じデータが記憶されている場合、それを読み出したタイミングに間違えて較正することを防ぐためである。
【００６０】次に、メモリコントローラ２１は、上記の３つのアドレスにリードコマンドを発行する（ステップ５２）。そして、メモリコントローラ２１は、図２の最適データ検出回路３３からの検出終了信号ＳＥＬが「１」か否かを判断し（ステップ５３）、「１」ではない場合は内部クロック信号ＩＣＬＫの１周期分を待機（ウエイト）し（ステップ５４）、ステップ５３に戻る。これは、読み出したデータと期待値が一致するのを待つためである。
【００６１】そして、検出終了信号ＳＥＬが「１」の場合、メモリコントローラ２１はその時のリードタイミング（図５のカウンタ４６のカウント値）を記憶する（ステップ５５）。
【００６２】次に、上記のように構成されたメモリコントローラの作用を図７に従って説明する。Ｔ１～Ｔ３サイクルにおいてメモリ１にリードコマンドを発行すると、そのメモリ１からリードデータＤ＿ＤＲが出力され、そのデータは第２遅延時間ｔD2遅れてメモリコントローラ２１にリードデータＤ＿ＣＯＮとして入力される。
【００６３】メモリコントローラ２１は、このリードデータＤ＿ＣＯＮを図２の入力信号Ｓin（図３の遅延信号ＳＤ0 ）とし、それから遅延時間ｔd ずつ遅延させた複数（図において４つ）の遅延信号ＳＤ1 ～ＳＤ4 を生成する。これら遅延信号ＳＤ0～ＳＤ4 と期待値とを比較し、その比較結果の３つを１つずつずらして論理積（ＡＮＤ）演算して信号ＳＡ1 ～ＳＡ3 を生成する。
【００６４】これら信号ＳＡ1 ～ＳＡ3 をラッチ用クロック信号ＳＣＫによりフリップフロップ４３にラッチさせ、優先回路４４により検出信号ＳＬ1 を生成する。この時、検出信号の論理和である検出終了信号ＳＥＬにより、選択回路４５は遅延信号ＳＤ1 を選択してこれを信号Ｓ１（リードデータＲＤＡＴＡ－７：０）として出力する。
【００６５】また、メモリコントローラ２１は、カウンタ４６のカウント値を記憶し、そのカウント値に基づいて通常動作においてアクノリッジ信号ＡＣＫをアサートする。このように出力される信号Ｓ１は、内部クロック信号ＩＣＬＫに対して、少なくともｔD のセットアップ、ホールドを保証できるため、リードデータＲＤＡＴＡ－７：０を安定に内部クロック信号ＩＣＬＫで取り込むことができる。
【００６６】以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）メモリコントローラ２１の制御回路２２は、タイミング較正処理において、メモリ１にリードコマンドを発行し、遅延データ選択回路２５は、較正信号ＣＡＬに応答して実施するタイミング較正処理において、リードコマンドに応答したメモリ１からの入力信号Ｓinを入力し、該信号Ｓinを機能マクロ４が取り込み可能なタイミングで出力するためのタイミング情報を記憶し、通常動作時にタイミング情報に基づいてメモリ１からの入力信号Ｓinに基づくリードデータＲＤＡＴＡ－７：０の出力タイミングを調整して機能マクロ４に出力するようにした。この結果、機能マクロ４は、周囲状況の変化やクロック周波数の変化に因らず安定して読み出しデータを取り込むことができる。
【００６７】（２）遅延データ選択回路２５は、遅延器３１、最適データ検出回路３３、制御回路３４、選択回路３５を備える。遅延器３１は、メモリ１からの入力信号Ｓinを遅延させて遅延時間の異なる複数の遅延信号ＳＤ0 ～ＳＤn-1 を生成する。最適データ検出回路３３は、複数の遅延信号ＳＤ0 ～ＳＤn-1 と期待値とを比較し、ラッチ用クロック信号ＳＣＫに同期して期待値と一致する遅延信号から機能マクロ４の取り込みタイミングに最適な遅延信号を検出して検出信号ＳＬ1 ～ＳＬn-2 を出力し、該検出信号ＳＬ1 ～ＳＬn-2 に基づく検出終了信号ＳＥＬを出力する。選択回路３５は、複数の遅延信号から検出信号に対応する信号を選択した信号Ｓ１を出力する。制御回路３４は、較正信号ＣＡＬに基づくタイミング較正処理において内部クロック信号ＩＣＬＫに同期したラッチ用クロック信号ＳＣＫを出力するとともに該ラッチ用クロック信号ＳＣＫを検出終了信号ＳＥＬに応答して停止して最適データ検出回路３３の動作を停止するようにした。その結果、最適なタイミングを容易に検出することができる。
【００６８】（３）制御回路３４は、アップ／ダウンカウンタ４６と記憶回路４７とを備える。カウンタ４６は、較正信号ＣＡＬに応答して、タイミング較正処理時に内部クロック信号ＩＣＬＫをアップカウントするとともに該カウント値を検出終了信号ＳＥＬに応答して記憶回路４７に出力する。また、カウンタ４６は、通常動作時にコマンド出力信号ＲＤに応答して記憶回路４７から読み出したカウント値から内部クロック信号ＩＣＬＫをダウンカウントするとともに該カウント値が「０」になるとアクノリッジ信号ＡＣＫを出力するようにした。この結果、機能マクロ４がデータを受け取るためのアクノリッジ信号ＡＣＫをデータの出力タイミングに容易に合わせてアサートすることができる。
【００６９】（４）メモリコントローラ２１は、期待値をメモリ１の所定アドレスに書き込むとともに、その期待値を反転した値を所定アドレスの前後に書き込み、それらを読み出すようにした。その結果、期待値を読み出すタイミングを正確に検出でき、タイミングの誤調整を防止することができる。
【００７０】尚、前記実施形態は、以下の態様に変更してもよい。
・上記実施形態において、タイミング較正処理（キャリブレーション）を、ＬＳＩの初期化時、所定時間毎、クロック周波数変更時、温度変化検出時等の適宜のタイミングで行うようにしてもよい。
【００７１】・上記実施形態では、タイミング較正時にメモリコントローラ２１からメモリ１に較正用データを書き込むようにしたが、図８に示すように、メモリ１の記憶領域６１に較正用データを保持しておく領域６２，６３，６４を確保してもよい。このようにすれば、図６のステップ５１における期待値の書き込みを最初のタイミング較正時のみ行えばよく、任意のタイミングで実行するタイミング較正処理に要する時間を短縮することができる。
【００７２】・上記実施形態において、メモリ１にＤＲＡＭを用い、定期的にタイミング較正処理を実施する場合、処理毎にロウアドレスを変更してメモリ１をアクセスし、一定期間（ＤＲＡＭのリフレッシュ時間の規格）内に全てのロウアドレスについてタイミング較正処理を実行する。例えば、図９はロウ数Ｒ、カラム数ＣのＤＲＡＭを示し、この場合、毎回ロウアドレスを変えて計Ｒ回のキャリブレーションを行う。このことで、メモリ１のリフレッシュを省略できる。なぜなら、一定期間に全てのロウアドレスをアクティブにすることが即ちリフレッシュであるからである。
【００７３】・上記実施形態では、メモリ１の入出力単位を８ビット（リードデータＲＤＡＴＡ－７：０）とした、８ビット単位でタイミング較正処理を実施したが、１ビット以上の任意のビット単位でタイミング較正処理を実施してもよい。
【００７４】・上記実施形態の優先回路４４は、フリップフロップ４３の出力信号ＳＢ1 ～ＳＢn-2 のうち、最も遅延時間の少ない信号を優先するように較正したが、例えば２番目のように任意の信号を優先する優先回路を用いて実施してもよい。このようにすれば、リードデータのマージンを増すことができる。
【００７５】・上記実施形態の遅延データ選択回路２５の構成を適宜変更しても良い。例えば、図１０に示すように構成した遅延データ選択回路７１を用いて実施してもよい。この遅延データ選択回路７１は、遅延器３１、レジスタ３２、一致検出回路７２、制御回路７３、マイコン７４、選択回路７５から構成される。一致検出回路７２は、図１１に示すように、図４の優先回路４４が省略されている。即ち、一致検出回路７２は、遅延器３１にて生成した複数の遅延信号ＳＤ0 ～ＳＤn-1とレジスタ７２からの期待値とが一致するか否かを検出し、その検出信号ＳＢ1～ＳＢn-2 をマイコン７４に出力する。また、オア回路４５は、検出信号ＳＢ1～ＳＢn-2 を論理和した検出終了信号ＳＥＬを制御回路７３に出力する。
【００７６】制御回路７３は図５の制御回路３４と同様に構成され、検出終了信号ＳＥＬに応答してラッチ用クロック信号ＳＣＫを停止して一致検出回路７２の一部（フリップフロップ４３）の動作を停止させる。更に、制御回路７３は、通常動作時に内部クロック信号ＩＣＬＫをカウントしてアクノリッジ信号ＡＣＫを出力する。
【００７７】図１０のマイコン７４は、検出信号ＳＢ1 ～ＳＢn-2 に基づいて、どの遅延時間によるデータを選択するかを判断するプログラムを実行し、その実行結果に基づくセレクト信号を選択回路７５に出力する。選択回路７５は、セレクト信号に基づいて、入力する遅延信号ＳＤ1 ～ＳＤn-2 のうちの１つを選択し、その選択した信号を信号Ｓ１として出力する。
【００７８】・上記実施形態において、ＬＳＩチップ上にＣＰＵ３を搭載したが、ＣＰＵ３が別のチップに搭載されていてもよい。また、機能マクロ４がＣＰＵであってもよい。
【００７９】・上記実施形態の補正信号ＣＡＬを制御回路２２以外、例えばＣＰＵ３（図１２参照）から出力する、ＬＳＩ２に信号生成回路を備える、ＬＳＩ２の外部から供給する、等に変更して実施してもよい。
【００８０】・上記実施形態の最適データ検出回路３３（一致検出回路７２）を構成するアンド回路４２1 ～４２n-2 の入力数を変更して実施してもよい。例えば、４入力とすると、対応する４つの遅延信号が期待値と一致する場合にＨレベルの信号を出力する。このように入力数を増やせば、保証できるセットアップ、ホールド量も増加させることができる。
【００８１】・上記実施形態では、最適データ検出回路３３を構成するフリップフロップ４３にてアンド回路４２1 ～４２n-2 の出力信号、即ち検出信号ＳＬ1 ～ＳＬn-2を保持するようにしたが、例えば図２において最適データ検出回路３３と選択回路３５の間に検出信号ＳＬ1 ～ＳＬn-2 を保持するフリップフロップを設けてもよい。
【００８２】・上記実施形態では、最適データ検出回路３３のフリップフロップ４３に供給するラッチ用クロック信号ＳＣＫを最適データ検出後（検出終了信号ＳＥＬの入力後）は停止するようにしたが、フリップフロップ４３と優先回路４４の間、又は優先回路４４の後段にラッチ回路を設け、フリップフロップ４３に内部クロック信号ＩＣＬＫを供給し、ラッチ回路に検出終了信号ＳＥＬに基づくラッチ信号を与えて検出信号ＳＬ1 ～ＳＬn-2 を保持するようにしても良い。
【００８３】・上記実施形態では、レジスタ３２に予め期待値を記憶したが、これを例えば図１２のＣＰＵ３等から記憶させるようにしてもよい。また、期待値及びその反転した値を、メモリコントローラ２１がレジスタ３２に記憶した期待値を読み出してメモリ１に書き込む、又は例えばＣＰＵ３が期待値をメモリ３に書き込むようにしてもよい。
【００８４】・上記実施形態において、図２の制御回路は、最適データ検出回路３３の少なくとも一部の動作を停止させれば良く、例えば図４の一致回路４１1 ～４１n の動作を停止させるように構成してもよい。また、フリップフロップ４３と一致回路４１1 ～４１n の動作を停止させるように構成してもよい。
【００８５】以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）メモリコントローラを介して外部メモリから内部回路へデータを読み出すデータ読み出し方法であって、前記メモリにデータを読み出すための読み出し信号を出力し、該信号に応答したメモリが出力する読み出しデータを入力し、該読み出しデータを前記内部回路が取り込み可能なタイミングで出力するためのタイミング情報を記憶するタイミング較正処理を実施し、前記メモリコントローラは、通常動作時に前記タイミング情報に基づいて前記メモリからの読み出しデータを前記内部回路に出力することを特徴とするデータ読み出し方法。
（付記２）前記タイミング較正処理において、前記メモリからの入力信号を遅延させて遅延時間の異なる複数の遅延信号を生成し、該複数の遅延信号から前記内部クロック信号に基づいて前記内部回路の取り込みタイミングに適した遅延信号を検出して前記タイミング情報として記憶し、前記メモリコントローラは、通常動作時に前記タイミング情報に基づいて前記複数の遅延信号のうちの１つを選択して前記内部回路へ出力することを特徴とする付記１記載のデータ読み出し方法。
（付記３）前記タイミング較正処理において、前記内部クロック信号をカウントし、前記メモリへの読み出し信号を出力してから前記内部クロック信号に同期して前記読み出しデータが期待値と一致するまでのカウント値を前記タイミング情報として記憶し、前記メモリコントローラは、通常動作時に前記タイミング情報に基づいて前記内部回路が前記読み出しデータを取り込むタイミングを示す受け取り信号を出力することを特徴とする付記１記載のデータ読み出し方法。
（付記４）前記タイミング較正処理において、前記メモリからの入力信号を遅延させて遅延時間の異なる複数の遅延信号を生成し、該複数の遅延信号から前記内部クロック信号に基づいて前記内部回路の取り込みタイミングに適した遅延信号を検出した検出信号と、前記内部クロック信号をカウントし、前記メモリへの読み出し信号を出力してから前記内部クロック信号に同期して前記読み出しデータが期待値と一致するまでのカウント値を前記タイミング情報として記憶し、前記メモリコントローラは、通常動作時に前記タイミング情報に基づいて前記複数の遅延信号のうちの１つを選択して前記内部回路へ出力するとともに、前記タイミング情報に基づいて前記内部回路が前記読み出しデータを取り込むタイミングを示す受け取り信号を出力することを特徴とする付記１記載のデータ読み出し方法。
（付記５）前記メモリからの入力信号を遅延させて遅延時間が異なる複数の遅延信号を生成し、該複数の遅延信号の値と期待値とを比較し、前記期待値と一致する遅延信号を前記内部クロック信号に同期して取出し、該取り出した複数の遅延信号のうちの１つを優先して検出信号を生成し、該検出信号に対応する前記複数の遅延信号のうちの１つを前記内部回路へ出力することを特徴とする付記１～４のうちの何れか一項記載のデータ読み出し方法。
（付記６）前記タイミング較正処理を、初期化時に実施することを特徴とする付記１記載のデータ読み出し方法。
（付記７）前記タイミング較正処理を、定期的に実施することを特徴とする付記１記載のデータ読み出し方法。
（付記８）前記タイミング較正処理において、期待値の第１データを前記メモリの所定の第１アドレスに書き込むとともに、前記期待値と異なる第２データを前記所定アドレスの前後の第２及び第３アドレスに書き込み、前記第２アドレスから前記第３アドレスまで連続して読み出しを行い、第１アドレスの読み出し信号を出力し、前記メモリから読み出された前記第１データに基づいて前記タイミング情報を記憶することを特徴とする付記１～７のうちの何れか一項記載のデータ読み出し方法。
（付記９）内部回路とともに１つの半導体チップ上に搭載され、外部に接続されたメモリから読み出したデータを内部クロック信号に同期して取り込む内部回路に出力するメモリコントローラにおいて、前記メモリにデータを読み出すための読み出し信号を前記メモリへ出力する制御回路と、前記読み出し信号に応答したメモリが出力するデータを入力し、該データを前記内部回路が取り込み可能なタイミングで出力するためのタイミング情報を記憶し、通常動作時に前記タイミング情報に基づいて前記メモリからの読み出しデータを前記内部回路に出力する遅延データ選択回路を備えたことを特徴とするメモリコントローラ。
（付記１０）前記遅延データ選択回路は、前記メモリからの入力信号を遅延させて遅延時間の異なる複数の遅延信号を生成する遅延器と、前記複数の遅延信号と期待値とを比較し、前記期待値と一致する遅延信号から前記内部回路の取り込みタイミングに最適な遅延信号を検出して検出信号を出力し、該検出信号に基づく検出終了信号を出力する最適データ検出回路と、前記複数の遅延信号から前記検出信号に対応する信号を選択して出力する選択回路と、前記検出終了信号に応答して前記最適データ検出回路の少なくとも一部の動作を停止する制御回路と、を備えたことを特徴とする付記９記載のメモリコントローラ。
（付記１１）前記制御回路は、カウンタと記憶回路とを備え、該カウンタは、前記較正信号に応答して、タイミング較正処理時に前記内部クロック信号をアップカウントするとともに該カウント値を前記検出終了信号に応答して前記記憶回路に出力し、通常動作時にコマンド出力信号に応答して前記記憶回路から読み出したカウント値から前記内部クロック信号をダウンカウントするとともに該カウント値が所定値と一致するときに前記受け取り信号を出力することを特徴とする付記１０記載のメモリコントローラ。
（付記１２）前記最適データ検出回路は、前記複数の遅延信号がそれぞれ入力されるとともに前記期待値が入力される複数の一致回路と、前記複数の一致回路の出力信号を複数入力するアンド回路と、前記ラッチ用クロック信号に基づいて前記各アンド回路の出力信号をラッチするフリップフロップと、前記遅延信号に対応した優先順位にて前記フリップフロップの出力信号のうちの１つを優先して前記複数の検出信号を生成する優先回路と、前記複数の検出信号を論理和演算して前記検出終了信号を生成するオア回路と、を備えたことを特徴とする付記１０記載のメモリコントローラ。
（付記１３）前記遅延データ選択回路は、前記メモリからの入力信号を遅延させて遅延時間の異なる複数の遅延信号を生成する遅延器と、前記複数の遅延信号と期待値とを比較し、前記期待値と一致する遅延信号をラッチして複数の検出信号を出力し、該検出信号に基づく検出終了信号を出力する一致検出回路と、前記複数の検出信号から前記内部回路の取り込みタイミングに最適な遅延信号を選択するように生成した選択信号を出力するマイコンと、前記選択信号に応答して前記複数の遅延信号から選択した信号を出力する選択回路と、前記検出終了信号に応答して前記一致検出回路の少なくとも一部の動作を停止する制御回路と、を備えたことを特徴とする付記９記載のメモリコントローラ。
（付記１４）期待値の第１データを前記メモリの所定の第１アドレスに書き込むとともに、前記期待値と異なる第２データを前記所定アドレスの前後の第２及び第３アドレスに書き込み、前記第２アドレスから前記第３アドレスまで連続して読み出しを行い、第１アドレスの読み出し信号を出力し、前記遅延データ選択回路は前記メモリから読み出された前記第１データに基づいて前記タイミング情報を記憶することを特徴とする付記９～１３のうちの何れか一項記載のメモリコントローラ。
（付記１５）付記９～１４のうちの何れか一項記載のメモリコントローラを備えたことを特徴とする半導体集積回路装置。
【００８６】
【発明の効果】以上詳述したように、本発明によれば、周囲状況の変化やクロック周波数の変化に因らず安定に外部に接続した装置からの信号をクロック信号に同期してデータを取り込むことができるデータ読み出し方法、メモリコントローラ及び半導体集積回路装置を提供することができる。

【出願人】	【識別番号】０００００５２２３【氏名又は名称】富士通株式会社【識別番号】０００２３７６１７【氏名又は名称】富士通ヴィエルエスアイ株式会社
【出願日】	平成１２年１０月３日（２０００．１０．３）
【代理人】	【識別番号】１０００６８７５５【弁理士】【氏名又は名称】恩田博宣（外１名）
【公開番号】	特開２００２－１０８６９３（Ｐ２００２－１０８６９３Ａ）
【公開日】	平成１４年４月１２日（２００２．４．１２）
【出願番号】	特願２０００－３０３５５４（Ｐ２０００－３０３５５４）