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【発明の名称】 デバッガ装置、デバッグ方法及び記録媒体
【発明者】 【氏名】水野 勝浩
【要約】 【課題】この発明は、シリアル伝送される分岐先アドレスを完全に特定できなかった場合には分岐先アドレスを予測して復元することを課題とする。

【解決手段】この発明は、メモリイメージ・リファレンス情報と、ジャンプラベル変換手段４で生成されたジャンプラベル情報と、パラレルデータ変換手段２で生成された実行アドレスパラレル情報を受けて、これらの情報に基づいて、シリアル伝送により与えられた実行アドレスシリアル情報の内、完全に受信できなかった分岐先実行アドレスを、ＰＣトレース変換手段３により予測復元して構成される。
【特許請求の範囲】
【請求項１】 開発評価するプログラムが格納されているメモリの命令配置のメモリイメージ情報、ならびに前記プログラム内の分岐命令における分岐先アドレスのリファレンス情報を含むメモリイメージ・リファレンス情報を受けて、分岐先ラベルアドレスと、該分岐先ラベルアドレスから次のレジスタ間接分岐命令までの命令語数とからなるジャンプラベル情報を生成するジャンプラベル変換手段と、前記プログラムを実行するプロセッサからシリアル伝送により与えられる実行アドレスシリアル情報と、前記メモリイメージ・リファレンス情報を受けて、前記メモリイメージ・リファレンス情報に基づいて前記実行アドレスシリアル情報から、実行アドレスと受信アドレスビット数と実行命令数を含む実行アドレスパラレル情報を生成するパラレルデータ変換手段と、前記メモリイメージ・リファレンス情報と、前記ジャンプラベル変換手段で生成されたジャンプラベル情報と、前記パラレルデータ変換手段で生成された実行アドレスパラレル情報を受けて、前記メモリイメージ・リファレンス情報と、前記ジャンププラベル情報と、前記実行アドレスパラレル情報とに基づいて、前記プロセッサからシリアル伝送により与えられた実行アドレスシリアル情報の内、完全に受信できなかった分岐先実行アドレスを予測して復元し、復元した分岐先実行アドレスと予測精度を示す予測指標とを含む実行アドレストレース情報を生成するＰＣトレース変換手段とを有することを特徴とするデバッガ装置。
【請求項２】 開発評価するプログラムが格納されているメモリの命令配置のメモリイメージ情報、ならびに前記プログラム内の分岐命令における分岐先アドレスのリファレンス情報を含むメモリイメージ・リファレンス情報を受けて、分岐先ラベルアドレスと、該分岐先ラベルアドレスから次のレジスタ間接分岐命令までの命令語数とからなるジャンプラベル情報を生成する第１のステップと、前記プログラムを実行するプロセッサからシリアル伝送により与えられる実行アドレスシリアル情報と、前記メモリイメージ・リファレンス情報を受けて、前記メモリイメージ・リファレンス情報に基づいて前記実行アドレスシリアル情報から、実行アドレスと受信アドレスビット数と実行命令数を含む実行アドレスパラレル情報を生成する第２のステップと、前記メモリイメージ・リファレンス情報と、前記第１のステップで生成されたジャンプラベル情報と、前記第２のステップで生成された実行アドレスパラレル情報を受けて、前記メモリイメージ・リファレンス情報と、前記ジャンププラベル情報と、前記実行アドレスパラレル情報とに基づいて、前記プロセッサからシリアル伝送により与えられた実行アドレスシリアル情報の内、完全に受信できなかった分岐先実行アドレスを予測して復元し、復元した分岐先実行アドレスと予測精度を示す予測指標とを含む実行アドレストレース情報を生成する第３のステップとを有することを特徴とするデバッグ方法。
【請求項３】 開発評価するプログラムが格納されているメモリの命令配置のメモリイメージ情報、ならびに前記プログラム内の分岐命令における分岐先アドレスのリファレンス情報を含むメモリイメージ・リファレンス情報を受けて、分岐先ラベルアドレスと、該分岐先ラベルアドレスから次のレジスタ間接分岐命令までの命令語数とからなるジャンプラベル情報を生成する第１のステップと、前記プログラムを実行するプロセッサからシリアル伝送により与えられる実行アドレスシリアル情報と、前記メモリイメージ・リファレンス情報を受けて、前記メモリイメージ・リファレンス情報に基づいて前記実行アドレスシリアル情報から、実行アドレスと受信アドレスビット数と実行命令数を含む実行アドレスパラレル情報を生成する第２のステップと、前記メモリイメージ・リファレンス情報と、前記第１のステップで生成されたジャンプラベル情報と、前記第２のステップで生成された実行アドレスパラレル情報を受けて、前記メモリイメージ・リファレンス情報と、前記ジャンププラベル情報と、前記実行アドレスパラレル情報とに基づいて、前記プロセッサからシリアル伝送により与えられた実行アドレスシリアル情報の内、完全に受信できなかった分岐先実行アドレスを予測して復元し、復元した分岐先実行アドレスと予測精度を示す予測指標とを含む実行アドレストレース情報を生成する第３のステップとをコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッサ（ＭＰＵ）に内蔵したデバッグ専用回路からシリアル転送されたアプリケーションプログラムの実行アドレス情報（ＰＣトレースのシリアルデータ）をＩＣＥ（in-circuit emulator）装置が完全に受信できなかった場合に、アプリケーションプログラムのメモリイメージ・リファレンス情報を利用して、完全に受信できなかった分岐先実行アドレスを予測して復元するデバッガ装置、デバッグ方法及びデバッグ方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体に関する。
【０００２】
【従来の技術】図１５はＭＰＵのソフトウェアを開発する際に、ＩＣＥ装置ならびにデバッガ装置を用いてＭＰＵを評価する従来の開発評価システムの構成を示す図である。
【０００３】図１５において、開発評価システムは、プリント基板１００に実装されてデバッグのターゲットとなるＭＰＵ１０１、ＩＣＥ装置１１０、デバッガ装置１２０及び表示装置１３０を備えて構成されている。ＭＰＵ１０１は、ＣＰＵコア１０２とデバッグ専用回路１０３を備え、バスを介してメモリ１０４と入出力インターフェース１０５に接続されている。ＩＣＥ装置１１０は、ＭＰＵ１０１との間でデバッグ情報の入出力インターフェースとなるデバッグ回路用インターフェース１１１と、デバッグ時のトレース情報を格納するトレース情報メモリ１１２と、デバッガ装置１２０との間で入出力インターフェースとなる通信インターフェース１１３と、デバッグ回路用インターフェース１１１と通信インターフェース１１３を制御するコントローラ１１４を備えて構成されている。デバッガ装置１２０は、ＩＣＥ装置１１０との間で入出力を行う入力手段１２１と、入力手段１２１を介してＩＣＥ装置１１０から与えられた実行アドレスシリアル情報を実行アドレスパラレル情報に変換するパラレルデータ変換手段１２２と、メモリイメージリファレンス情報に基づいて実行アドレスパラレル情報を実行アドレストレース情報に変換するＰＣトレース変換手段１２３と、実行アドレストレース情報を表示装置１３０に表示させる表示手段１２４を備えて構成されている。
【０００４】ＭＰＵを組み込んだ機器のソフトウェア開発には、ＩＣＥ装置を用いた上記システムが広く使用されている。しかしながら、近年マイクロプロセッサの動作周波数が高速化するにつれて、既存のＩＣＥ装置の問題点が明らかになってきた。具体的には、ＭＰＵとＩＣＥ装置を別々の回路として製作した場合には、ＭＰＵとＩＣＥ装置間を高価なプローブで接続しなければならなくなる。さらに、両者を接続するプローブ等により両者間を転送される信号に遅延が発生し、ＭＰＵの動作周波数の高速化に対応できない状況になってきている。このような信号遅延を極力小さくするために、図１５に示すように、ＭＰＵ１０１の中に信号遅延を緩和するデバッグ専用のデバッグ専用回路１０３を設けるようになってきている。
【０００５】しかし、このデバッグ専用回路１０３は、本来のＭＰＵ１０１の機能から見て不要な機能なため、デバッグ専用の回路やデバッグ専用の信号線を多く取ることはできない。そのため、図１５に示すデバッグ専用回路１０３とＩＣＥ装置１１０間は最小限の信号線を使用したシリアル伝送にて接続されている。このシリアル伝送によりデバッグ専用回路１０３とＩＣＥ装置１１０間が接続されることで、以下に示すような不具合が発生する。
【０００６】ＭＰＵ１０１が実行するアプリケーションプログラムにおいて、分岐命令が連続して実行された場合に、ＭＰＵ１０１が分岐先アドレスをＩＣＥ装置１１０に送信できないことがある。例えば分岐先アドレスが３２ビットの場合には、分岐先アドレスをＩＣＥ装置１１０に伝送するデバッグ専用回路１０３は、シリアル伝送のため分岐先アドレスをＩＣＥ装置１１０に伝送するために３２サイクルを要することになる。このため、この分岐先アドレスが伝送中の３２サイクル以内に、ＭＰＵ１０１が実行しているアプリケーションプログラムにおいて次の分岐が発生した場合には、デバッグ専用回路１０３はこの分岐の分岐先アドレスを完全にＩＣＥ装置１１０に送信できなくなっていた。特に、命令語内に分岐先アドレスが無い“レジスタ間接分岐命令”のような場合には、分岐先アドレスがレジスタ内に格納されるので、分岐先アドレスを特定するのは不可能であった。例えば、文献「日経エレクトロニクス 1995年7月31日号 “リアルタイムトレースを５０ＭＨｚの量産用ＭＰＵで実現” 日経ＢＰ社」のP138に記載されているように、間接ジャンプが発生するプログラムにおいて、「■テーブルを使った分岐」と「■ポインターによる関数呼び出し」の場合がこの問題に該当し、双方とも分岐先アドレスを間接的に指定するものである。
【０００７】
【発明が解決しようとする課題】以上説明したように、ＭＰＵのソフトウェアを開発評価する従来のシステムにおいて、ＭＰＵの外部に設けられたＩＣＥ装置とＭＰＵ内に設けられたデバッグ専用回路との間でシリアル伝送によりデバッグ情報が伝送される構成において、分岐先アドレスがレジスタ等を介して間接的に指定される分岐命令が頻繁に実行される場合には、ＩＣＥ装置は分岐先アドレスを完全にデバッグ専用回路から受け取ることができない場合があった。このため、デバッグを確実に行うことができず、ソフトウェアの開発評価を十分に行うことが困難になるといった不具合を招いていた。
【０００８】そこで、この発明は、上記に鑑みてなされたものであり、その目的とするところは、シリアル伝送される分岐先アドレスを完全に特定できなかった場合には分岐先アドレスを予測復元して、ソフトウェアの開発評価を十分に行うことができるデバッガ装置、デバッグ方法及びデバッグ方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するために、課題を解決するための第１の手段は、開発評価するプログラムが格納されているメモリの命令配置のメモリイメージ情報、ならびに前記プログラム内の分岐命令における分岐先アドレスのリファレンス情報を含むメモリイメージ・リファレンス情報を受けて、分岐先ラベルアドレスと、該分岐先ラベルアドレスから次のレジスタ間接分岐命令までの命令語数とからなるジャンプラベル情報を生成するジャンプラベル変換手段と、前記プログラムを実行するプロセッサからシリアル伝送により与えられる実行アドレスシリアル情報と、前記メモリイメージ・リファレンス情報を受けて、前記メモリイメージ・リファレンス情報に基づいて前記実行アドレスシリアル情報から、実行アドレスと受信アドレスビット数と実行命令数を含む実行アドレスパラレル情報を生成するパラレルデータ変換手段と、前記メモリイメージ・リファレンス情報と、前記ジャンプラベル変換手段で生成されたジャンプラベル情報と、前記パラレルデータ変換手段で生成された実行アドレスパラレル情報を受けて、前記メモリイメージ・リファレンス情報と、前記ジャンププラベル情報と、前記実行アドレスパラレル情報とに基づいて、前記プロセッサからシリアル伝送により与えられた実行アドレスシリアル情報の内、完全に受信できなかった分岐先実行アドレスを予測して復元し、復元した分岐先実行アドレスと予測状況を示す予測指標とを含む実行アドレストレース情報を生成するＰＣトレース変換手段とを有することを特徴とする。
【００１０】第２の手段は、開発評価するプログラムが格納されているメモリの命令配置のメモリイメージ情報、ならびに前記プログラム内の分岐命令における分岐先アドレスのリファレンス情報を含むメモリイメージ・リファレンス情報を受けて、分岐先ラベルアドレスと、該分岐先ラベルアドレスから次のレジスタ間接分岐命令までの命令語数とからなるジャンプラベル情報を生成する第１のステップと、前記プログラムを実行するプロセッサからシリアル伝送により与えられる実行アドレスシリアル情報と、前記メモリイメージ・リファレンス情報を受けて、前記メモリイメージ・リファレンス情報に基づいて前記実行アドレスシリアル情報から、実行アドレスと受信アドレスビット数と実行命令数を含む実行アドレスパラレル情報を生成する第２のステップと、前記メモリイメージ・リファレンス情報と、前記第１のステップで生成されたジャンプラベル情報と、前記第２のステップで生成された実行アドレスパラレル情報を受けて、前記メモリイメージ・リファレンス情報と、前記ジャンププラベル情報と、前記実行アドレスパラレル情報とに基づいて、前記プロセッサからシリアル伝送により与えられた実行アドレスシリアル情報の内、完全に受信できなかった分岐先実行アドレスを予測して復元し、復元した分岐先実行アドレスと予測精度を示す予測指標とを含む実行アドレストレース情報を生成する第３のステップとを有することを特徴とする。
【００１１】第３の手段は、開発評価するプログラムが格納されているメモリの命令配置のメモリイメージ情報、ならびに前記プログラム内の分岐命令における分岐先アドレスのリファレンス情報を含むメモリイメージ・リファレンス情報を受けて、分岐先ラベルアドレスと、該分岐先ラベルアドレスから次のレジスタ間接分岐命令までの命令語数とからなるジャンプラベル情報を生成する第１のステップと、前記プログラムを実行するプロセッサからシリアル伝送により与えられる実行アドレスシリアル情報と、前記メモリイメージ・リファレンス情報を受けて、前記メモリイメージ・リファレンス情報に基づいて前記実行アドレスシリアル情報から、実行アドレスと受信アドレスビット数と実行命令数を含む実行アドレスパラレル情報を生成する第２のステップと、前記メモリイメージ・リファレンス情報と、前記第１のステップで生成されたジャンプラベル情報と、前記第２のステップで生成された実行アドレスパラレル情報を受けて、前記メモリイメージ・リファレンス情報と、前記ジャンププラベル情報と、前記実行アドレスパラレル情報とに基づいて、前記プロセッサからシリアル伝送により与えられた実行アドレスシリアル情報の内、完全に受信できなかった分岐先実行アドレスを予測して復元し、復元した分岐先実行アドレスと予測精度を示す予測指標とを含む実行アドレストレース情報を生成する第３のステップとをコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能なことを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を用いてこの発明の実施形態を説明する。
【００１３】図１はこの発明の一実施形態に係るデバッガ装置を含むソフトウェアの開発評価システムの構成を示す図である。
【００１４】図１において、この実施形態のシステムは、図１５に示すプリント基板１００に実装されたＭＰＵ１０１、ＩＣＥ装置１１０ならびに表示装置１３０と、本発明の特徴となるデバッガ装置１を備えて構成され、前述した公知文献において説明した、間接ジャンプが発生するプログラム例の「■テーブルを使った分岐」と「■ポインターによる関数呼び出し」の場合に発生する問題を解決する手段として、ＭＩＰＳアーキテクチャのＭＰＵの開発評価を行うシステムである。
【００１５】デバッガ装置１は、図１５に示すと同様の入力手段１２１と、図１５に示す従来構成のパラレルデータ変換手段１２２の機能に加えて受信アドレスビット数と実行命令数と実行アドレスを求める機能を追加し、実行アドレスパラレル情報を作成して出力するパラレルデータ変換手段２と、パラレルデータ変換手段２により作成された実行アドレスパラレル情報とメモリイメージリファレンス情報ならびにジャンプラベル情報を受けて、図１５に示す従来構成のＰＣトレース変換手段１２３の機能に加えて、完全に受信できなかった実行アドレスを予測して復元する機能を追加し、実行アドレストレース情報を作成して出力するＰＣトレース変換手段３と、メモリ・イメージリファレンス情報を受けて、ジャンプラベル情報に変換するジャンプラベル変換手段４と、ＰＣトレース変換手段３により作成された実行アドレストレース情報を受けて、図１５に示す表示手段１２４の機能に加えて、予測指標により実行アドレスの色替え表示を追加した表示手段５を備えて構成される。
【００１６】このような構成において、プリント基板１００上のメモリ１０４に格納されているアプリケーションプログラムのメモリイメージとリファレンス情報は、デバッガ装置１のメモリイメージ・リファレンス情報として格納されている。図２にメモリイメージ・リファレンス情報の一例を示す。図２において、メモリイメージ情報は、先頭アドレスとサイズとメモリイメージポインタとから構成され、リファレンス情報は、ラベル名・関数名とアドレスとから構成される。プリント基板１００上のアプリケーションプログラムを実行させるとデバッグ専用回路１０３は、ＩＣＥ装置１１０へシリアル伝送により実行アドレスシリアル情報を出力する。
【００１７】図３にシリアル伝送される実行アドレスシリアル情報の一例を示す。図３において、ｊｒ１、ｊｒ２はレジスタ間接分岐命令を表し、ｊｒ２はレジスタ間接命令なので、ｊｒ１のターゲット出力中にｊｒ２のターゲットアドレスの出力を開始する。ＤＣＬＫはデバッグ専用回路１０３のクロックを表し、ＰＣＳＴはＭＰＵ１０１の状態を表し、その状態の内ＳＴＬはパイプラインストール（実行命令なし）、ＪＭＰは分岐命令成立（実行アドレス出力あり）、ＢＲＴは分岐命令成立（実行アドレス出力なし）、ＳＥＱはシーケンシャル実行（１命令実行したことを示す）をそれぞれ表し、ＴＰＣは分岐先アドレスのシリアル伝送を表し、Ａｎは分岐先アドレスのｎビットの情報を表すものとする。図４に図３に示す実行アドレスシリアル情報のプログラムの一例を示す。
【００１８】デバッガ装置１の入力手段１２１は、ＩＣＥ装置１１０から実行アドレスシリアル情報を入力し、デバッガ装置１内に格納する。
【００１９】パラレルデータ変換手段２は、実行アドレスシリアル情報を入力し、パラレルデータ変換手段２のアルゴリズムにしたがって実行アドレスパラレル情報を作成する。図５に実行アドレスパラレル情報の一例を示す。図５において、実行アドレスパラレル情報は、受信アドレスビット数、実行命令数、実行アドレスから構成されている。パラレルデータ変換手段２は、実行アドレスパラレル情報の受信アドレスビット数を、ＰＣＳＴ情報のＪＭＰ〜ＪＭＰまでの間隔をカウントすることにより求める。実行アドレスパラレル情報の実行命令数は、ＰＣＳＴ情報のＪＭＰ〜ＪＭＰまでのＳＥＱをカウントすることにより求められる。但し、実行命令数は、レジスタ間隔分岐命令の遅延スロットのＳＥＱは数えないため、ＰＣＳＴ情報のＪＭＰ〜ＪＭＰまでの（ＳＥＱ数−１）とする。実行アドレスパラレル情報の実行アドレスは、ＰＣＳＴ情報のＪＭＰ〜ＪＭＰまでのＴＰＣ情報を下位ビットよりセットし実行アドレスを求める。ＰＣＳＴ情報が、“ＳＴＬ”、“ＳＥＱ”、“ＢＲＴ”の場合の実行アドレスの求め方は従来のアルゴリズムと同じである。ＰＣＳＴ情報が“ＳＴＬ”、“ＳＥＱ”、“ＢＲＴ”の場合には、受信アドレスビット数と実行命令数は０を設定する。
【００２０】次に、パラレルデータ変換手段２のアルゴリズムを、図６に示すアルゴリズムのフローチャートを参照し、図３に示す実行アドレスシリアル情報の例を用いて説明する。なお、図６に示すパラレルデータ変換手段２のアルゴリズム、以下順に説明するＰＣトレース変換手段３のアルゴリズムならびにジャンプラベル変換手段４のアルゴリズム内で使用しているシンボルは、図１４に一括して示す。
【００２１】図６において、まず最初のジャンプにより確定する実行アドレスを求め（ステップＳ６０１）、各種インデックスの初期化を行い（ステップＳ６０２）、シリアルデータの終了判定処理を行い（ステップＳ６０３）、終了している場合には、実行アドレスパラレル情報（ＰＣＰＡＲＡ）の保存項目の終了コードを保存し（ステップＳ６１６）、終了していない場合には、ＰＣＳＴ信号を判断し（ステップＳ６０４）、“ＪＭＰ”でないならば“ＳＥＱ”時の実行アドレスを求め（ステップＳ６０５）、“ＳＴＬ”時の実行アドレスを求め（ステップＳ６０６）、“ＢＲＴ”時の実行アドレスを求め（ステップＳ６０７）、それぞれ求めた後ステップＳ６１５に処理を移す。“ＪＭＰ”の場合には受信アドレスビット数（BIT_index ）の初期化を行い（ステップＳ６０８）、ＴＰＣ信号からＰＣアドレス（ＰＣＡＤＲ）を、下位ビット位置より順に生成し（ステップＳ６０９）、ＰＣＳＴ信号が“ＪＭＰ”に等しいか否かを判別し（ステップＳ６１０）、等しくない場合にはＰＣＳＴ信号が“ＳＥＱ”に等しいか否かを判別し（ステップＳ６１１）、等しい場合には実行命令数（OP_counter）をカウントアップする（ステップＳ６１２）。一方、等しくない場合には、受信アドレスビット数をカウントアップし（ステップＳ６１３）、ステップＳ６０９に処理を移す。ステップＳ６１０において、ＪＭＰと等しい場合には、受信アドレスビット数と実行命令数とＰＣアドレスを、実行アドレスパラレル情報として保存し（ステップＳ６１４）、ＰＣＳＴ情報を参照するためのインデックスをカウントアップする（ステップＳ６１５）。
【００２２】図７はジャンプラベル変換手段４により作成されるジャンプラベル情報の一例を示す図である。ジャンプラベル情報は、分岐先ラベルアドレス（ＡＤＲ）と、分岐先ラベルアドレスから次の間接分岐命令までの命令数（ＯＰ＿ＮＵＭ）とから構成される。
【００２３】ジャンプラベル変換手段４は、メモリイメージ・リファレンス情報のラベルや関数の先頭アドレスから実行を始めた場合に、何命令後にレジスタ間接分岐命令（図４に示すｊｒ１命令、ｊｒ２命令）を実行するかを計算する、ＳＥＲＣＨ＿ＪＭＰ関数のアルゴリズムによりジャンプラベル情報の“分岐先アドレスから次のレジスタ間接分岐命令までの命令語数”を求める。
【００２４】次に、ジャンプラベル変換手段４のアルゴリズムを、図８に示すアルゴリズムのフローチャートを参照して説明する。図８において、まず各種インデックスの初期化を行い（ステップＳ８０１）、リファレンステーブルを最後まで処理したか否かを判別し（ステップＳ８０２）、最後まで処理した場合には、ジャンプラベル情報テーブルの終了コード（ＥＮＤコード）をセットする（ステップＳ８０６）。一方、最後まで終了していない場合には、命令語のカウンタ（OP_counter）をクリアして最初の分岐先アドレスをＡＤＲに設定し（ステップＳ８０３）、分岐先ジャンプ命令までの命令数を調べるＳＥＲＣＨ＿ＪＭＰ関数を実行し（ステップＳ８０４）、リファレンステーブル参照用インデックスをカウントアップし（ステップＳ８０５）、ステップＳ８０２に処理を移す。
【００２５】次に、ＳＥＲＣＨ＿ＪＭＰ関数のアルゴリズムを、図９及び図１０のアルゴリズムのフローチャートを参照して説明する。図９あるいは図１０において、まずＳＥＲＣＨ＿ＪＭＰ関数内の変数Work_OPcounterを命令数カウンタ（OP_counter）で初期化し、変数Work_ADRを分岐先アドレス（ＡＤＲ）で初期化し（ステップＳ９０１）、分岐先アドレスから３０命令実行した箇所まで到達しているか否かが判定され（ステップＳ９０２）、到達している場合にはＳＥＲＣＨ＿ＪＭＰ関数を呼び出した所へ戻り、到達していない場合にはWork_ADRが示すアドレスの命令語をメモリイメージ情報から取り出して設定し（ステップＳ９０３）、Work_ADR番地の命令語が“ＪＭＰ”命令（検索処理）か否かを判定し（ステップＳ９０４）、ＪＭＰ命令である場合には、ジャンプラベル情報テーブルに、分岐先アドレス（REFERENCE.ADR（REFER_index））と分岐先からジャンプ命令までの命令数（WORK_OP_counter ）をセットし（ステップＳ９０７）、ＳＥＲＣＨ＿ＪＭＰ関数を呼び出した所へ戻る。一方、ＪＭＰ命令でない場合には、ＢＲＴ命令（条件が成立した場合に分岐先へジャンプする命令であり、この実施形態では、分岐前に遅延スロットを実行する）か否かを判定し（ステップＳ９０５）、ＢＲＴ命令でない場合には、分岐先からジャンプ命令までの命令数（Work_OPcounter）をカウントアップし（ステップＳ９０６）、ステップＳ９０２に処理を移す。一方、ＢＲＴ命令の場合には、分岐先からジャンプ命令までの命令数（WORK_OPcounter）をカウントアップし（ステップＳ９０８）、遅延スロットを必ず実行するＢＲＴ命令か否かを判定し（ステップＳ９０９）、遅延スロットを必ず実行するＢＲＴ命令の場合には分岐先からジャンプ命令までの命令数に１を加えた値をWork_OPcounter2 に設定し（ステップＳ９１０）、遅延スロットを実行しないＢＲＴ命令の場合には分岐先からジャンプ命令までの命令数をWork_OPcounter2 に設定し（ステップＳ９１１）、分岐成立時に分岐先アドレスをWork_ADR1に設定し（ステップＳ９１２）、分岐不成立時には分岐先アドレスをWork_ADR2に設定し（ステップＳ９１３）、ＢＲＴ命令の成立時方向の分岐先からジャンプ命令までの命令数を調べるためにＳＥＲＣＨ＿ＪＭＰ関数を実行し（ステップＳ９１４）、ＢＲＴ命令の不成立時方向の分岐先からジャンプ命令までの命令数を調べるためにＳＥＲＣＨ＿ＪＭＰ関数を実行する（ステップＳ９１５）。
【００２６】このようなＳＥＲＣＨ＿ＪＭＰ関数は、“ＡＤＲ：分岐先アドレス”と“ＯＰcouter：現時点の命令語数”を入力パラメータとし、分岐先アドレスからレジスタ間接分岐命令（“ＪＭＰ”）までの命令数を数えてジャンプラベル情報（ＪＭＰＬＡＢＥＬ）として格納する。この途中にレジスタ間接分岐命令以外の分岐命令（“ＢＲＴ”）があった場合には、成立時、不成立時の分岐先アドレスを計算して、ＳＥＲＣＨ＿ＪＭＰ関数を再帰呼び出しすることにより、全分岐先のレジスタ間接分岐命令（“ＪＭＰ”）までの命令数を数える。但し、分岐命令と遅延スロットを含めて最悪３２命令実行すると、レジスタ間接分岐命令の分岐先の実行アドレスを完全に受信できるので、命令語数を数えるのは、分岐先アドレスから３０命令実行した箇所までを対象とする。
【００２７】ＰＣトレース変換手段３は、実行アドレスパラレル情報とジャンプラベル情報を入力し、ＰＣトレース変換手段３のアルゴリズムにしたがって実行アドレストレース情報を作成する。図１１に実行アドレストレース情報の一例を示す。図１１において、実行アドレストレース情報（ＰＣＴＲＡＣＥ）は、予測指標（ＦＬＡＧ）と実行アドレス（ＡＤＲ）から構成される。予測指標は、アドレス復元機能を有するＰＣトレース変換手段３で予測した実行アドレス毎に設定する。予測指標が“０”である場合には、予測したが一致する実行アドレスが見つからなかった場合を表し、“１”である場合には、予測して一致するアドレスが１つあった場合を表し、“２”以上である場合には、予測して一致するアドレスが複数あった場合を表し、“−１”である場合には、予測なしの実行アドレスである場合を表す。
【００２８】ＰＣトレース変換手段３は、実行アドレスパラレル情報の受信アドレスビット数が、アドレスビット長（この実施形態の場合は３２ビット）未満である場合に、実行アドレスパラレル情報の実行アドレスとジャンプラベル情報の分岐先アドレスを受信アドレスビット数のみ比較し、一致した場合は、実行アドレスパラレル情報の実行命令数とジャンプラベルの情報の“分岐先アドレスから次のレジスタ間接分岐命令までの命令語数”と比較する。実行アドレスも“分岐先アドレスから次のレジスタ間接分岐命令までの命令語数”も一致した個数を実行アドレストレース情報の予測指標として格納する。実行アドレスも“分岐先アドレスから次のレジスタ間接分岐命令までの命令語数”も一致した個数が複数の場合には、最初に一致した分岐先ラベルアドレスを実行アドレストレース情報の実行アドレスとして格納する。実行アドレスパラレル情報の受信アドレスビット数が、０またはアドレスビット長と一致する場合は、実行アドレスパラメータ情報の実行アドレスを実行アドレストレース情報の実行アドレスとして格納し、予測指標は−１を格納する。
【００２９】次に、ＰＣトレース変換手段３のアルゴリズムを、図５に示す実行アドレスパラレル情報の例、図７に示すジャンプラベル情報の例、ならびに図１２及び図１３に示すアルゴリズムのフローチャートを参照して説明する。
【００３０】図１２又は図１３において、まず各種インデックスの初期化を行い（ステップＳ１２０１）、受信した実行アドレスと予測したアドレスが一致した個数をクリアし（ステップＳ１２０２）、受信した実行アドレスのビット数を判定し（ステップＳ１２０３）、受信した実行アドレスが情報コードのＥＮＤコードである場合には実行アドレストレース情報のデータ終了コードを保存し（ステップＳ１２０４）、受信した実行アドレスが“０”又は“３２”で正常な場合には、予測指標を−１として格納し（ステップＳ１２０５）、受信アドレスが不完全な場合には、ジャンプラベル（ＪＵＭＰＬＡＢＥＬ）テーブル用インデックスをクリアし（ステップＳ１２０６）、ジャンプラベル情報の検索を判定し（ステップＳ１２０７）、終了した場合には、ＰＣＰＡＲＡ、ＰＣＴＲＡＣＥテーブル用のインデックスをカウントアップし（ステップＳ１２０８）、ステップＳ１２０２に処理を移す。ステップＳ１２０７の判定において検索が終了していない場合には、受信した下位アドレスと一致するアドレスを検索し（ステップＳ１２０９）、一致するものがあるか否かを判定し（ステップＳ１２１０）、一致するものがある場合には、分岐先アドレスから次のレジスタ間接分岐命令までの命令数が一致するアドレスを検索し（ステップＳ１２１１）、一致するものがあるか否かを判定し（ステップＳ１２１２）、分岐先アドレスから次の間接ジャンプ命令までの命令数が一致した個数をカウントし（ステップＳ１２１３）、最初に一致した実行アドレスがあるか否かを判別し（ステップＳ１２１４）、ある場合には最初に一致した実行アドレスのみＰＣＴＲＡＣＥテーブルへ格納し（ステップＳ１２１５）、ＪＵＭＰＬＡＢＥＬテーブル用インデックスをカウントアップし（ステップＳ１２１６）、ステップＳ１２０７に処理を移す。
【００３１】表示手段５は、実行アドレストレース情報の実行アドレスを表示装置１３０に表示する。表示アドレスは、予測指標の値に応じて色替え表示する。表示例を以下に示す。
【００３２】
予測指標＝−１ ：青（正常）
予測指標＝１ ：黄色（予測した結果が正しい確率が高い）
予測指標＝２〜３１：赤（予測した結果が複数あるので、正しい確率が低い）
予測指標＝０ ：赤（予測不可能の文字を赤で表示）
このように、上記実施形態においては、マイクロプロセッサ（ＭＰＵ）に内蔵したデバッグ専用回路からシリアル転送されたアプリケーションプログラムの実行アドレス情報（ＰＣトレースのシリアルデータ）をＩＣＥ装置が完全に受信できなかった場合に、アプリケーションプログラムのメモリイメージ・リファレンス情報を利用して、完全に受信できなかった分岐先実行アドレスを復元することができる。また、予測復元した分岐先実行アドレスを予測指標に応じて色分けして表示することができる。
【００３３】
【発明の効果】以上説明したように、この発明によれば、デバッグ専用回路とＩＣＥ装置間をシリアル伝送にて接続することにより発生する、レジスタ間接分岐命令が頻繁に実行される場合の分岐先アドレスを特定できない場合に、分岐先アドレスを予測して復元することができる。
【出願人】 【識別番号】０００００３０７８
【氏名又は名称】株式会社東芝
【出願日】 平成１２年９月２６日（２０００．９．２６）
【代理人】 【識別番号】１０００８３８０６
【弁理士】
【氏名又は名称】三好 秀和 （外７名）
【公開番号】 特開２００２−１０８６５０（Ｐ２００２−１０８６５０Ａ）
【公開日】 平成１４年４月１２日（２００２．４．１２）
【出願番号】 特願２０００−２９２７８９（Ｐ２０００−２９２７８９）