トップ :: G 物理学 :: G06 計算;計数




【発明の名称】 トレースメモリを内蔵した半導体装置及びプロセッサ開発支援装置
【発明者】 【氏名】福島 正展

【氏名】山浦 慎一

【氏名】原 和彦

【氏名】中村 圭治

【氏名】片山 貴雄

【氏名】岩永 和彦

【氏名】高藤 浩資
【要約】 【課題】トレ−スメモリの記憶容量が比較的小さい場合でも、プログラムが正常に走行できているかを効率的にデバッグできるトレース機能をもつ半導体装置及びそのプロセッサ開発支援装置を提供することを目的とする。

【解決手段】デバック用プロセッサを備えた半導体装置において、通常処理命令と、この通常処理命令とは異なるトレースに有用なトレースメモリに出力するためのトレースメモリへの出力命令ＣＨＫＡを、プロセッサに実装し、予め設定された位置でトレースメモリにデータ書き込む。
【特許請求の範囲】
【請求項１】 デバック用プロセッサを備えた半導体装置において、通常処理命令と、この通常処理命令とは異なるトレースに有用なデータを前記トレースメモリへ出力するためのデバック用出力命令とを、プロセッサ内部に実装したことを特徴とする半導体装置。
【請求項２】 前記デバック用出力命令は実行アドレスをトレースメモリに出力するための命令であることを特徴とする請求項１に記載の半導体装置。
【請求項３】 前記半導体装置に、トレースメモリと、トレースライト信号に応じて動作するトレースアドレス生成手段と、を備え、ソフトウェアやシステムデバックのためのトレース機能を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】 前記デバック用出力命令として、これ以降のバスサイクルでトレースメモリの格納を行うトレース開始命令と、これ以降のトレースメモリへの格納は行わないトレース中止命令を備えたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】 前記プロセッサ内に、パスカウンタを備え、カウンタ値をインクリメントする命令と、カウンタ値をトレースメモリに出力するためのパスカウンタ値出力命令を有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】 前記プロセッサ内に、プロセッサのサイクル数をカウントするカウンタを備えると共に、カウンタ値をトレースメモリに出力するためのサイクルカウンタ値出力命令を有することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】 前記プロセッサ内に、トレースメモリへのデータ出力バスを持ち、そのバスに、実行アドレス、サイクルを数えるカウンタ、イベントを数えるパスカウンタを選択的に出力する手段を備え、プロセッサのトレースメモリへの出力命令により、選択的にトレースメモリへデータを書き込むことを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】 前記プロセッサ内に、トレースメモリへのデータ出力バスを持ち、そのバスに、実行アドレス、サイクルを数えるカウンタ、イベントを数えるパスカウンタを選択的に出力する手段を備え、プロセッサのトレースメモリへの出力命令により、選択的にトレースメモリへデータを書き込む際に、どのデータが出力されているかという情報も合わせてトレースメモリに書き込むことを特徴とする請求項７に記載の半導体装置。
【請求項９】 トレースメモリへの書き出しを毎バスサイクル行うと共に、前記プロセッサ内に、トレースメモリへの出力命令を持ち、トレース命令の出力命令を実行した場合には、前記プロセッサからトレースメモリへのアドレス生成器に対して、ブロックアドレスインクリメント信号を出力することを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】 通常処理命令と、この通常処理命令とは異なるトレースに有用なデータを前記トレースメモリ出力するためのデバック用出力命令とをデバッグ対象となるプロセッサ内に備え、前記デバック用出力命令は、トレース出力命令に与えられた定数引数をトレースメモリに出力するため命であることを特徴とする半導体装置。
【請求項１１】 前記半導体装置に、トレースメモリと、トレースライト信号に応じて動作するトレースアドレス生成手段と、を備え、ソフトウェアやシステムデバックのためのトレース機能を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】 デバッグ対象となるプロセッサからトレースデータを出力する際に、シリアルデータ出力と、シリアルデータを同期化するためのシリアルライト信号を生成する手段を有することを特徴とする請求項１０又は１２に記載の半導体装置。
【請求項１３】 デバッグ対象となるプロセッサからトレースデータを出力する際に、シリアルデータ出力と、シリアルデータを同期化するためのシリアルライト信号を生成する手段備え、前記デバッグ対象となる半導体装置の外部に、トレースメモリ、トレースメモリへのアドレス生成機能、トレースメモリ制御手段を有し、ソフトウェアやシステムデバッグのためのトレース機能をもつプロセッサ開発支援装置。
【発明の詳細な説明】【０００１】
【産業上の利用分野】この発明は、インサーキットエミュレータ（ＩＣＥ）等のデバッグ機能を有するマイクロプロセッサなどの半導体装置及びその開発支援装置に関する。
【０００２】
【従来の技術】マイクロコンピュータを用いたシステムの開発のために、インサーキットエミュレータが用いられる。このようなエミュレータにおいて、デバッグを支援するための機能として、ブレーク制御機能やトレース機能がある。
【０００３】トレース機能は、プロセッサがやり取するデータ、アドレス信号、及び各種制御情報を、順次蓄えていく。このときのトレースの開始及び停止の制御は、通常はプログラムがスタ−トしてから停止（ブレ−ク）するまでのトレ−ス、または、トレ−ス範囲をスタ−トポイント（トレース開始アドレス）とストップポイント（トレース停止アドレス）で指定する、又は特定のステータスメモリへのリードライトのみをトレースする等の方式がある。
【０００４】デバッグ対象となるプロセッサは、年々高速化されており、プロセッサ外部にあるトレースメモリにトレースデータをストアすることは、エミュレータ等の開発ツールにおけるスピードのボトルネックになっている。特に、トレースメモリを対象となるプロセッサの外部に持ち、プロセッサから出力されたアドレス信号、ステータス信号でトレースメモリへの格納を行う場合には、スピード的に厳しい。
【０００５】そのため、トレースデータを半導体装置内に備え、またトレースメモリへ格納を制御する制御回路を、半導体装置内に備えることで、高速化を行っているデバッグ装置も開発されている。
【０００６】しかしながら、トレースメモリを半導体装置内に備える場合には、トレースメモリの容量も限られるため、デバッグに十分な時間のトレースデータをメモリに格納することはできなくなる問題がある。
【０００７】ところで、特開平５−４６４４０号公報には、マイクロ命令中に設けられたトレースデータ選択フィードのビットパターンを用いて、トレース対象としての装置各部の状態を表わしたトレースデータのうちの１組をマイクロ命令ごとに選択するセレクタと、このセレクタによって選択されたトレースデータを格納するトレースデータ格納領域と、前記マイクロ命令ごとにその実行アドレスを格納するマイクロ命令アドレス格納領域とを具備することを特徴とするハードウェアトレーサ回路が開示されている。そして、この回路により、必要なトレースデータのみをトレースメモリに書き込むようにして、トレースメモリのサイズの小型化を図るようにしている。
【０００８】上記技術は、トレースメモリに、全てのアドレス、データ及びステータスを格納するのではなく命令毎に、どのデータが必要かをハード上で判断し、データをマルチプレクスしてトレースメモリに必要なビット幅を少なくし、トレースメモリのサイズの小型化を行うものである。
【０００９】しかしながら、この方法では、プロセッサとトレースメモリ間にデータのマルチプレクサが存在し、マルチプレクサの遅延のため高速性が犠牲になる。また、トレースメモリの格納を制御する方法は含まれないため、全てのバスサイクルを格納した場合、トレースメモリの小型化の効果は少なく、またトレースメモリの格納を外部で制御した場合、その制御回路の遅延があるため、さらに高速対応に関して欠点を有している。
【００１０】また、特開平５−１７３８３５号公報には、トレースメモリに実行アドレスを格納するのでなく、分岐の成功・不成功のみを1ビットの情報として、シフトレジスタに格納し、シフトレジスタが満杯になった場合にトレースメモリに書き出すと共に、トレースメモリのアドレスをインクリメントすることが開示されている。
【００１１】この機能によりマイクロプロセッサを介することなくより多くの分岐の成功、不成功を示すデータをトレースメモリに格納することができ、少ないメモリ容量でプログラムの流れを把握することができる。
【００１２】しかしながら、上記技術では、トレースメモリに実行アドレスが格納されないため、どこの分岐点での分岐成功／不成功かの対応がとれない。また、ハードウェア上の障害等により、プログラムが暴走している場合は、デバッグ不可能となるなどの難点がある。
【００１３】また、特開平５−１９７５９６号公報には、マイクロプロセッサと、前記マイクロプロセッサが実行するプログラムを格納している主記憶装置の間のアドレス、データ、コントロールバスの信号をトレーサ制御回路に入力し、マイクロプロセッサがあらかじめ設定されたある特定の命令を実行した場合のみに、トレースメモリにアドレス値を格納することを特徴とするトレーサが開示されている。
【００１４】しかしながら、上記技術では、プロセッサ外にトレーサ制御回路を持つため、制御回路のそのものの遅延や、プロセッサからトレーサ制御回路へのアドレス、データバスの遅延があるため、高速性という点で十分でない。また、プロセッサと主記憶とのアクセスにも、トレーサ制御回路やアドレスをラッチするレジスタがつながることになり、プロセッサの主記憶のアクセスにも負担がかかる。さらに、あらかじめ指定された命令には、装置の動作に影響を与えない入出力命令を用いた場合とあるが、装置の動作に影響を与えない命令が無い場合には、上記技術は適用できないことになり、制限が存在することになるなどの問題がある。
【００１５】また、特開平５−２４１８９５号公報には、前のブランチ状態と違ったブランチ（その前のブランチが成功で今回不成功、又はその前が不成功で今回成功）が発生したときのみ実行アドレスをアドレス・トレース・メモリ回路に格納することで、時間待ちをするようなルーチンなどでのアドレス・トレース・メモリの無駄を無くし、メモリ容量でプログラムの流れを把握するものが開示されている。
【００１６】しかしながら、上記技術は、分岐命令のトレースのみに関連する技術であり制限となっている、それ以外のプログラム部分をトレースすることはできない。また、マイクロ命令デコーダに分岐成功、不成功をデコードする回路が必要であり、また前回の分岐成功、不成功を保持しておく必要もある。このような回路は、高速化という点では、マイナス要因になるなどの問題がある。
【００１７】更に、特開平６−１８７１９３号公報には、マイクロコンピュータの実行が実行アドレスの分岐を伴うものであるか否かを判別し、分岐動作である場合には分岐実行信号を出力する判別手段をもち、分岐命令および分岐命令の前後所定ステップの命令のみをトレースメモリに格納するプログラムデバッグ装置が開示されている。
【００１８】しかし、上記技術では、分岐命令前後のトレースに関連する技術でありトレースメモリへの格納は、分岐命令が存在する必要がある。分岐命令及びその前後以外のプログラム部分をトレースすることはできない。また、マイクロコンピュタ外部の分岐実行格納アドレスメモリをあらかじめ用意するまたは、マイクロプロセッサ内に分岐命令に関わる命令であることを出力する機能が必要である。さらに、外部信号による割り込み処理による分岐動作は、トレースメモリへの判定が、できない制限が存在するなどの問題がある。
【００１９】また、特開平７−２００３５２号公報には、データプロセッサに、通常の命令とは命令コードのみ相違されるデバッグ用命令を加えた命令セットを用意し、デバッグ用命令をデバッグ用命令解析部で解析し、対応する通常命令と同じ動作を行う装置が開示されている。そして、この装置によれば、デバッグ用命令を認識しその実行過程をトレースするエミュレータを利用することにより、サブルーチンコールの際に引き渡されるパラメータなどをトレース取得できる。
【００２０】上記技術に必要なデバッグ用命令は、デバッグ用命令にはデバッグ用命令とは対になる通常の命令が存在しており、対になる命令とデバッグ用命令との相違は、命令コードのみであり、命令語長、オペランドのサイズと配置、動作、命令実行サイクル数等は、両者の間で相違はない。
【００２１】上記技術においては、リアルタイム性を全く損なわずに、デバッグツールが構成できるが、プロセッサにデバッグ用命令を組み込む必要があり、プロセッサの設計の負担が大きい、また、命令コードにデバッグ用命令を組み込むための空きが必要であり、命令の未定義エリアが不足する場合には問題となるなどの問題がある。
【００２２】
【発明が解決しようとする課題】上記したように、トレースメモリを半導体装置内に備える場合には、トレースメモリの容量も限られるため、デバッグに十分な時間のトレースデータをメモリに格納することはできなくなる問題がある。
【００２３】この発明は、上記した問題点に鑑みなされたものにして、トレ−スメモリの記憶容量が比較的小さい場合でも、プログラムが正常に走行できているかを効率的にデバッグでき、かつマイクロプロセッサが高速になってもスピードのボトルネックにならなく、かつ低コストでマイクロプロセッサのトレース機能をもつ半導体装置及びそのプロセッサ開発支援装置を提供することを目的とする。
【課題を解決するための手段】この発明は、デバック用プロセッサを備えた半導体装置において、通常処理命令と、この通常処理命令とは異なるトレースに有用なデータを前記トレースメモリへ出力するためのデバック用出力命令とを、プロセッサ内部に実装したことを特徴とする。
【００２４】上記した構成によれば、予め設定された位置でトレースメモリにデータ書き込むことができる。従って、少ないトレースメモリ記憶容量で長時間に渡って有効な情報をトレースメモリに採取することができるという効果がある。また、プロセッサ外部にトレースメモリへの書き込みを制御する回路が不要になるため、高速プロセッサにも対応するトレース機能を容易に実現できる。
【００２５】前記デバック用出力命令は実行アドレスをトレースメモリに出力するための命令であることを特徴とする。
【００２６】上記したように、実行アドレスをトレースメモリに出力するためのトレースメモリへの出力命令を持っているため、予め設定された位置でトレースメモリに書き込みするように構成できできる。
【００２７】この発明は、前記半導体装置に、トレースメモリと、トレースライト信号に応じて動作するトレースアドレス生成手段と、を備え、ソフトウェアやシステムデバックのためのトレース機能を有するように構成することができる。
【００２８】上記した構成によれば、高速マイクロプロセッサ（ＭＰＵ）がデバッグの対象の場合でも、問題なくトレース機能を使用してデバッグを行うことができる。また、比較的小容量のトレースメモリですむため、半導体装置の製造コストを安くできる。
【００２９】又、この発明は、前記デバック用出力命令として、これ以降のバスサイクルでトレースメモリの格納を行うトレース開始命令と、これ以降のトレースメモリへの格納は行わないトレース中止命令を備えることを特徴とする。
【００３０】上記した構成によれば、プログラムの詳細デバッグを行いたい場合にも、これらの命令を実行させることで、トレースメモリへの書き込みを制御することができ、少ないトレースメモリ記憶容量で詳細な情報をトレースメモリに採取することができるという効果がある。
【００３１】また、この発明は、前記プロセッサ内に、パスカウンタを備え、カウンタ値をインクリメントする命令と、カウンタ値をトレースメモリに出力するためのパスカウンタ値出力命令を有するように構成できる。
【００３２】上記した構成によれば、ループ構造を含むプログラムの場合にも、少ないトレースメモリ記憶容量で長時間に渡って有効な情報をトレースメモリに採取することができるという効果がある。
【００３３】前記プロセッサ内に、プロセッサのサイクル数をカウントするカウンタを備えると共に、カウンタ値をトレースメモリに出力するためのサイクルカウンタ値出力命令を有するように構成できる。
【００３４】上記した構成によれば、プログラムの実行時間をトレースメモリに書き込むことができ、実行時間計測機能を用いて、プログラムデバッグを行うことができる。
【００３５】前記プロセッサ内に、トレースメモリへのデータ出力バスを持ち、そのバスに、実行アドレス、サイクルを数えるカウンタ、イベントを数えるパスカウンタを選択的に出力する手段を備え、プロセッサのトレースメモリへの出力命令により、選択的にトレースメモリへデータを書き込むように構成できる。
【００３６】上記した構成によれば、プログラムの流れ、実行時間情報、ループ構造のプログラムのループ回数等の多種類のデバッグ情報が１つの小容量のトレースメモリに、長時間に渡って長時間に亘って採取することができる。
【００３７】また、この発明は、前記プロセッサ内に、トレースメモリへのデータ出力バスを持ち、そのバスに、実行アドレス、サイクルを数えるカウンタ、イベントを数えるパスカウンタを選択的に出力する手段を備え、プロセッサのトレースメモリへの出力命令により、選択的にトレースメモリへデータを書き込む際に、どのデータが出力されているかという情報も合わせてトレースメモリに書き込むように構成できる。
【００３８】上記構成によれば、トレース後の結果の解析を容易行うことができる。また、どのようなデータが格納されているかを区別する必要から、本来必要でない場所で実行アドレスのトレースメモリへの書き出し命令を挿入する必要がなくなる。
【００３９】また、この発明は、レースメモリへの書き出しを毎バスサイクル行うと共に、前記プロセッサ内に、トレースメモリへの出力命令を持ち、トレース命令の出力命令を実行した場合には、前記プロセッサからトレースメモリへのアドレス生成器に対して、ブロックアドレスインクリメント信号を出力するように構成できる。
【００４０】上記構成によれば、サブルーチンや割込みの分岐がプログラムのどの位置から分岐したかが、少ないトレースメモリ記憶容量で長時間に渡ってトレースメモリに採取することができる。
【００４１】また、この発明は、通常処理命令と、この通常処理命令とは異なるトレースに有用なデータを前記トレースメモリ出力するためのデバック用出力命令とをデバッグ対象となるプロセッサ内に備え、前記デバック用出力命令は、トレース出力命令に与えられた定数引数をトレースメモリに出力するため命であることを特徴とする。
【００４２】上記した構成によれば、トレースのビット幅を定数引数のデータ長に押さえることができ、少ないトレースメモリ記憶容量で長時間に亘って有効な情報をトレースメモリに採取することができるという効果がある。また、キャッシュメモリを持つプロセッサのように、実行アドレスがアドレスバスに出力されないプロセッサに対しても、問題なくトレース機能が実現できる。
【００４３】前記半導体装置に、トレースメモリと、トレースライト信号に応じて動作するトレースアドレス生成手段と、を備え、ソフトウェアやシステムデバックのためのトレース機能を有するように構成できる。
【００４４】上記した構成によれば、高速ＭＰＵがデバッグの対象の場合でも、問題なくトレース機能を使用してデバッグを行うことができる。また、比較的小容量のトレースメモリですむ為、半導体装置の製造コストが安い。
【００４５】また、この発明は、デバッグ対象となるプロセッサからトレースデータを出力する際に、シリアルデータ出力と、シリアルデータを同期化するためのシリアルライト信号を生成する手段を有することを特徴とする。
【００４６】上記した構成によれば、デバッグ対象となる半導体装置において、トレース機能に要求されるＩＯピンの本数を少なくできるとい効果がある。
【００４７】また、この発明は、デバッグ対象となるプロセッサからトレースデータを出力する際に、シリアルデータ出力と、シリアルデータを同期化するためのシリアルライト信号を生成する手段備え、前記デバッグ対象となる半導体装置の外部に、トレースメモリ、トレースメモリへのアドレス生成機能、トレースメモリ制御手段を有し、ソフトウェアやシステムデバッグのためのトレース機能をもつことを特徴とする。
【００４８】上記した構成によれば、デバッグ対象となる半導体装置の外部に、トレースメモリを持つため、半導体装置内に内蔵する場合と比べて、大容量のトレースメモリを持つ開発支援装置が設計可能である。その際には、より長時間に渡って、プログラムのトレースを行うことができるトレース機能をもつ開発支援装置が提供可能である。
【発明の実施の形態】以下、この発明の実施の形態につき図面を参照して説明する。図１は、この発明の第１の実施形態を示すブロック回路図である。
【００４９】図１における半導体チップ（ターゲット）１は、デバッグ対象となるプロセッサ１１、メインメモリ１６、トレースメモリ１３、及びトレースアドレス生成器周辺回路１３を備えている。
【００５０】このプロセッサ１１は、メインメモリ１６に格納されているプログラムを読み出し、データアクセスを行いながらプログラムを実行するものとする。そして、プロセッサ１１とメインメモリ１６は、アドレスバス１４、データバス１３、コントロールバス１２で接続されている。
【００５１】アドレスバス１４は、プロセッサ１１から、メインメモリ１６へのアドレスデータが出力されるバスで、プログラムを読み出すアドレスや、データアクセスの際のアドレスが出力されている。また、データバス１３は、プログラムデータやデータアクセスの際のデータがこのバスを通じて、プロセッサ１１とメインメモリ１６の間でやりとりされる。
【００５２】この発明は、プロセッサ１１内に、通常処理命令と、この通常処理命令とは異なるトレースに有用なデータを前記トレースメモリ出力するためのデバック用出力命令とが実装されている。プロセッサ１１内のデバッグを目的とするトレースメモリへの出力命令に基づき、プロセッサ１１からは、トレースメモリ１７に対してトレースメモリライト信号１８が出力される。
【００５３】また、トレースメモリ１７へのアドレス出力はトレースアドレス生成器１９より出力され、トレースメモリアドレス生成器１９には、プロセッサ１１からトレースライト信号１８が与えられる。
【００５４】トレースメモリ１７にはアドレスバス１４と接続されており、トレースメモリ１７のライトデータはアドレスバスがつながる。
【００５５】上記した図１に示す装置の動作を説明する。図２は、この実施形態で説明するデバック対象となるプログラムを示す図である。このプログラムは、メインルーチンとサブルーチン１，２及び割込みルーチン１，２で構成されている。
【００５６】このプログラムをデバッグする際に、このプログラムが設計で意図した通り走行しているかを確かめたいとすると、図２のプログラムに対して、図３のように、メインルーチン、サブルーチン１，２、割込みルーチン１，２の通過をチェックしたいポイント、例えば、メインルーチン内のいくつかのポイントとサブルーチン１，２、割込みルーチン１，２の最初の部分にこの発明の特徴となるｃｈｋａ命令を配置しておく。これは、プログラム設計者があらかじめ設定するものとする。
【００５７】ここで用いているｃｈｋａ命令とは、プロセッサ１１がこの命令を実行すると、トレースメモリ１７へのトレースライト信号１８を出力するものである。この発明では、このｃｈｋａ命令が、プロセッサ１１内に実装されている。
【００５８】アドレス生成器１９は、トレースメモリ１７へのライト信号が起こると、トレースメモリ１７へのアドレスをインクリメントする機能を持っている。
【００５９】デバッグを始める際には、トレースメモリ１７のアドレス生成器１９を初期化する必要があるが、初期化手段としては、図１には示していないが、デバッガプログラムが走行するホストコンピュター等のプロセッサ１１外部から初期化コントロールを行う方法などが考えられる。
【００６０】デバッガプログラムとは、簡単に説明すると、デバッグ対象となるプログラムをダウンロードしたり、デバッグ対象となるプロセッサのプログラムの走行、停止の制御を行ったり。プロセッサ内のレジスタ、メモリの表示、書き換えや、トレースメモリの内容を表示したりする開発ツールを構成するプログラムのことを指している。
【００６１】いま、図３のｃｈｋａ命令を含むプログラムをメインメモリ１８に転送し、図３のプログラムを走行させると、トレースメモリには、図４のような結果がプログラムトレースとして格納される。
【００６２】すなわち、プログラム走行は、以下の順番で実行されたことが分かる。
【００６３】
１）ＭＡＩＮ＿ＡＤＤＲＥＳＳ１２）ＭＡＩＮ＿ＡＤＤＲＥＳＳ２３）ＳＵＢ＿ＡＤＤＲＥＳＳ１４）ＩＮＴ＿ＡＤＤＲＥＳＳ１５）ＳＵＢ＿ＡＤＤＲＥＳＳ２６）ＭＡＩＮ＿ＡＤＤＲＥＳＳ３７）ＩＮＴ＿ＡＤＤＲＥＳＳ２８）ＩＮＴ＿ＡＤＤＲＥＳＳ１９）ＭＡＩＮ＿ＡＤＤＲＥＳＳ４１０）ＭＡＩＮ＿ＡＤＤＲＥＳＳ５【００６４】このように、本実施形態では、サブルーチンへの分岐が正確に行われているか、又は非同期に発生する割込みがプログラムのどの場所で起こっているか等、プログラムが設計者の意図した通りに走行しているかが、少量のトレースメモリ１７の結果から判ることになる。
【００６５】また、上記した第１の実施形態では、ｃｈｋａ命令の仕様は、ライト信号の生成であり、仕様として軽い。このため、少量のハードウェアの追加で、命令として容易にプロセッサに実装することが可能であり、また、この命令の実装によりプロセッサのスピードを損なうことはない。
【００６６】また、ｃｈｋａ命令の実装により、プロセッサ外部のハードウェアは、トレースメモリ１７へのアドレス生成器１９及びトレースメモリ１７と簡単でかつ高速な設計が可能であり、プロセッサと共に容易に半導体装置内に搭載し、低コストで高速なトレース機能を持つ開発支援装置が提供可能である。
【００６７】また、本実施形態で用いているｃｈｋａ命令は、ｃｈｋａ命令自体の実行アドレスをトレースメモリに書き込む命令としているが、ｃｈｋａ命令の次に実行するアドレスを書き込むというように、バスサイクルのディレイを持たせてトレースメモリに書き込む仕様でも本発明は応用可能である。
【００６８】上記した実施形態１においては、以下のような改善すればよりよい点がある。
【００６９】（１）プロセッサ自身に、少量といえどもｃｈｋａ命令のハードウェアの追加が必要である。
（２）デバッグしたいプログラムにｃｈｋａを挿入する必要がある。
（３）デバッグ対象プログラムに、ｃｈｋａ命令を埋め込むため、ｃｈｋａ命令の実行時間のために、リアルタイム性が損なわれる。
（４）ｃｈｋａ命令をプログラムに埋め込むため、デバッグ時にはプログラムサイズがオリジナルプログラムより大きくなる。
（５）プログラムの大まかな流れは判るが、全てのバスサイクルのトレースが行われないため、詳細なデバッグはできない。
（６）プログラムがループしている場合にそこにｃｈｋａ命令を配置した場合には、ループが通過する毎に、トレースメモリへの格納が起きるためトレースメモリの格納データが多くなるため、トレースメモリに要求されるサイズが大きくなる。ループ内にｃｈｋａを配置しなければ、ループが何回まわっていつ抜け出したか判らない。
（７）本実施例のトレースメモリの結果では、プログラムの実行時間が判らない。
（８）割込みやサブルーチンに分岐しているのは判るが、どこから分岐したのかが判らない。
【００７０】上記した（１）から（４）の項目については、本発明の構成上避けることができないが、低コストで高速なトレースシステムを構成する長所に比べて、小さいと考えることができる。
【００７１】上記（２）の項目に関しては、ソースプログラムを実行形式に変換するコンパイラやアセンブラ＆リンカに自動化の機能を持たせる。例えば、サブルーチンや割込みルーチンの先頭アドレスに自動的に挿入する機能を持たせれば、半自動化が可能になり、問題ない程度に軽減は可能である。
【００７２】また、（３）、（４）の項目に関しては、デバッグ後のプログラムには、ｃｈｋａ命令が埋め込まれないため、デバッグ完了後は全く問題とならない。
【００７３】上記した（５）ないし（８）の点を改良したこの発明の実施形態につき、以下に説明する。
【００７４】この発明の第２の実施形態につき説明する。ブロック構成は図１に示すものと同じ構成である。デバッグ対象となるのは、図３のプログラムで、詳細なデバッグを行いたい部分に対して、これ以降全てのバスサイクルで実行アドレスをトレースメモリ１７に出力するトレース出力のＯＮ命令と全てのバスサイクルのトレース出力を停止するトレース出力のＯＦＦ命令を、プロセッサ１１に実装するものである。
【００７５】例えば、トレースＯＮ、ＯＦＦの命令のニーモニックをｔｒｏｎ、ｔｒｏｆｆとし、図３のデバッグ対象プログラムの内、サブルーチン１内の命令の動作を詳細にデバッグしたい場合には、図５のように変更する。即ち、サブルーチン１の始めｔｒｏｎが挿入され、と終わりにｔｒｏｆｆが挿入される。
【００７６】図５のプログラムで、トレースを実施した結果を図６に示す。
【００７７】図６の結果のように、本トレース結果では、サブルーチン１の全ての命令の動きと、サブルーチン１の途中から、割込みルーチン１に分岐し、割込みルーチンからサブルーチン１に戻って、サブルーチン１が実行されるサブルーチンの最後にあるＲＥＴ命令（ここではＲＥＴ命令はサブルーチンからの復帰命令として説明している）でメインルーチンに戻ったプログラムの動きがトレースメモリ１７に格納され、プログラムの詳細な動きがデバッグできる。
【００７８】また、この第２の実施形態としてｔｒｏｎとｔｒｏｆｆ命令でプログラムでトレース範囲を指定する方法に対して、トレース範囲の選択である従来技術としてプログラムのアドレス範囲で指定し、プロセッサが出力するアドレス出力やステータス出力を監視し、アドレス範囲とマッチすればトレースメモリに格納するかどうかを判断する技術があった。この従来技術では、アドレス範囲のコンパレータのハードウェアが必要であることと、プロセッサのアドレス出力遅延、アドレス範囲のコンパレータ、トレースメモリへのライト信号の生成回路の遅延があるため、高速なプロセッサやシステムに対応できない問題があった。しかし、この第２の実施形態のように、プロセッサに、ｔｒｏｎ、ｔｒｏｆｆ命令を実装することで、より少ないハードウェアで、低コストでかつ高速なプロセッサのトレース機能をもつデバッグシステムが提供できる。
【００７９】次に、この発明の第３の実施形態を図５に示すブロック回路図に従い説明する。
【００８０】この第３の実施形態も上記した実施形態と同様にデバッグ対象となるプロセッサ１１がメインメモリ１６に格納されているプログラムを読み出し、データアクセスを行いながらプログラムを実行するものとする。
【００８１】プロセッサ１１とメインメモリ１６、アドレスバス１４、データバス１３、コントロールバス１２で接続されている。
【００８２】アドレスバス１４は、プロセッサ１１から、メインメモリ１６へのアドレスデータが出力されるバスで、プログラムを読み出すアドレスや、データアクセスの際のアドレスが出力されている。そして、データバス１３は、プログラムデータやデータアクセスの際のデータがこのバスを通じて、プロセッサ１１とメインメモリ１６の間でやりとりされる。
【００８３】この第３の実施形態では、図１の第１の実施形態と異なり、プロセッサ１１内に、システムクロックの計数カウンタ１１１、パスカウンタ１１２の２種類のカウンタを内蔵している。また、トレースメモリ１７へのデータに対しては、プロセッサ１１自身からアドレスバス１４とは別に、トレース用のデータ出力バス１１４を持っている。このデータバス１１４とトレースメモリ１７とが接続されている。
【００８４】トレースデータバス１１４は、プロセッサ１１内で、クロック計数カウンタ１１１、パスカウンタ１１２、アドレスバス１４の出力をマルチプレクサ１１３にて、選択的に出力するように構成されている。
【００８５】この第３の実施形態では、上記した第１，第２の実施形態で説明した（ｃｈｋａ）命令、（ｔｒｏｎ）命令、（ｔｒｏｆｆ）命令とは別に、プロセッサ１１内に、クロック計数カウンタ１１１の値をトレースメモリ１７へ書き込むｃｈｋｃｋ命令、パスカウンタ１１２の値をインクリメントするｉｎｃｃｔｒ命令、またパスカウンタ１１２の値をトレースメモリ１７へ書き込むｃｈｋｃｔｒ命令を実装している。
【００８６】すなわち、クロック計数カウンタ１１１は、プロセッサ１１のシステムクロックで、毎サイクルインクリメントされ、ｃｈｋｃｋ命令にてトレースメモリ１７への書き込みが行われる。クロック計数カウンタ１１１のリセットに関しては、書き込み後リセットされても良いし、プログラム走行開始時に、別途ｉｎｉｔ命令等をプロセッサ１１に実装しプロセッサ自身でリセットを行うか、又はデバッガ等の外部から直接、リセットを制御し、プログラム走行時に初期化し、停止するまでリセットを行わない方法等が考えられる。
【００８７】一方、パスカウンタ１１２は、プログラム走行時に上述のクロック計数カウンタ１１１と同様の方法で初期化され、ｉｎｃｃｔｒ命令の実行時にインクリメントされ、ｃｈｋｃｔｒ命令でパスカウンタ１１２の値をトレースメモリ１７へ書き込むと共に、書き込み後リセットされるように構成している。
【００８８】以上の構成で、図８に示す条件判定を伴うループプログラムをデバッグすることを考える。
【００８９】図８でメインＡ−１からメインＣ−４は、プログラムのアドレスとする。プログラムのＡブロックとＢブロックの間には、条件判定プログラムが存在し、条件が成立するとＢブロックにプログラムが移るが条件が成立しない場合には、Ａ−４アドレスに戻りＡブロック内をループすることになる。
【００９０】この図８のようなループを伴うプログラムをｃｈｋａ命令のみでデバッグする場合には、例えば、図８に示したようにループ内であるメインＡ−４のアドレス位置、ループの出口であるメインＢ−１の位置、更にメインＣ−１のプログラム走行をチェックしたい位置にｃｈｋａを配置したとすると、プログラム走行後のトレースメモリの結果は、図９のようになる。すなわち、ループ内のメインＡ−４の実行アドレスはループが回った回数分だけトレースメモリ１７に書き込まれるため、例えばｎ回ループを回ったとするとｎアドレス分のトレースメモリ１７を消費することになってしまう。メインＡ−４が格納されているアドレスを数えればループが何回まわったかを知ることができるが、トレースメモリ１７の消費が大きい。
【００９１】また、図９に示すように、ブロックＡ，Ｂ，Ｃの順番にプログラムが実行されたことは判るが、どれくらいの実行時間で実行されたかは判らないという問題がある。
【００９２】図８のプログラムを、図１０のようにｃｈｋｃｋ、ｉｎｃｃｔｒ、ｃｈｋｃｔｒ命令を用いて変更した場合には、トレースメモリ１７は図１１のようになる。まず、ループ命令の前のメインＡ−２のｃｈｋｃｋ命令にてその時のクロック計数カウンタ１１１の値がトレースメモリ１７にクロック値１として書き込まれ、メインＡ−３の位置のｃｈｋａ命令でメインＡ−３アドレスがトレースメモリ１７に書き込まれ、ループ内のｉｎｃｃｔｒ命令によりループが回る毎にパスカウンタ１１２がインクリメントされ、ループが抜けだしたメインＢ−１のｃｈｋｃｔｒ命令で、パスカウンタ１１２の値であるループ回数ｎがトレースメモリ１７に書き込まれ、ｃｈｋａ命令でＢ−２アドレスが書き込まれる。
【００９３】その後もｃｈｋｃｋ、ｃｈｋａ命令でクロック値２，３やメインＢ−４、メインＣ−２等の実行アドレスがトレースメモリ１７に書き込まれる。
【００９４】図１１のトレースメモリの結果で、クロック値２とクロック値１の差から、ＡブロックからＢブロックへのプログラム実行時間、クロック値３とクロック値２の差から、ＢブロックからＣブロックへのプログラム実行時間、を情報として得ることができる。
【００９５】また、ループの回数も図９のようにｎアドレスのトレースメモリを使用するのでなく、回数データとして１アドレスのみトレースメモリを使うため、小用量のトレースメモリ１７でデバッグできるメリットがある。
【００９６】また、ループがネストしている場合にも、パスカウンタ１１２を複数個用意し、ｉｎｃｃｔｒ１、ｃｈｋｃｔｒ１ｉｎｃｃｔｒ２、ｃｈｋｃｔｒ１ｉｎｃｃｔｒ３、ｃｈｋｃｔｒ１のようにトレース用命令を複数組み用意すれば、ネストループのプログラムも第３の実施形態と同様の手法でデバッグ可能である。
【００９７】また、第３の実施形態の図７では、プロセッサ１１内にクロック計数カウンタ１１とパスカウンタ１１２の両方のハードウェアを搭載しているが、不必要な場合にはどちらか一方のカウンタハードウェアとそれに関する命令を実装しても本実施形態は適用できる。
【００９８】トレースメモリ１７の読み出しと解析を行う場合に、そのデータが実行アドレスか、パスカウンタか、クロック計数値かを区別するため、第３の実施形態では、パスカウンタやクロック計数値を出力させた直後に実行アドレスを出力させている手法を採っている。
【００９９】例えば、図１１で、メインＣ−２の直前のデータはクロック計数値３であると見なすことができる方法を採用しているが、図１４に示す様に、トレースメモリ１７へのデータ種類のステータスデータとしてトレースデータに付加する方法も考えられる。この方法を用いた第４の実施例形態のシステムを図１２のブロック回路図に示す。
【０１００】この第４の実施形態４では、第３の実施形態の構成に比べて、更にトレースメモリ１７に対して、トレースデータ１１４とは別に、データステータス種類信号１１５をトレースメモリ１７への格納データとしていることを特徴としている。
【０１０１】図１２の第４の実施形態のデバッグ対象プログラムを図１３、トレース後のデータを図１４に示す。
【０１０２】図１４のトレースデータの上位２ビットには、トレースデータが実行アドレスの場合には”００”データ、クロック計数カウンタ１１１の場合には”０１”データ、パスカウンタ１１２の値の場合には”１０”データがトレースメモリ１７に情報として書き込まれる。このため、トレース解析に際して容易に解析できると共にデータを区別するための不必要なｃｈｋａ命令を配置する必要が無くなり、トレースメモリ１７の節約ができる。
【０１０３】上記した第２〜第４の実施形態で、ｔｒｏｎ、ｔｒｏｆｆ命令によるプログラム詳細解析ｉｎｃｃｔｒ、ｃｈｋｃｔｒ命令によるループ構造のプログラム解析ｃｈｋｃｋ命令によるプログラム実行時間の解析が実現可能であり、上記した（５），（６），（７）の項目の解決が行える。
【０１０４】上記した（８）の項目で挙げた割込みやサブルーチンに分岐しているのは判るが、どこから分岐したのかが判らないという問題を解決する実施形態につき以下に説明する。図１５はこの第５の実施形態の構成を示すブロック回路図である。
【０１０５】図１５のシステムは図１の構成と比較して、ブロックインクリメント信号１１８がプロセッサ１１からトレースアドレス生成器１９に更に出力されるように構成されている。
【０１０６】プロセッサ１１は、図１の第１の実施形態では、ｃｈｋａ命令により、ライト信号が出力されていたが、図１５の構成では、全てのバスサイクルでトレースライト信号が生成されるように構成されている。
【０１０７】トレースアドレス生成器１９のアドレスの出力は、全てのバスサイクルでアドレスをインクリメントするが、インクリメントは下位数ビットの範囲でしか行われない構成になっている。
【０１０８】例えば、アドレス全体で８ビットかつ下位２ビット範囲を例とすると、アドレスは下記のように、４つのアドレスをループする構造となっている。
【０１０９】
００００００００（アドレス００ｈ）
０００００００１（アドレス０１ｈ）
００００００１０（アドレス０２ｈ）
００００００１１（アドレス０３ｈ）
００００００００（アドレス００ｈ）
０００００００１（アドレス０１ｈ）
【０１１０】更に、ｃｈｋａ命令に出会うと、残り１回のバスサイクルをトレースメモリ１９へ出力した後に、ブロックインクリメント信号１１８により、アドレスの上位部分がインクリメントされる。
【０１１１】例えば、以下のようにアドレスが生成されるものとする。
【０１１２】
００００００１１（アドレス０３ｈ） ｃｈｋａ命令の前の前の命令の実行アドレス００００００００（アドレス００ｈ） ｃｈｋａ命令の前の命令の実行アドレス０００００００１（アドレス０１ｈ） ｃｈｋａ命令００００００１０（アドレス０２ｈ） ｃｈｋａ命令の次の命令の実行アドレス００００００００（アドレス１３ｈ）
０００００００１（アドレス１０ｈ）
【０１１３】この実施形態のｃｈｋａ命令は、アドレス生成のループ範囲を下位２ビットとしているが、本発明の応用として例えば３ビット、４ビットのようにデバッグしやすいビットに変更してもかまわない。また、ｃｈｋａ命令のトレース出力後、残り１回のバスサイクルをトレースメモリに出力し、ブロックインクリメント信号を発生するとしているが、別の回数にしても本特許は応用可能である。
【０１１４】第５の実施形態のブロックインクリメント信号を使った場合の、デバッグ対象プログラムを図１６に示す。また、図１６プログラムをトレースした結果データを図１７に示す。
【０１１５】図１７のトレース結果を見ると、ＭＡＩＮ＿Ａ−３のｃｈｋａ命令により、ＭＡＩＮ＿Ａ−４までが次のトレースメモリ１７のアドレスに格納され、ブロックアドレスがインクリメントされている。また、ＳＵＢ＿Ａ−０のサブルーチンの先頭にあるｃｈｋａ命令により、次のトレースメモリ１７のブロックのデータが格納されているが、このブロックのデータにより、メインプログラムのＭＡＩＮ＿Ａ−７アドレスからサブルーチンへの分岐が起こっていることが判る。
【０１１６】また、ＭＡＩＮ＿Ａ−１１のｃｈｋａ命令により、次のブロックのトレースメモリ１７のデータが格納される。トレースメモリ１７のブロック内のデータは、実行時間順には、並んでいないが、ｃｈｋａ命令の位置より、トレースメモリ解析の際に、実行時間順に容易にソートできるため問題にはならない。
【０１１７】以上の第５の実施形態により、第１の実施形態で問題となる上記（８）の項目である割込みやサブルーチンに分岐しているのは判るが、どこから分岐したのかが判らないという問題は解決できる。
【０１１８】次に、この発明の第６の実施形態を図１８に従い説明する。図１８に示す第６の実施形態は、図１の第１の実施形態と異なり、プロセッサ１１から、トレースメモリ１７への出力データバス１２０をもっている。プロセッサ１１に対して、前述した実施形態と異なり、新たなトレース出力命令であるｃｈｋｐ命令を実装している。
【０１１９】ｃｈｋｐ命令の仕様としては、命令に定数引数をもつ。この定数引数は命令コードの中に値として保持し、ｃｈｋｐ命令が実行されると、その定数がトレースメモリ１７に書き込まれるようにｃｈｋｐ命令をプロセッサ１１に実装する。
【０１２０】例えば、図２のデバッグ対象プログラムを、図１９のように書換える。図１９のプログラムを走行させた後のトレースメモリの結果は図２０のようになる。図２０の結果は、第１の実施形態の結果である図３と同様の情報量を持っている。すなわち、プログラム走行は、以下の順番に実行されたことがわかる。
【０１２１】
１）ＭＡＩＮ＿ＡＤＤＲＥＳＳ１２）ＭＡＩＮ＿ＡＤＤＲＥＳＳ２３）ＳＵＢ＿ＡＤＤＲＥＳＳ１４）ＩＮＴ＿ＡＤＤＲＥＳＳ１５）ＳＵＢ＿ＡＤＤＲＥＳＳ２６）ＭＡＩＮ＿ＡＤＤＲＥＳＳ３７）ＩＮＴ＿ＡＤＤＲＥＳＳ２８）ＩＮＴ＿ＡＤＤＲＥＳＳ１９）ＭＡＩＮ＿ＡＤＤＲＥＳＳ４１０）ＭＡＩＮ＿ＡＤＤＲＥＳＳ５【０１２２】第６の実施形態が第１の実施形態と異なる点は、トレースメモリ１７への格納データが第１の実施形態では実行アドレスであるのに対して、第６の実施形態では、ｃｈｋｐ命令で指定した定数引数の値が格納されることになる。
【０１２３】近年一般にプロセッサの実行アドレスは、３２ビット以上の場合も珍しくない状況で、このアドレスをトレースメモリ１７に格納する場合には、トレースメモリ１７のデータ幅が実行アドレスと同じ幅が好ましいため、トレースメモリ１７に要求される容量が大きくなる問題がある。しかし、本発明の第６の実施形態のように、ｃｈｋｐの引数に８ビットの定数の場合には、２５６ポイントまでのアドレスを区別することが可能であり、トレースメモリ１７が小容量でも、長時間に渡ってプログラムの実行ポイントがトレースメモリ１７に格納されることになる。
【０１２４】また、キャッシュを搭載したプロセッサの場合には、実行アドレスがアドレスバスに出力されない場合があり、第１の実施形態の場合には、アドレスデータがトレースメモリ１７に書き込めない問題が予想されるが、この第６の実施形態では、ｃｈｋｐ命令の定数引数をトレースメモリ１７に格納するため、この問題は起こらない。
【０１２５】なお、第６の実施形態６では、ｃｈｋｐ命令の定数引数を８ビットとした場合に関して説明を行ったが、その他のビット幅でも、本発明は有効である。
【０１２６】第６の実施形態を示す図１８においては、プロセッサ１１からのトレース機能の実現のため、トレースデータ出力バス１２０とトレースライト信号１８を出力しているが、図２１の第７の実施形態の様に、トレースデータシリアル出力バスとシリアルライト信号の様に、トレースメモリ機能のインターフェイスをシリアルで構成することも可能である。
【０１２７】図２１では、プロセッサ１１内に例えば、シフトレジスタ１２１を搭載し、ｃｈｋｐの定数引数をパラレル／シリアル変換し、シリアルデータ１２２として、プロセッサ１１の外部に出力すると共に、シリアルデータが出力される度にシリアルライト信号を出力する。トレースデータシリアル出力バス１２２とシリアルライト信号１２３の信号は、プロセッサ１１の外部にあるトレースメモリ制御器１２４に入力され、シリアルデータが、パラレルデータに変換され、トレースデータ１２０とトレースメモリライト信号１２５がトレースメモリ１７に出力され、定数データをトレースメモリ１７に格納することになる。トレースメモリライト信号１２５はトレースアドレス生成器１９にも与えられる。
【０１２８】第６の実施形態６と異なり、第７の実施形態では、プロセッサ１１からシリアルデータとして出力されるため、例えばトレースデータシリアル出力バス１２２とシリアルライト信号１２３の２本の信号を半導体装置のＩＯ信号に割り付けて、トレースメモリ制御器、アドレス生成器、トレースメモリを半導体装置１の外部に持たせる構成も可能である。
【０１２９】上記のように、トレースメモリを半導体装置の外部に持たせた場合には、大容量のトレースメモリを使用することができるため、半導体装置内部に持たせた場合に比べて、例えば1日や1週間等の長期に渡ってプログラムが設計通り正しく走行しているかがわかる。
【０１３０】従って、本発明は、プログラムのデバッグ時にも使用できるし、プログラムが使用されている時に、プログラム走行の異常を検出する機能としての応用も考えられる。
【０１３１】
【発明の効果】上記したように、請求項１に記載の発明では、プロセッサ内に、トレースに有用なデータをトレースメモリに出力するためのトレースメモリへの出力命令を持っているため、予め設定された位置でトレースメモリにデータ書き込むことができる。従って、少ないトレースメモリ記憶容量で長時間に渡って有効な情報をトレースメモリに採取することができるという効果がある。また、プロセッサ外部にトレースメモリへの書き込みを制御する回路が不要になるため、高速プロセッサにも対応するトレース機能を容易に実現できる。
【０１３２】また、請求項２の発明ではデバッグ対象となるプロセッサ内に、実行アドレスをトレースメモリに出力するためのトレースメモリへの出力命令を持っているため、予め設定された位置でトレースメモリに書き込みするように構成でき、少ないトレースメモリ記憶容量で長時間に渡って有効な情報をトレースメモリに採取することができるという効果がある。
【０１３３】請求項３に記載の発明によれば、デバッグ対象となるプロセッサの他に、トレースメモリ、トレースメモリへのアドレス生成機能を合わせて持ち、ソフトウェアやシステムデバッグのためのトレース機能をもつ半導体装置を構成できるため、高速なバスサイクルをもつ、高速マイクロプロセッサ（ＭＰＵ）がデバッグの対象の場合でも、問題なくトレース機能を使用してデバッグを行うことができる。また、比較的小容量のトレースメモリですむため、半導体装置の製造コストを安くできる。
【０１３４】請求項４に記載の発明によれば、デバッグ対象となるプロセッサ内に、これ以降のバスサイクルでトレースメモリへの格納を行う、トレース開始命令と、これ以降のトレースメモリへの格納を行わないトレース中止命令を備えるので、プログラムの詳細デバッグを行いたい場合にも、これらの命令を実行させることで、トレースメモリへの書き込みを制御することができ、少ないトレースメモリ記憶容量で詳細な情報をトレースメモリに採取することができるという効果がある。
【０１３５】また、従来技術としてプログラムのアドレス範囲でトレース範囲を指定し、プロセッサが出力するアドレス出力やステータス出力を監視し、アドレス範囲とマッチすればトレースメモリに格納するかどうかを判断する技術がある。その従来技術では、アドレス範囲のコンパレータのハードウェアが必要であることと、プロセッサのアドレス出力遅延、アドレス範囲のコンパレータ、トレースメモリへのライト信号の生成回路の遅延があるため、高速なプロセッサやシステムに対応できない問題があったが、請求項４に記載の発明ように、命令にてトレース格納を制御することで、より少ないハードウェアで、低コストでかつ高速なプロセッサのトレース機能をもつデバッグシステムが提供できるという効果がある。
【０１３６】また、請求項５に記載の発明では、デバッグ対象となるプロセッサ内に、パスカウンタを備え、カウンタ値をインクリメントする命令と、カウンタ値をトレースメモリに出力するためのパスカウンタ値出力命令を持っているので、ループ構造を含むプログラムの場合にも、少ないトレースメモリ記憶容量で長時間に渡って有効な情報をトレースメモリに採取することができるという効果がある。
【０１３７】請求項６に記載の発明では、デバッグ対象となるプロセッサ内に、プロセッサのサイクル数をカウントするカウンタを備えると共に、カウンタ値をトレースメモリに出力するためのサイクルカウンタ値出力命令を持っているので、プログラムの実行時間をトレースメモリに書き込むことができ、実行時間計測機能を用いて、プログラムデバッグを行うことができる。
【０１３８】請求項７に記載の発明では、デバッグ対象となるプロセッサ内に、トレースメモリへのデータ出力バスを持ち、そのバスに、実行アドレス、サイクルを数えるカウンタ、イベントを数えるパスカウンタを選択的に出力する手段を備え、プロセッサのトレースメモリへの出力命令により、選択的にトレースメモリへデータを書き込む手段を備えているので、プログラムの流れ、実行時間情報、ループ構造のプログラムのループ回数等の多種類のデバッグ情報が１つの小容量のトレースメモリに、長時間に渡って長時間に渡って採取することができるという効果がある。
【０１３９】請求項８に記載の発明では、デバッグ対象となるプロセッサ内に、トレースメモリへのデータ出力バスを持ち、そのバスに、実行アドレス、サイクルを数えるカウンタ、イベントを数えるパスカウンタを選択的に出力する手段を備え、プロセッサのトレースメモリへの出力命令により、選択的にトレースメモリへデータを書き込む際に、どのデータが出力されているかという情報も合わせて、トレースメモリに書き込む機能を備えているので、トレース後の結果の解析を容易行うことができる。また、どのようなデータが格納されているかを区別する必要から、本来必要でない場所で実行アドレスのトレースメモリへの書き出し命令を挿入する必要がなくなるという効果がある。
【０１４０】請求項９に記載の発明では、トレースメモリへの書き出しを毎バスサイクル行うと共に、デバッグ対象となるプロセッサ内に、トレースメモリへの出力命令を持ち、トレース命令の出力命令を実行した場合には、プロセッサからトレースメモリへのアドレス生成器に対して、ブロックアドレスインクリメント信号を出力する機能を持備えているので、サブルーチンや割込みの分岐がプログラムのどの位置から分岐したかが、少ないトレースメモリ記憶容量で長時間に渡ってトレースメモリに採取することができるという効果がある。
【０１４１】請求項１０に記載の発明では、デバッグ対象となるプロセッサ内に、トレース出力命令に与えられた定数引数をトレースメモリに出力するためのトレースメモリへの出力命令を備えているので、トレースのビット幅を定数引数のデータ長に押さえることができ、少ないトレースメモリ記憶容量で長時間に亘って有効な情報をトレースメモリに採取することができるという効果がある。また、キャッシュメモリを持つプロセッサのように、実行アドレスがアドレスバスに出力されないプロセッサに対しても、問題なくトレース機能が実現できる。
【０１４２】請求項１１に記載の発明では、デバッグ対象となるプロセッサの他に、トレースメモリ、トレースメモリへのアドレス生成機能を合わせて持ち、ソフトウェアやシステムデバッグのためのトレース機能をもつ開発支援機能を持った半導体装置を構成でき、高速なバスサイクルをもつ、高速ＭＰＵがデバッグの対象の場合でも、問題なくトレース機能を使用してデバッグを行うことができる。また、比較的小容量のトレースメモリですむ為、半導体装置の製造コストが安い。
【０１４３】請求項１２に記載の発明では、デバッグ対象となるプロセッサからトレースデータを出力される際に、シリアルデータで出力と、シリアルデータを同期化するためのシリアルライト信号を持っているため、デバッグ対象となる半導体装置において、トレース機能に要求されるＩＯピンの本数を少なくできるとい効果がある。
【０１４４】請求項１３に記載の発明では、デバッグ対象となる半導体装置の外部に、トレースメモリを持つため、半導体装置内に内蔵する場合と比べて、大容量のトレースメモリを持つ開発支援装置が設計可能である。その際には、より長時間に渡って、プログラムのトレースを行うことができるトレース機能をもつ開発支援装置が提供可能である。
【出願人】 【識別番号】０００００６７４７
【氏名又は名称】株式会社リコー
【出願日】 平成１２年９月２９日（２０００．９．２９）
【代理人】 【識別番号】１０００８５２１３
【弁理士】
【氏名又は名称】鳥居 洋
【公開番号】 特開２００２−１０８６４７（Ｐ２００２−１０８６４７Ａ）
【公開日】 平成１４年４月１２日（２００２．４．１２）
【出願番号】 特願２０００−２９８４４９（Ｐ２０００−２９８４４９）