半導体集積回路およびそのテスト方法

トップ :: G 物理学 :: G06 計算;計数

【発明の名称】	半導体集積回路およびそのテスト方法
【発明者】	【氏名】中平博幸
【要約】	【課題】出力部よりも高速な内部回路の経路信号を最小時間で過不足なく取り出す。【解決手段】出力部より高速に動作する内部回路１０１の複数の経路信号のうち、少なくともひとつを選択し、内部回路の動作クロックＮ回毎に1回だけラッチする選択回路１０２と、動作クロックＮ回のうち、どの回でラッチするかを決定するタイミング制御回路１０３を有し、入力データをＮ回連続で繰り返し、その繰り返しごとにラッチイネーブル信号のタイミングを変更することで、内部信号を低速に間断なく取り出す。

【特許請求の範囲】
【請求項１】入力データに対して処理を行う半導体集積回路であって、動作クロックを使用し、出力部より高速に動作する内部回路と、前記内部回路の複数の経路信号のうち、少なくともひとつを選択し、前記動作クロックＮ回ごとに1回だけラッチする選択回路と、活性化信号で活性化され前記動作クロックＮ回のうち、どの回でラッチするかを決定するタイミング制御回路を有することを特徴とする半導体集積回路。
【請求項２】入力データに対して処理を行う半導体集積回路であって、動作クロックを使用し、出力部より高速に動作する内部回路と、前記動作クロックをＮ分周し、一定期間ごとに位相をシフトする分周クロックを生成するタイミング制御回路と、前記内部回路の複数の経路信号のうち、少なくともひとつを選択し、前記分周クロックでラッチする選択回路を有することを特徴とする半導体集積回路。
【請求項３】前記一定期間ごとにシフトする位相は動作クロック1周期分であることを特徴とする請求項２記載の半導体集積回路。
【請求項４】前記一定期間とは入力データの長さと同じ、もしくは、少なくとも入力データの長さよりも大きいＮの倍数であることを特徴とする請求項２記載の半導体集積回路。
【請求項５】記録媒体より読取ヘッドで読み出したアナログ信号を入力とする半導体集積回路であって、少なくとも、前記入力されたアナログ信号のゲインを調整する可変ゲインアンプと、前記可変ゲインアンプの出力をフィルタリングするアナログフィルタと、前記アナログフィルタを入力とし、アナログ信号をデジタル信号に変換するアナログ・デジタル変換器（Analog to Digital Converter）と、前記デジタル信号をフィルタリングするＦＩＲ（Finite Impulse Response）と、前記ＦＩＲの出力データを復号するビタビ復号器と、前記アナログ・デジタル変換器、前記ＦＩＲ、前記ビタビ復号器内部の経路信号のうち、少なくとも１つを選択し、クロックによってラッチする選択回路と、前記ＰＬＬの出力クロックをＮ分周にした分周クロックと、前記同期パターン信号と前記動作クロックとによって前記選択回路へ供給する前記クロックを発生するタイミング制御回路とを有することを特徴とする半導体集積回路。
【請求項６】前記タイミング制御回路の選択回路へ供給するクロックは一定期間ごとに位相がシフトすることを特徴とする請求項５記載の半導体集積回路。
【請求項７】前記一定期間とは同期パターン信号間の長さの整数倍であることを特徴とする請求項６記載の半導体集積回路。
【請求項８】入力データに対して処理を行う半導体集積回路であって、動作クロックを使用し、出力部より高速に動作する内部回路と、前記内部回路の経路信号のうち、少なくとも一つを選択し、クロックによってラッチする選択回路と、前記動作クロックをＮ分周し、一定の期間ごとに位相をシフトするクロックを生成し、前記選択回路に供給するタイミング制御回路と、内部回路よりも低速な記憶装置と、前記選択回路に同期して前記記憶装置の制御信号の生成する記憶装置制御回路とを有することを特徴とする半導体集積回路。
【請求項９】前記内部回路への入力データを生成する入力パターン生成回路と、前記内部回路への入力データとして、前記入力パターン生成回路の出力、あるいは外部からの入力のどちらかを選択する第2の選択回路とを備えた請求項１、２または８のいずれかに記載の半導体集積回路。
【請求項１０】テストパターンを使用した半導体集積回路のテスト方法であって、前記テストパターンをＮ回繰り返し入力し、前記テストパターンを繰り返すごとに動作クロックをＮ分周した分周クロックの位相をシフトし、前記分周クロックを用いて前記半導体集積回路内の信号を出力することを特徴とする半導体集積回路のテスト方法。
【請求項１１】テストパターンを使用した半導体集積回路のテスト方法であって、前記テストパターンをＮ回繰り返し入力し、動作クロックで動作し、出力部よりも高速で動作する内部回路と、前記テストパターンが繰り返されるごとに前記動作クロックと同じ周期だけ位相がシフトしたＮ分周クロックを生成するタイミング制御回路と、前記内部回路の複数の信号経路のうち１つを選択し前記Ｎ分周クロックでラッチする選択回路とを含み、前記選択回路を介して、前記内部回路の信号を出力することにより、前記出力部よりも高速で動作する前記内部回路の信号を間引くことなく出力可能としたことを特徴とする半導体集積回路のテスト方法。
【請求項１２】前記テストパターンは半導体集積回路内部で生成することを特徴とする請求項１０または１１記載の半導体集積回路のテスト方法。
【請求項１３】前記内部回路よりも低速なＬＳＩテスタでの測定が可能にしたことを特徴とする請求項１１または１２記載の半導体集積回路のテスト方法。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、出力部よりも高速で動作する内部回路を有する半導体集積回路およびそのテスト方法に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路はマイクロプロセッサ（ＭＰＵ）、デジタルシグナルプロセッサ（ＤＳＰ）に代表されるように、その内部回路の動作クロックの周波数は高速化の一途をたどっており、現時点では１ＧＨｚを越えるものも発表されている。
【０００３】一方で、これらの入出力部は内部回路ほどには高速化が進まず、内部の１０分の１程度にとどまっている。このように半導体集積回路の内外の動作周波数差は広がるばかりであり、内部回路の信号をリアルタイムでモニタしようとしても入出力部が追従できないため、ＬＳＩテスタでの測定やプログラムのデバッグは非常に困難なものとなっている。
【０００４】そこで、ＭＰＵやＤＳＰでは内部に搭載しているオンチップメモリを利用している。高速な動作クロックで内部回路を動かし、その結果を一時的にオンチップメモリに記憶し、入出力部に適した速度、つまり、内部回路の動作クロックよりも低速な速度で、アクセスすることによって、測定やデバッグを実現している。
【０００５】
【発明が解決しようとする課題】しかしながら、すべての半導体集積回路にオンチップメモリが搭載されているわけではない。ＭＰＵやＤＳＰは測定やデバッグが主目的でオンチップメモリを搭載しているのではなく、機能上、必要だから搭載しているのである。
【０００６】これに反して、ＨＤＤやＤＶＤの信号処理系に使用されているデジタルリードチャネルＬＳＩでは、ＨＤＤやＤＶＤの転送速度の高速化に比例して、内部回路も高速化しているが、機能上、オンチップメモリは必須ではないし、測定やデバッグのためにオンチップメモリを搭載することは面積、消費電力などコストの点で不利になってしまう。
【０００７】高速な内部回路の信号を低速な出力部でも測定できるようにするために、例えば、特開平５－１５２４１５号公報には、図１３に示したように入力データに対応して複数クロックに１つの割合でサンプリングしたデータを取り出すテスト回路を設ける、という半導体集積回路が提案されている。
【０００８】前記公報に開示された半導体集積回路を利用すれば、図１４に示すように出力する内部回路の信号の周波数を大幅に低減できるから、簡単な回路でかつ安定に実動作状態で生成されたテストが可能であるが、この半導体集積回路では、出力されるデータ自体は間引いているため、内部回路の信号をすべて出力できるわけではない。
【０００９】その上、ある一定の長さを持ったテストベクタによりテストする場合には、連続して入力される入力データに同期して特定のタイミングでサンプリングタイミングを変えることができなければ、最小時間で内部回路の信号を過不足なく取り出すことは不可能である。
【００１０】本発明は、かかる点に鑑み、出力部よりも高速で動作する内部回路の信号をモニタできるテスト回路を有する半導体集積回路およびそのテスト方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】この目的を達成するために、本発明の第１の半導体集積回路は、動作クロックを使用し、出力部より高速に動作する内部回路と、前記内部回路の複数の経路信号のうち、少なくともひとつを選択し、前記動作クロックＮ回ごとに1回だけラッチする選択回路と、前記動作クロックＮ回のうち、どの回でラッチするかを決定するタイミング制御回路を有することを特徴とする。
【００１２】本発明の第２の半導体集積回路は、動作クロックを使用し、出力部より高速に動作する内部回路と、前記動作クロックをＮ分周し、一定期間ごとに位相をシフトする分周クロックを生成するタイミング制御回路と、前記内部回路の複数の経路信号のうち少なくともひとつを選択し、前記分周クロックでラッチする選択回路を有することを特徴とする。
【００１３】本発明の第３の半導体集積回路は、少なくとも、前記入力されたアナログ信号のゲインを調整する可変ゲインアンプと、前記可変ゲインアンプの出力をフィルタリングするアナログフィルタと、前記アナログフィルタを入力とし、アナログ信号をデジタル信号に変換するＡＤ変換器と、前記デジタル信号をフィルタリングするＦＩＲと、前記ＦＩＲの出力データを復号するビタビ復号器と、前記ＡＤ変換器、前記ＦＩＲ、前記ビタビ復号器内部の経路信号のうち、少なくとも１つを選択し、クロックによってラッチする選択回路と、前記ＰＬＬの出力クロックをＮ分周にした分周クロックと、前記同期パターン信号と前記動作クロックとによって前記選択回路へ供給する前記クロックを発生するタイミング制御回路を有することを特徴とする。
【００１４】本発明の第４の半導体集積回路は、動作クロックを使用し、出力部より高速に動作する内部回路と、前記内部回路の経路信号のうち少なくとも一つを選択し、クロックによってラッチする選択回路と、前記動作クロックをＮ分周し、一定の期間ごとに位相をシフトするクロックを生成し、前記選択回路に供給するタイミング制御回路と、内部回路よりも低速な記憶装置と、前記選択回路に同期して前記記憶装置の制御信号の生成する記憶装置制御回路を有することを特徴とする。
【００１５】本発明の第１の半導体集積回路のテスト方法は、テストパターンをＮ回繰り返し入力し、前記テストパターンを繰り返すごとに動作クロックをＮ分周した分周クロックの位相をシフトし、前記分周クロックを用いて前記半導体集積回路内の信号を出力することを特徴とする。
【００１６】本発明の第２の半導体集積回路のテスト方法は、テストパターンをＮ回繰り返し入力し、動作クロックで動作し、出力部よりも高速で動作する内部回路と、前記テストパターンが繰り返されるごとに前記動作クロックと同じ周期だけ位相がシフトしたＮ分周クロックを生成するタイミング制御回路と、前記内部回路の複数の信号経路のうち１つを選択し前記Ｎ分周クロックでラッチする選択回路を含み、前記選択回路を介して、前記内部回路の信号を出力することにより、前記出力部よりも高速で動作する前記内部回路の信号を間引くことなく出力可能としたことを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態について図面を参照にしながら説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。また、以下の各図において同一機能を有する構成部分には同一番号を付して説明を省略する場合がある。
【００１８】（実施の形態１）図１は、本発明の第１の実施形態における半導体集積回路の構成を示すものである。
【００１９】図１において、１００は半導体集積回路、１０１は周期TのクロックSCLKで動作する順序回路や組み合わせ回路を含む内部回路、１０２は選択信号TSELによって内部回路１０１の経路信号iBUSesのうち一つを選択し、その選択した信号を、クロックBCLKおよびラッチイネーブル信号T#ENによりラッチし選択出力TOUTとして出力する選択回路、１０３はタイミング設定信号により動作内容を設定し、活性化信号ENABLEによって活性化するタイミング制御回路である。
【００２０】内部回路１０１はデータ出力としてデータ出力DOUTを持つが、内部回路１０１の動作速度は出力部のそれよりも速いので、そのまま内部回路の信号を出力することはできない。ここでは図示していないが、通常はシリアル・パラレル変換を使い、信号を並列化することで、出力周波数を落としている。
【００２１】選択回路１０２において、１１０は多入力１出力のマルチプレクサ、１１１はクロックをBCLKとするフリップフロップ回路、１１２は選択した信号を一方の入力とし、ラッチイネーブル信号T#ENを他方の入力とする論理積回路である。
【００２２】タイミング制御回路１０３において、１２０はクロックCLK、活性化信号ENABLEおよびタイミング設定信号を用いてクロックSCLKとクロックBCLKを生成するクロックゲート回路、１２１はタイミング設定信号と活性化信号ENABLEとクロックBCLKとにより選択回路１０２に供給するラッチイネーブル信号T#ENを生成するタイミングを与えるカウンタ回路、１２２はラッチイネーブル信号T#ENを生成するラッチイネーブル信号生成回路である。
【００２３】次に、図１を参照して、本実施の形態の動作を説明する。説明の容易化のために、入力データDINの長さＬは２５６、クロックラッチ比Ｎは４とする。
【００２４】ここで、入力データDINはクロックCLKに同期して入力されるものとし、クロックラッチ比とはクロックCLK Ｎ回ごとに1回だけ選択回路の出力の更新を表すものとする。
【００２５】今、Ｎ回だけ入力データを繰り返すので、半導体集積回路１００に入力する全入力データ長ＬはＬ×Ｎ＝１０２４となる。また、選択回路１０２の出力は、テストモード時のみに用いられるとすると、通常は消費電力を抑えるために出力されず、タイミング制御回路１０３からラッチイネーブル信号T#ENも出力されない。
【００２６】そこでテストモード時にはこれらの動作を有効にするためのテストモード切替にタイミング設定信号が使用される。タイミング設定信号はテストモード切替、入力データ長Ｌ、クロックラッチ比Ｎの設定を行うために用いるものである。
【００２７】図２にタイミング制御回路１０３の構成例を示す。クロックゲート回路１２０はクロックCLK、活性化信号ENABLE、テストモード切替信号を入力とし、クロックBCLKを出力とする論理積回路で構成され、カウンタ回路１２１は、クロックBCLKで動作する入力データ長LだけカウントするCOUNT-Bとクロックラッチ比NだけカウントするCOUNT-Aとから構成されている。
【００２８】図２ではカウンタの出力のみを図示しており、実際の回路例ではない。実回路としては従来より用いられている同期式カウンタであればよい。
【００２９】COUNT-Bは０から始め、２５５までカウントすると０に戻り、再びカウントを始める。このときCOUNT-Aは＋１される。
【００３０】COUNT-AがＮ＝４より小さい場合はCOUNT-AおよびCOUNT-Bは動作を繰り返す。
【００３１】ラッチイネーブル信号生成回路１２２はCOUNT-Aの2ビットa1,a0とCOUNT-Bの下位2ビットb1,b0とが一致したときのみHIGHとなるラッチイネーブル信号T#ENを出力する論理回路、ここでは排他的論理和回路１２３が２個とそれらの出力の論理積回路１２４で構成されている。
【００３２】一般的に述べると、COUNT-Bは入力データ長Lだけカウントできるビット数が必要で、COUNT-Aはクロックラッチ比Ｎだけカウントできるビット数が必要である。ラッチイネーブル信号生成回路は、COUNT-Aと同じビット数だけ、COUNT-Bの下位ビットを必要とする。そしてそれらの値を比較できる回路構成であればよい。
【００３３】図３を参照して、各回路、各信号の動作のタイミングを説明する。
【００３４】まず、上記で説明したようにタイミング設定信号により各種設定を行う。
【００３５】次に活性化信号ENABLEによってタイミング制御回路１０３を活性化するとともに入力データDINを内部回路１０１に与える。入力データDINから内部回路１０１の経路信号iBUSesが出力されるまでのレイテンシが1Tであるとすると、図３のようなタイミングでiBUSesからデータが出力される。
【００３６】ここで図３のデータに付与した番号はデータの順番を示したものであり、値そのものではない。また内部回路１０１の経路信号iBUSesの出力レイテンシは経路信号ごとに異なるものであり、ここではその一例のみを示している。
【００３７】ラッチイネーブル信号T#ENはタイミング制御回路１０３の動作からクロックCLKの4回ごとに1回だけHIGHになるが、それはCOUNT-Bの下位2ビットがCOUNT-Aの値と一致した場合である。つまり、1回目の入力データDINを入力する際には０、４、８…でT#ENはHIGHとなり、2回目には１、５、９…、3回目には２、６、１０…、4回目には３、７、１１…でT#ENはHIGHとなる。
【００３８】その場合、選択出力TOUTは図３のように０、４、８…２５２、１、５… と4個おきに出力されるので、同じ入力データDINを4回繰り返すことによって、０、４…２５２、１、５…２５３、２、６…２５４、３、７…２５５という結果が間断なく得られる。
【００３９】すべての結果が得られた後、これらを並び替えれば、入力データDINの０～２５５に対して処理を行った内部回路１０１の経路信号iBUSesのうちの１つについてTOUTの０～２５５として出力されたことになるのである。
【００４０】入力データ長Ｌが２５５のようにＮ＝４の倍数でない場合、Lよりも大きく最もＮ＝４の倍数に近い値をカウンタCOUNT-Bに設定する。この場合、２５６である。つまり、Ｌ＝２５５の場合でも上記と同様の設定をすればよい。
【００４１】（実施の形態２）図４は、本発明の第２の実施形態における半導体集積回路の構成を示すものである。図４において、２００は半導体集積回路、２０２は選択信号TSELによって内部回路１０１の経路信号iBUSesのうち一つを選択し、その選択した信号を、選択クロックTCLKによりラッチし選択出力TOUTとして出力する選択回路、２０３はタイミング設定信号により動作内容を設定し、活性化信号ENABLEによって活性化するタイミング制御回路である。
【００４２】選択回路２０２はマルチプレクサ１１０およびクロックを選択クロックTCLKとするフリップフロップ回路１１１とで構成されている。
【００４３】タイミング制御回路１０３において、２２１はタイミング設定信号と活性化信号ENABLEとクロックBCLKとにより選択回路２０２に供給する選択クロックTCLKを生成するタイミングを与えるカウンタ回路、２２２は選択クロックTCLKを生成する選択クロック生成回路である。
【００４４】次に、図４を参照して、本実施の形態の動作を説明する。説明の容易化のために、入力データDINの長さＬは２５６、クロック分周比Ｎは４とする。ここで、入力データDINはクロックCLKに同期して入力されるものとする。
【００４５】今、Ｎ回だけ入力データを繰り返すので、半導体集積回路２００に入力する全入力データ長ＬはＬ×Ｎ＝１０２４となる。また、選択回路２０２の出力は、テストモード時のみに用いられるとすると、通常は消費電力を抑えるために出力されず、タイミング制御回路２０３から選択クロックTCLKも出力されない。
【００４６】そこで、テストモード時には、これらの動作を有効にするためのテストモード切替にタイミング設定信号が使用される。タイミング設定信号はテストモード切替、入力データ長Ｌ、分周比Ｎの設定を行うために用いるものである。
【００４７】図５にタイミング制御回路２０３の構成例を示す。カウンタ回路２２１は、クロックBCLKで動作する入力データ長LだけカウントするCOUNT-Bとクロック分周比ＮだけカウントするCOUNT-Aとから構成されている。
【００４８】図５ではカウンタの出力のみを図示しており、実際の回路例ではない。実回路としては従来より用いられている同期式カウンタであればよい。COUNT-Bは０から始め、２５５までカウントすると０に戻り、再びカウントを始める。このときCOUNT-Aは＋１される。COUNT-AがＮ＝４より小さい場合はCOUNT-AおよびCOUNT-Bは動作を繰り返す。
【００４９】選択クロック生成回路２２２はCOUNT-Aの2ビットによって出力を決定するマルチプレクサ２２３と、クロックをBCLKとするフリップフロップ回路２２４とCOUNT-Bの下位2ビット目を反転出力するインバータ２２５で構成されている。
【００５０】図５に示したように[a1,a0]＝００のときはインバータ２２５の出力、[a1,a0]＝０１のときはインバータ２２５の出力をフリップフロップ回路２２４により１Ｔだけ遅延させたものを出力し、[a1,a0]＝１０のときはインバータ２２５の出力をフリップフロップ回路２２４により２Ｔだけ遅延させたものを出力し、[a1,a0]＝１１のときはインバータ２２５の出力をフリップフロップ回路２２４により３Ｔだけ遅延させたものを出力するように構成する。
【００５１】一般的に述べると、COUNT-Bは入力データ長Lだけカウントできるビット数が必要であり、COUNT-Aはクロック分周比Ｎだけカウントできるビット数が必要である。マルチプレクサへの入力としては分周比に相当する信号を割り当てればよい。２の階乗だけではなく、整数の分周比でも実現は可能だが、２の階乗の場合は、COUNT-Bにおいて分周比に相当するビットが容易に割り当てられるという長所がある。Ｎ＝４ならば下位2ビット目b1、Ｎ＝１６ならば下位4ビット目b3である。
【００５２】一方、マルチプレクサ２２３への入力もCOUNT-Aの値と同じだけのフリップフロップ回路の段数を通すように構成すればよい。その上、様々な分周比に対応するためにCOUNT-Bにおいて割り当てるビットを選択できるようにすることはマルチプレクサなどを使えば非常に容易に実現できる。
【００５３】図６を参照して、各回路、各信号の動作のタイミングを説明する。
【００５４】まず、上記で説明したようにタイミング設定信号により各種設定を行う。
【００５５】次に、活性化信号ENABLEによってタイミング制御回路２０３を活性化するとともに入力データDINを内部回路１０１に与える。入力データDINから内部回路１０１の経路信号iBUSesが出力されるまでのレイテンシが1Tであるとすると、図６のようなタイミングでiBUSesからデータが出力される。
【００５６】ここで図６のデータに付与した番号はデータの順番を示したものであり、値そのものではない。また、内部回路１０１の経路信号iBUSesの出力レイテンシは経路信号ごとに異なるものであり、ここではその一例のみを示している。
【００５７】選択クロックTCLKはタイミング制御回路２０３の動作からクロックCLKを4分周したものであるが、1回目の入力データDINを入力する際にはCOUNT-Bの値が0,1のときHIGHになるように分周され、2回目にはCOUNT-Bの値が1,2のとき、3回目にはCOUNT-Bの値が2,3のとき、4回目にはCOUNT-Bの値が3,0のときにHIGHになるように分周される。
【００５８】その場合、選択出力TOUTは図６のように０、４、８…２５２、１、５… と4個おきに出力されるので、同じ入力データDINを４回繰り返すことによって、０、４…２５２、１、５…２５３、２、６…２５４、３、７…２５５という結果が間断なく得られる。
【００５９】すべての結果が得られた後、これらを並び替えれば、入力データDINの０～２５５に対して処理を行った内部回路１０１の経路信号iBUSesのうちの１つについてTOUTの０～２５５として出力されたことになるのである。
【００６０】（実施の形態３）図７は、本発明の第３の実施形態における半導体集積回路の構成を示すものである。図７において、３００は半導体集積回路、３０２は選択信号TSELによって、iBUSesの中から選択した信号を選択クロックでラッチし、TOUTとして出力する選択回路、３０３は選択クロックTCLKを生成するタイミング制御回路、３５０はDVDでは光ディスク、HDDでは磁気ディスクといった記録媒体、３５１は記録媒体３５０からの信号を読み取る読取ヘッド、３５２は読取ヘッド３５１からのアナログ入力信号を適応的に増幅する可変ゲインアンプ（VGA）、３５３は可変ゲインアンプ３５２の出力をフィルタリングするアナログフィルタ（CTF）、３５４はアナログフィルタ３５３の出力を入力とし、アナログ信号をデジタル信号に変換するアナログ・デジタル変換器（ADC：Analog to Digital Converter）、３５５はデジタル信号をフィルタリングするデジタルFIRフィルタ（FIR：Finite Impulse Response）、３５６はデジタルFIRフィルタの出力データを復号するビタビ復号器、３５７はＡＤ変換器もしくはデジタルFIRフィルタの少なくとも一方を用いてクロックおよび同期パターン信号を抽出するＰＬＬ、３５８は半導体集積回路３００以外、例えばＣＰＵから設定を行うことで選択信号TSELやタイミング設定信号を生成するＣＰＵインタフェース回路（CPUIF）である。
【００６１】ビタビ復号器３５６はデータ出力としてDOUTを持つが、ビタビ復号器３５６の動作速度は出力部のそれよりも速いので、そのまま内部回路の信号を出力することはできない。ここでは図示していないが、通常はシリアル・パラレル変換を使い、信号を並列化することで、出力周波数を落としている。
【００６２】実施の形態１や２に相当する内部回路１０１は、ここではデジタルFIRフィルタ３５５やビタビ復号器３５６であるが、他の高速なデジタル部への変更または追加してもよい。
【００６３】次に、図７を参照して、本実施の形態の動作を説明する。説明の容易化のために、クロック分周比Ｎは４、同期パターン信号は1回の入力データでＭ＝４現れるものとし、同期パターン信号は入力データ１４８８ごとに1回現れるものとする。
【００６４】今、Ｎ回だけ入力データを繰り返す。また、選択回路３０２の出力はテストモード時のみに用いられるとすると、通常は消費電力を抑えるために出力されず、タイミング制御回路３０３から選択クロックTCLKも出力されない。
【００６５】そこでテストモード時にはこれらの動作を有効にするためのテストモード切替にタイミング設定信号が使用される。タイミング設定信号はテストモード切替、同期パターン信号出現回数Ｍ、分周比Ｎの設定を行うために用いるものである。図８にタイミング制御回路３０３の構成例を示す。カウンタ回路３２１は、同期パターン信号SYNCLKで動作し、同期パターン出現回数ＭだけカウントするCOUNT-Bとクロック分周比ＮだけカウントするCOUNT-Aとから構成されている。
【００６６】図８ではカウンタの出力のみを図示しており、実際の回路例ではない。実回路としては従来より用いられている同期式カウンタであればよい。
【００６７】COUNT-Bは0から始め、3までカウントすると0に戻り、再びカウントを始める。このときCOUNT-Aは＋１される。COUNT-AがＮ＝４より小さい場合はCOUNT-AおよびCOUNT-Bは動作を繰り返す。
【００６８】選択クロック発生回路３２２は、クロックBCLKをＮ分周する分周器３２３とマルチプレクサ２２３と1Tだけ遅延するフリップフロップ回路２２４とで構成されている。機能は実施の形態２で述べたものとほぼ同じなのでここでは割愛する。
【００６９】図９を参照して、各回路、各信号の動作のタイミングを説明する。まず、上記で説明したようにCPUIFを介してタイミング設定信号により各種設定を行う。
【００７０】同期パターン信号の一例を示す。アナログ入力信号が図のように14T連続1、4T連続0となったときを同期パターンと呼ぶことにし、そのパターンを検出すると1TだけHIGHになる信号を同期パターン信号SYNCLKとする。なお、これは一例にすぎず、１４Ｔ／４Ｔという数字自体に何ら制約を受けるものでないことは明白である。
【００７１】次に活性化信号ENABLEによってタイミング制御回路３０３を活性化するとともにアナログ入力信号AINを半導体集積回路３００に与える。ＡＤ変換器３５４の出力ADCOUTからiBUSesまでの出力レイテンシを1とすると、図のようなタイミングでiBUSesからデータが出力される。
【００７２】ここで図９のデータに付与した番号はデータの順番を示したものであり、値そのものではない。また経路信号iBUSesの出力レイテンシは経路信号ごとに異なるものであり、ここではその一例のみを示している。
【００７３】選択クロックTCLKは分周器３２３で4分周したものをマルチプレクサ２２３を通して出力したものであるが、その出力はカウント回路３２１のCOUNT-Aの出力によって決定される。
【００７４】その場合、選択出力TOUTは図９のように０、４、８…5948、１、５… と4個おきに出力されるので、同じアナログ入力信号INを4回繰り返すことによって、０、４…5948、１、５…5949、２、６…5950、３、７…5951という結果が間断なく得られる。すべての結果が得られた後、これらを並び替えれば、入力データDINの０～5951に対して処理を行った内部回路１０１の経路信号iBUSesのうちの１つについてTOUTの０～5951として出力されたことになるのである。
【００７５】なお、COUNT-Aの初期値は0として設定しているが、0以外から始まっても機能上はなんら問題はない。もちろん、TOUTから出力される順番は上記説明とは異なるが、結局すべての結果が得られた後に並び替えれば同じ結果になるからである。要するに分周比Ｎだけをカウントできればよいのである。
【００７６】（実施の形態４）図１０は本発明の第４の実施形態における半導体集積回路の構成を示すものである。
【００７７】図１０において、４００は複数の半導体集積回路を含む半導体集積回路、４０１は内部回路１０１にクロックSCLKおよび選択クロックTCLKを出力するようにしたもので、その他の機能は内部回路１０１と同一の内部回路である。
【００７８】４１０は内部回路４０１よりも低速な記憶装置としてのオンチップメモリ、４１１は内部回路４０１の出力であるデータ出力DOUTと選択出力TOUTをテストモード切替信号によって選択し、オンチップメモリ４１０のデータとして出力するマルチプレクサ、４１２は半導体集積回路４０１以外、例えばＣＰＵから設定を行うことで選択信号TSELやタイミング設定信号を生成するＣＰＵインターフェイス回路である。なお、このＣＰＵは図示していないが、半導体集積回路４００に搭載されていてもよいし、外部にあってもよい。
【００７９】４１３はクロックSCLKか選択クロックTCLKかをテストモード切替信号によって選択するマルチプレクサ、４１４は入力されるクロックに同期し、オンチップメモリ４１０を制御するメモリ制御信号を発生するメモリ制御回路である。
【００８０】従来例ではＭＰＵやＤＳＰでは搭載しているオンチップメモリを利用して、高速な内部回路の結果を一時的にそのオンチップメモリに記憶すると説明したが、ここでは内部回路よりも低速なオンチップメモリを使用する場合について説明する。実際、第３の実施形態で説明したＨＤＤやＤＶＤといった記憶媒体の信号を扱う場合にはシステムＬＳＩの一部として半導体集積回路３００が搭載され、別機能の半導体集積回路のために低速なオンチップメモリが搭載されている。ここでいう別機能の半導体集積回路とは半導体集積回路３００よりも低速なＭＰＵやＤＳＰなどである。
【００８１】上記のような構成すれば、テストモード時には、前記実施形態で選択出力を外部に出力していたが、外部に出力する代わりにオンチップメモリ４１０に記憶することで、前記実施形態と同様の結果が得られる。
【００８２】（実施の形態５）図１１は本発明の第５の実施形態における半導体集積回路のテスト方法を示するものである。
【００８３】図中５００は半導体集積回路であるが、内部回路１０１、選択回路１０２、タイミング制御回路１０３は第１の実施形態で説明したものと同一のものであり、その他番号が同じものは同一のものである。
【００８４】５０４は入力パターンを半導体集積回路５００内で生成する入力パターン生成回路であり、５０５は内部回路へ入力するデータとして、外部からのDINか、入力パターン生成回路５０４かを選択するマルチプレクサ、５１０は内部回路１０１よりも低速な入出力部を持つＬＳＩテスタ、５１１はテストパターンを記憶するテストパターンメモリ、５１２は期待値パターンを記憶する期待値パターンメモリ、５１３はＬＳＩテスタで測定する半導体集積回路の出力結果と期待値パターンとを比較する比較器、５１４は比較器５１３の比較結果、５１５はＬＳＩテスタ５１０全体の動作タイミングを生成するタイミング生成器であり、テストパターンメモリ５１１や期待値パターンメモリの読み出しタイミングや比較器５１３の比較タイミングを生成している。
【００８５】入力データの速度が低速であれば、テストパターンメモリ５１１から出力されるデータを内部回路１０１への入力データとして供給することもできる。
【００８６】しかし、内部回路１０１の方が高速に動作する場合には、それが不可能なので、入力パターン生成回路５０４から出力されるデータを内部回路１０１への入力データとして供給し、前記実施形態と同様にして出力すれば、低速で安価なＬＳＩテスタを使用しても高速動作する内部回路１０１の経路信号を間断なく取り出すことができる。
【００８７】内部回路１０１がＬＳＩテスタ５１０よりも高速に動作する場合のテスト方法として出力データを間引くというのは従来から用いられている。
【００８８】本発明は、同一の入力パターンを出力データを取り出す割合と同じだけ繰り返す、例えば、Ｎ個に1個取り出す場合は、Ｎ回入力パターンを繰り返す、というテスト方法である。この方法について図１２を参照しながら説明する。ここでは説明の簡単化のため、出力データを取り出す割合Ｎを４とし、入力パターンの長さＬを２５６とする。
【００８９】入力パターン回数１回目、つまり入力パターンCOUNT=0では、動作クロックSCLKのCOUNT'０’～‘３’のうち、‘０’でTOUTとして取り出す。次に2回目である入力パターンCOUNT=1では、動作クロックSCLKのCOUNTの‘１’でTOUTとして取り出す。同様にして、入力パターン回数Ｍ＋１回目、つまり入力パターンCOUNT=Mのときには、動作クロックSCLKのCOUNT'M'でデータをTOUTとして取り出すようにラッチイネーブル信号T#ENを生成してやればよい。この回路の実現手段は前記第１の実施形態で述べた通りである。図１１では第１の実施形態の半導体集積回路で記載しているが、これが第２乃至第４の実施形態であっても適用できるのは明らかである。
【００９０】この方法を最も簡単に実現するため、入力パターンCOUNT=Mで、動作クロックSCLKのCOUNT'M'としているが、この組み合わせに限定されるものではなく、これらの値が一対一に対応してさえいればよい。例えば入力パターンCOUNT=Mで、動作クロックSCLKのCOUNT'N-M-1'であっても同等の結果が得られることは明白である。
【００９１】なお、本発明を上記各実施形態に即して説明したが、本発明は、上記態様にのみ限定されず、本発明の原理に準ずる各種態様を含む。
【００９２】
【発明の効果】以上のように、本発明によれば、出力部より高速動作する内部回路の経路信号を間断なく出力することができる。これにより、測定やデバッグに際して、内部回路と同等の速度を持つオンチップメモリは不要となるため、高速なＬＳＩテスタも不要となり、半導体集積回路のテスト費用も含めたコストを低減することができる。

【出願人】	【識別番号】０００００５８２１【氏名又は名称】松下電器産業株式会社
【出願日】	平成１２年９月２７日（２０００．９．２７）
【代理人】	【識別番号】１０００９７４４５【弁理士】【氏名又は名称】岩橋文雄（外２名）
【公開番号】	特開２００２－１０８６４２（Ｐ２００２－１０８６４２Ａ）
【公開日】	平成１４年４月１２日（２００２．４．１２）
【出願番号】	特願２０００－２９３８１６（Ｐ２０００－２９３８１６）