トレース回路、メモリ試験方法及び記録媒体

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【発明の名称】	トレース回路、メモリ試験方法及び記録媒体
【発明者】	【氏名】田川耕太郎
【要約】	【課題】ＦＩＦＯメモリのメモリ試験に使用する任意の試験用ビットパターンデータの生成を容易に行うことを可能にする。【解決手段】ＣＰＵのトレースデータを出力するトレース回路１において、トレースデータの出力のタイミングを調整する出力調整用メモリであるＦＩＦＯメモリ２０と、ＣＰＵのアクセスデータをＦＩＦＯメモリの１ワード分のビット幅に変換し、ＦＩＦＯメモリの試験に用いる試験用ビットパターンデータを生成する展開器１１とを有する。

【特許請求の範囲】
【請求項１】ＣＰＵのトレースデータを出力するトレース回路において、前記トレースデータの出力のタイミングを調整する出力タイミング調整用メモリと、前記ＣＰＵのアクセスデータを前記出力タイミング調整用メモリの１ワード分のビット幅に変換し、前記出力タイミング調整用メモリのメモリ試験に用いる試験用ビットパターンデータを生成する展開器と、を有することを特徴とするトレース回路。
【請求項２】前記出力タイミング調整用メモリの１ワード分のビット幅は、前記アクセスデータのビット幅よりも広く、前記展開器は、前記メモリ試験時に、前記アクセスデータを前記出力タイミング調整用メモリの１ワード分のビット幅に拡張することを特徴とする請求項１記載のトレース回路。
【請求項３】前記ＣＰＵは、前記メモリ試験時に、所定のユーザメモリ空間に任意のデータを書き込み、前記アクセスデータは、前記任意のデータの前記ユーザメモリ空間への書き込み時におけるアクセスデータであることを特徴とする請求項１記載のトレース回路。
【請求項４】前記メモリ試験時において、前記試験用ビットパターンデータを書き込む前記出力タイミング調整用メモリのライトアドレスは、前記アクセスデータのデータアドレス情報を伝送するデータアドレスバスの一部から提供されるアドレスであることを特徴とする請求項１記載のトレース回路。
【請求項５】前記試験用ビットパターンデータは、ユーザープログラムの実行をトレースした結果として、前記出力タイミング調整用メモリに書き込まれることを特徴とする請求項１記載のトレース回路。
【請求項６】生成したトレースデータの出力のタイミングを調整する出力タイミング調整用メモリのメモリ試験方法において、ＣＰＵのアクセスデータを前記出力タイミング調整用メモリの１ワード分のビット幅に変換し、前記出力タイミング調整用メモリのメモリ試験に用いる試験用ビットパターンデータを生成することを特徴とするメモリ試験方法。
【請求項７】前記ＣＰＵは、前記メモリ試験時に、所定のユーザメモリ空間に任意のデータを書き込み、前記アクセスデータは、前記ユーザメモリ空間への前記任意のデータ書き込み時におけるアクセスデータであることを特徴とする請求項６記載のメモリ試験方法。
【請求項８】前記試験用ビットパターンデータは、ユーザープログラムの実行をトレースした結果として、前記出力タイミング調整用メモリに書き込まれることを特徴とする請求項６記載のメモリ試験方法。
【請求項９】ＣＰＵのアクセスデータを前記出力タイミング調整用メモリの１ワード分のビット幅に変換し、前記出力タイミング調整用メモリのメモリ試験に用いる試験用ビットパターンデータを生成する機能をコンピュータに行わせるプログラムを格納したコンピュータ読みとり可能な記録媒体。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、メモリ試験の支援機能を有するトレース装置、そのメモリ試験方法及びその機能をコンピュータに行わせるプログラムを格納したコンピュータ読みとり可能な記録媒体に関し、特に、トレースデータの出力のタイミングを調整するＦＩＦＯメモリのメモリ試験を支援するトレース装置、メモリ試験方法及びその機能をコンピュータに行わせるプログラムを格納したコンピュータ読みとり可能な記録媒体に関する。
【０００２】
【従来の技術】図４は、ＣＰＵ（Central Processing Unit：中央処理装置）１０２のトレースデータを出力するトレース回路１０１を有するマイクロコンピュータ１００の基本構成を示したブロック図である。
【０００３】マイクロコンピュータ１００は、ＣＰＵ１０２、ＣＰＵ１０２が実行するプログラムの命令情報を伝送する命令バス１０３、処理するデータの情報を伝送するデータバス１０４、及びＣＰＵ１０２のトレースデータをＩＣＥ（In Circuit Emulator）へ出力するトレース回路１０１によって構成されており、トレース回路１０１は、トレースデータの生成を行うトレースデータ生成回路１１０、トレースデータの出力のタイミングを調整する２ポートＲＡＭ（Random Access Memory）であるＦＩＦＯメモリ１３０、ＦＩＦＯメモリ１３０から出力されたトレースデータをＩＣＥに出力するトレースデータ出力回路１４０、及び生成されたトレースデータを伝送するデータライトバス１５０、データリードバス１６０によって構成されている。
【０００４】図５は、トレースデータ生成回路１１０の構成を示したブロック図である。トレースデータ生成回路１１０は、命令バス１０３を構成する命令アドレスバス１０３ａ、データバス１０４を構成するデータアドレスバス１０４ａ及びアクセスデータバス１０４ｂ、トレースデータの生成タイミングやトレースデータの形式を決める制御回路１１３、トレースデータを生成するエンコーダ１１２、トレースデータのライトアドレスを提供するライトポインタ１１４、ＦＩＦＯメモリ１３０にトレースデータのライトアドレスを伝送するトレースデータライトアドレス出力バス１５１、及びトレースデータを伝送するトレースデータ出力バス１５２によって構成されている。
【０００５】トレース回路１０１においてＣＰＵ１０２の処理動作のトレースを行う場合、まず、制御回路１１３の制御に従い、エンコーダ１１２によって、ＣＰＵ１０２の処理動作を示す命令アドレス情報、データアドレス情報、アクセスデータからトレースデータを生成する。生成したトレースデータは、ライトポインタ１１４が順次インクリメントすることによって設定したＦＩＦＯメモリ１３０のライトアドレスに順次格納され、ＦＩＦＯメモリ１３０に格納されたトレースデータは、格納された順番に、トレースデータ出力回路１４０からＩＣＥに出力される。
【０００６】このようなトレース回路１０１の製造試験の１つに、ＦＩＦＯメモリ１３０内部に試験専用の端子を設け、この端子を用いて、ＦＩＦＯメモリ１３０内のラッチ等を所定の値に設定し、各設定条件ごとに、順次、ＦＩＦＯメモリ１３０の試験を行っていくスキャン方式のメモリ試験がある。
【０００７】しかし、スキャン方式によってメモリ試験を行う場合、スキャン方式ではＦＩＦＯメモリ１３０内のラッチ等への条件設定は、１クロックあたり１ビットペースでしか行えないため、試験時間が増大してしまうという問題点がある。
【０００８】そこで、このような問題が生じないメモリ試験方法として、ＣＰＵ１０２に、エンコーダ１１２が０ｘ５５、０ｘＡＡといった試験用のビットパターンデータを生成するような動作を実行させ、これによって生成された試験用ビットパターンデータをＦＩＦＯメモリ１３０に書き込み、その後、ＦＩＦＯメモリ１３０から読み出した試験用ビットパターンデータをチェックし、その試験用ビットパターンデータが期待したビットパターンデータと一致するか否かによってＦＩＦＯメモリ１３０の良否判定を行う試験方法をとる場合もある。
【０００９】
【発明が解決しようとする課題】しかし、エンコーダ１１２が行うトレースデータ生成動作は、ＣＰＵ１０２の直接的な制御下になく、また、データアドレス情報、アクセスデータ、及びアクセスデータのリードライトの区別等に必要な付加ビット等が複合的に配置する複雑なものである。そのため、従来のトレース回路１０１において、特定の試験用ビットパターンデータを生成するためには、ＣＰＵ１０２が、その制御下にないエンコーダ１１２の複雑な動作を考慮し、そのエンコーダ１１２が特定の試験用ビットパターンデータを出力できるような指示をエンコーダ１１２に対して与えなければならず、任意の試験用ビットパターンデータを生成することが、大変困難であったという問題点がある。
【００１０】本発明はこのような点に鑑みてなされたものであり、ＦＩＦＯメモリのメモリ試験に使用する任意の試験用ビットパターンデータの生成を容易に行うことが可能なトレース装置、メモリ試験方法及びその機能をコンピュータに行わせるプログラムを格納したコンピュータ読みとり可能な記録媒体を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明では上記課題を解決するために、図１における、ＣＰＵのトレースデータを出力するトレース回路１において、前記トレースデータの出力のタイミングを調整する出力タイミング調整用メモリであるＦＩＦＯメモリ２０と、前記ＣＰＵのアクセスデータを前記出力タイミング調整用メモリの１ワード分のビット幅に変換し、前記出力タイミング調整用メモリのメモリ試験に用いる試験用ビットパターンデータを生成する展開器１１とを有することを特徴とするトレース回路が提供される。
【００１２】ここで、展開器は、ＣＰＵのアクセスデータを出力タイミング調整用メモリの１ワード分のビット幅に変換し、出力タイミング調整用メモリのメモリ試験に用いる試験用ビットパターンデータを生成する。
【００１３】また、生成したトレースデータの出力のタイミングを調整する出力タイミング調整用メモリのメモリ試験方法において、ＣＰＵのアクセスデータを前記出力タイミング調整用メモリの１ワード分のビット幅に変換し、前記出力タイミング調整用メモリのメモリ試験に用いる試験用ビットパターンデータを生成することを特徴とするメモリ試験方法が提供される。
【００１４】このようにすることにより、ＣＰＵが行ったユーザメモリ空間へのデータ書き込み処理のアクセスデータから試験用ビットパターンデータを生成することが可能となる。
【００１５】さらに、ＣＰＵのアクセスデータを前記出力タイミング調整用メモリの１ワード分のビット幅に変換し、前記出力タイミング調整用メモリのメモリ試験に用いる試験用ビットパターンデータを生成する機能をコンピュータに行わせるプログラムを格納したコンピュータ読みとり可能な記録媒体が提供される。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面を参照して説明する。図１は、本形態におけるトレース装置であるトレース回路１の構成を示したブロック図である。
【００１７】トレース回路１は、トレースデータの生成を行うトレースデータ生成回路１０、提供されたライトアドレスにトレースデータを格納し、格納された順番にトレースデータを出力してトレースデータの出力のタイミングを調整する出力タイミング調整用メモリであるＦＩＦＯメモリ２０、及びトレースデータをＩＣＥへ出力するトレースデータ出力回路３０によって構成されている。
【００１８】ここでトレースデータ生成回路１０は、主に、中央処理装置であるＣＰＵの処理情報である命令アドレス情報、データアドレス情報、アクセスデータからトレースデータを生成するエンコーダ１２、トレースデータの生成タイミングやトレースデータの形式を決める制御回路１３、生成されたトレースデータのライトアドレスを提供するライトポインタ１４、中央処理装置のアクセスデータを出力タイミング調整用メモリの１ワード分のビット幅に変換し、出力タイミング調整用メモリのメモリ試験に用いる試験用ビットパターンデータを生成する展開器１１、ライトアドレスの指定方法を選択するセレクタ１５、及びトレース回路１がメモリ試験モードであることを指示するレジスタ１６によって構成されている。
【００１９】エンコーダ１２は、ＣＰＵが実行するプログラムの命令アドレス情報を伝送するバス幅３２ビットの命令アドレスバス１７ａ、及びＣＰＵが取り扱うデータの読み込み元或いは書き込み先のアドレスを示すデータアドレス情報を伝送するバス幅３２ビットのデータアドレスバス１７ｂを介し、また、展開器１１、及び読み込み或いは書き込みを行うデータ内容であるアクセスデータを伝送するバス幅３２ビットのアクセスデータバス１７ｃを介してＣＰＵと電気的に接続されている。さらに、エンコーダ１２は、制御回路１３を介してライトポインタ１４と、また、トレースデータを伝送するバス幅６９ビットのトレースデータ出力バス１７ｅを介してＦＩＦＯメモリ２０とそれぞれ電気的に接続され、ライトポインタ１４はセレクタ１５と、セレクタ１５は、レジスタ１６及び展開器１１と、また、バス幅１６ビットのセレクタ接続データアドレスバス１７ｂａを介してデータアドレスバス１７ｂと、さらに、ライトアドレスを伝送するバス幅１６ビットのトレースデータライトアドレス出力バス１７ｄを介してＦＩＦＯメモリ２０と、それぞれ電気的に接続されている。また、ＦＩＦＯメモリ２０は、トレースデータ出力回路３０と、トレースデータ出力回路３０は、データアドレスバス１７ｂ、アクセスデータバス１７ｃ、ＩＣＥと、それぞれ電気的に接続されている。
【００２０】エンコーダ１２は、複数の入力端子及び出力端子を持つ符号器であり、入力端子から入力された命令アドレス情報、データアドレス情報、アクセスデータを所定のトレースデータに変換し、そのトレースデータを出力端子から出力する。
【００２１】制御回路１３は、エンコーダ１２がトレースデータを生成するタイミング（例えば、エンコーダ１２にデータアドレス情報及びアクセスデータが競合して入力された場合、どちらのデータを優先するか等）、生成するトレースデータの形式（エンコーダ１２に入力された命令アドレスをすべてトレースデータに変換する形式にするか、プログラム上の分岐点とそこからのプログラム上の飛び先までの差分情報のみをトレースデータに変換する形式にするか等）を制御する。
【００２２】ライトポインタ１４は、生成されたトレースデータを格納するＦＩＦＯメモリ２０上のライトアドレスを提供するものであり、具体的には、それぞれのトレースデータに対応させ、順次インクリメントしていくことによって決定されたライトアドレスをそのトレースデータのライトアドレスとして提供する。
【００２３】レジスタ１６は、フリップフロップ回路によって構成され、トレース回路１がメモリ試験モードであることを指示する。セレクタ１５は、ＦＩＦＯメモリ２０のライトアドレスを、ライトポインタ１４によって提供されたライトアドレスを用いて設定するか、アクセスデータのデータアドレス情報を伝送するデータアドレスバスの一部から提供されるアドレスを用いて設定するか、を選択する素子である。
【００２４】ＦＩＦＯメモリ２０は、いわゆる２ポートＲＡＭであり、入力端子から入力されたトレースデータを格納し、格納されたトレースデータを格納された順番に出力端子から出力していくことにより、トレースデータの出力タイミングの調整を行う。本形態では、一例として６９ビット、１２８ワードのＦＩＦＯメモリ２０を用いる。
【００２５】トレースデータ出力回路３０は、ＦＩＦＯメモリ２０で生成されたトレースデータをＩＣＥへ出力する。図２は、ＦＩＦＯメモリ２０に書き込まれるトレースデータのフォーマットを例示した図である。
【００２６】図２では、命令トレース時、データトレース時、及びトレースデータの切れ目を示すなどの特別なデータである特殊フォーマットにおけるトレースデータのフォーマットを示している。トレースデータは全体として６９ビットのデータであり、その詳細は、命令トレース時のトレースデータの場合、０～３１ビットまでが、実行したプログラムの分岐先の命令アドレスを、３２～４７ビットまでが、分岐命令間の実行命令数を、６６～６８ビットが、命令トレースデータ出力であることをそれぞれ示している。また、データトレース時のトレースデータの場合、０～３１ビットまでが、データバス上のアクセスデータを、３２～６３ビットまでが、データアドレスを、６５ビットが、データのリード／ライトの種別であるアクセスの種別を、６６、６７ビットが、アクセスデータのデータサイズをそれぞれ示している。特殊フォーマット時のトレースデータの場合、０～３１ビットまでが、トレースを開始した命令アドレスを、３２～４７ビットまでが、ブレーク直前の分岐命令からブレークまでに実行した命令数を、６４、６５ビットがデータ種別を、６６～６８ビットが特殊フォーマットであることをそれぞれ示している。
【００２７】次に、図１を用いてトレース回路１のトレース動作について説明する。まず、命令トレース動作について説明する。ユーザープログラムの実行に伴い、命令アドレスバス１７ａによって命令アドレスがエンコーダ１２に伝送されると、エンコーダ１２は、その命令アドレスを用い、トレースデータの生成を行う。トレースデータの生成は、制御回路１３の指示に従って行われ、ここでのトレースデータの生成は、伝送された命令アドレスから、分岐先の命令アドレス及び分岐命令間の実行命令数を抽出し、これらの情報等を上述した図２に示したように６９ビットのビット幅に配置することによって行われる。
【００２８】また、この際、制御回路は、ライトポインタ１４に制御信号を与え、この制御信号を受けたライトポインタ１４は、ライトアドレスを１つインクリメントし、生成されたトレースデータを格納するためのライトアドレスを設定し、設定したライトアドレスを、ビット幅１６ビットのトレースデータライトアドレス出力バス１７ｄを介し、ＦＩＦＯメモリ２０に提供する。なお、ＦＩＦＯメモリ２０は１２８ワードであるため、実際には、トレースデータライトアドレス出力バス１７ｄにおける１６ビットのアドレスのうち下位７ビットのみがライトアドレスの提供に用いられる。
【００２９】一方、上述のようにエンコーダ１２によって生成されたトレースデータは、ビット幅６９ビットのトレースデータ出力バス１７ｅを介し、ＦＩＦＯメモリ２０に送られ、ＦＩＦＯメモリ２０は、送られたトレースデータを、ライトポインタ１４によって提供されたライトアドレスに格納する。
【００３０】ＦＩＦＯメモリ２０に格納されたトレースデータは、格納された順番に、順次、ＦＩＦＯメモリ２０から読み出され、トレースデータ出力回路３０を介し、ＩＣＥへ出力される。
【００３１】データトレース時には、エンコーダ１２は、データアドレスバス１７ｂによって伝送されたデータアドレス情報、及びアクセスデータバス１７ｃによって伝送されたアクセスデータを用い、トレースデータの生成を行う。命令トレース時と同様、トレースデータの生成は、制御回路１３の指示に従って行われ、ここでのトレースデータの生成は、伝送されたデータアドレス情報、アクセスデータ、アクセス種別等を上述した図２に示したように６９ビットのビット幅に配置することによって行われる。以下の動作は、命令トレース動作時と同様である。
【００３２】次に、ＦＩＦＯメモリ２０をトレースメモリとして使用する場合におけるトレース回路１の動作について説明する。ＦＩＦＯメモリ２０をトレースメモリとして使用する場合、ユーザープログラム実行中にはトレースデータ出力回路３０は動作せず、ＦＩＦＯメモリ２０は、トレースデータの書き込みのみを行い、その出力は行われない。この際、ＦＩＦＯメモリ２０はリングバッファ構造をとることとし、ユーザ要求によってユーザープログラムの実行がブレークされるまでトレース動作を継続することとしてもよく、また、ＦＩＦＯメモリ２０がフルの状態となった際にＣＰＵにブレーク信号を送り、実行中のユーザープログラムを強制的に停止させることとしてもよい。
【００３３】ユーザープログラムの実行がブレークされた後、ＦＩＦＯメモリ２０に格納されているトレースデータを、エミュレータプログラムを実行することにより、トレースデータ出力回路３０を介してＣＰＵ側へ読み出す。具体的には、このエミュレータプログラムの実行により、ＣＰＵが所定のデータアドレス情報をデータアドレスバス１７ｂに出力し、データアドレスバス１７ｂに出力されたデータアドレス情報は、トレースデータ出力回路３０を介し、アドレス出力としてＦＩＦＯメモリ２０の入力端子に入力される。このアドレス出力が入力されたＦＩＦＯメモリ２０は、ＦＩＦＯメモリ２０に格納されているトレースデータを、トレースデータ出力回路３０に出力し、トレースデータ出力回路３０は、出力された６９ビットのトレースデータから、アドレス出力のデータアドレス情報に該当する３２ビットのアクセスデータを選択し、アクセスデータバス１７ｃを介し、ＣＰＵへ出力する。ＣＰＵへ出力されたトレースデータは、ツールバスによってＩＣＥへ出力される。
【００３４】次に、トレース回路１におけるＦＩＦＯメモリ２０のメモリ試験動作について説明する。メモリ試験を行う場合、まず、エミュレータモードにおけるエミュレータプログラムの実行により、レジスタ１６をセットし、トレース回路１をメモリ試験モードに切り替えることを指示する。この指示により、セレクタ１５は、ライトポインタ１４によって生成されたライトアドレスをＦＩＦＯメモリ２０に提供するのではなく、データアドレスバス１７ｂのアドレスの一部を、試験用ビットパターンデータを書き込むライトアドレスとしてＦＩＦＯメモリ２０に提供する。この場合、例えば、セレクタ接続データアドレスバス１７ｂａが、データアドレスバス１７ｂの０～１５ビット部分に接続され、１６～３１ビット部分には未接続であった場合、０～０ｘＦＦＦＦ番地がライトアドレスとして提供されることとなる。
【００３５】トレース回路１がメモリ試験モードに入ると、次に、ユーザープログラムの実行を行うユーザモードに切り替えられ、ＦＩＦＯメモリ２０への試験用ビットパターンデータの書き込みが行われる。
【００３６】トレース回路１における試験用ビットパターンデータの書き込みは、ユーザープログラムの実行をトレースした結果、生成されたトレースデータを試験用ビットパターンデータとして書き込むことによって行う。具体的には、任意のデータを書き込んでも他の回路に影響を及ぼさない適当な６４ＫＢのユーザメモリ空間を選択し、ユーザープログラムの実行により、ＣＰＵが、このユーザメモリ空間に任意のデータを書き込み、その際のアクセスデータをアクセスデータバス１７ｃから展開器１１に取り込み、取り込まれたアクセスデータを展開することによって生成された試験用ビットパターンデータを、セレクタ接続データアドレスバス１７ｂａが、ビット幅３２ビットのデータアドレスバス１７ｂのどの一部分に接続されているかによって決定されるＦＩＦＯメモリ２０のライトアドレスに書き込む。
【００３７】なお、ここでの試験用ビットパターンデータの生成は、アクセスデータバス１７ｃによって伝送されたビット幅３２ビットのアクセスデータを、ＦＩＦＯメモリ２０の１ワード分のビット幅である６９ビットに展開することによって行われる。
【００３８】図３は、このようにアクセスデータ４１を展開することによって試験用ビットパターンデータ４２が生成される様子を示した図である。なお、ここで、アクセスデータ４１及び試験用ビットパターンデータ４２に記されている数字は、各データにおけるビット番号を示している。
【００３９】図３に示すように、展開器１１は、ビット幅３２ビットのアクセスデータ４１を０～３１ビットの領域４２ａ及び３２～６３ビットの領域４２ｂに配置し、さらに、６４～６８ビットの領域４２ｃに、アクセスデータ４１における０～４ビットの領域４１ａのデータを配置することにより、アクセスデータ４１の展開を行う。
【００４０】このような試験用ビットパターンデータとして、例えば、ＦＩＦＯメモリ２０の０番地から奇数アドレスに対して０ｘ５５５５５５５５を、偶数アドレスに対して０ｘＡＡＡＡＡＡＡＡをそれぞれ書き込んだ場合、ＦＩＦＯメモリ２０内には市松模様のビットが配置されることとなる。
【００４１】試験用ビットパターンデータのＦＩＦＯメモリ２０全領域への書き込みが終了すると、再び、エミュレータモードに戻り、前述した、ＦＩＦＯメモリ２０をトレースメモリとして使用する場合と同様に、ＦＩＦＯメモリ２０内の試験用ビットパターンデータを読み出し、読み出された試験用ビットパターンデータが期待したデータであるか否かを検査することによって、ＦＩＦＯメモリ２０の良否判定を行う。
【００４２】このように、本形態では、ＣＰＵのアクセスデータをＦＩＦＯメモリ２０の１ワード分のビット幅に変換し、ＦＩＦＯメモリ２０のメモリ試験に用いる試験用ビットパターンデータを生成することとしたため、ＣＰＵがユーザメモリ空間のアドレスにデータを書き込むことにより、そのアクセスデータから試験用ビットパターンデータを生成することができ、任意の試験用ビットパターンデータの生成を容易に行うことが可能となる。
【００４３】また、本形態では、メモリ試験時におけるＦＩＦＯメモリ２０への試験用ビットパターンデータの書き込みを、ＩＣＥから狭いバス幅のツールバスを使用して供給されるエミュータプログラムによる書き込み命令ではなく、バス幅の広い外部バス端子から供給されるユーザープログラムの実行をトレースした結果として行うこととしたため、試験用ビットパターンデータの書き込み処理を高速化することが可能となり、試験時間を短縮することが可能となる。
【００４４】なお、上記の処理機能は、コンピュータによって実現することができる。その場合、トレース回路１が有すべき機能の処理内容は、コンピュータで読みとり可能な記録媒体に記録されたプログラムに記述しておく。そして、このプログラムをコンピュータで実行することにより、上記処理がコンピュータで実現される。コンピュータで読みとり可能な記録媒体としては、磁気記録装置や半導体メモリ等がある。市場に流通させる場合には、ＣＤ－ＲＯＭ(Compact Disk Read OnlyMemory)やフロッピー（登録商標）ディスク等の可搬型記録媒体にプログラムを格納して流通させたり、ネットワークを介して接続されたコンピュータの記憶装置に格納しておき、ネットワークを通じて他のコンピュータに転送することもできる。コンピュータで実行する際には、コンピュータ内のハードディスク装置等にプログラムを格納しておき、メインメモリにロードして実行する。
【００４５】なお、本形態では、展開器１１が、アクセスデータをＦＩＦＯメモリ２０のビット幅に拡張することにより、試験用ビットパターンデータを生成することとしたが、アクセスデータバスのバス幅よりも、ＦＩＦＯメモリ２０の１ワードあたりのビット数が狭い或いは同じ場合には、アクセスデータを拡張することなく試験用ビットパターンデータの生成を行うこととしてもよい。
【００４６】
【発明の効果】以上説明したように本発明では、ＣＰＵのアクセスデータを出力タイミング調整用メモリの１ワード分のビット幅に変換し、出力タイミング調整用メモリのメモリ試験に用いる試験用ビットパターンデータを生成することとしたため、任意の試験用ビットパターンデータの生成を容易に行うことが可能となる。

【出願人】	【識別番号】０００００５２２３【氏名又は名称】富士通株式会社
【出願日】	平成１２年９月２７日（２０００．９．２７）
【代理人】	【識別番号】１０００９２１５２【弁理士】【氏名又は名称】服部毅巖
【公開番号】	特開２００２－１０８６４１（Ｐ２００２－１０８６４１Ａ）
【公開日】	平成１４年４月１２日（２００２．４．１２）
【出願番号】	特願２０００－２９３２４４（Ｐ２０００－２９３２４４）