ＣＰＵアクセラレータ、ＣＰＵ高速化方法およびＣＰＵ高速化プログラムを記録した媒体

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【発明の名称】	ＣＰＵアクセラレータ、ＣＰＵ高速化方法およびＣＰＵ高速化プログラムを記録した媒体
【発明者】	【氏名】小寺弘起
【要約】	【課題】ＢＩＯＳの実行段階でＣＰＵの性能を活かしきれない設定を行ってしまうと、ＯＳが実行されるまでに時間がかかって製品の性格上から致命的になるおそれがあった。【解決手段】ＣＰＵカード１０にはソケット１２を介して最新のＣＰＵ２１を装着できるようになっており、また、同ＣＰＵカード１０上に備えられたＣＰＵ外部制御回路３０には制御用ＣＰＵとしてのマイコン３１が備えられており、同マイコン３１は内部に書き込まれたＣＰＵ高速化プログラムを実行することにより、同ＣＰＵ２１のＴＡＰ端子を介して同ＣＰＵ２１のマシンステータスレジスタをデバッグモードで書き換え、ＯＳ起動前であっても最適な設定で実行させることができる。

【特許請求の範囲】
【請求項１】ＣＰＵを装着可能であるとともに、本体のＢＩＯＳを実行中の同ＣＰＵに対して外部的にマシンステータスレジスタを書き換えるＣＰＵ外部制御回路を具備することを特徴とするＣＰＵアクセラレータ。
【請求項２】上記請求項１に記載のＣＰＵアクセラレータにおいて、上記ＣＰＵ外部制御回路は、対象となるマシンステータスレジスタへのＢＩＯＳによる設定を終えたタイミングで書き換えを行うことを特徴とするＣＰＵアクセラレータ。
【請求項３】上記請求項２に記載のＣＰＵアクセラレータにおいて、上記ＣＰＵ外部制御回路は、所定時間を計時するタイマを備え、同タイマによる所定時間の経過時に上記書き換えを行うことを特徴とするＣＰＵアクセラレータ。
【請求項４】上記請求項２に記載のＣＰＵアクセラレータにおいて、上記ＣＰＵ外部制御回路は、上記ＣＰＵによるＢＩＯＳの実行内容を監視し、対象となるマシンステータスレジスタへのＢＩＯＳによる設定の実行完了を検出した時点で書き換えを行うことを特徴とするＣＰＵアクセラレータ。
【請求項５】上記請求項４に記載のＣＰＵアクセラレータにおいて、上記ＣＰＵ外部制御回路は、上記ＣＰＵがＢＩＯＳの実行時に出力するポストコードに基づいて処理の内容を監視することを特徴とするＣＰＵアクセラレータ。
【請求項６】上記請求項１～請求項５のいずれかに記載のＣＰＵアクセラレータにおいて、上記ＣＰＵ外部制御回路は、上記ＣＰＵをデバッグモードにして書き換えを行うことを特徴とするＣＰＵアクセラレータ。
【請求項７】上記請求項６に記載のＣＰＵアクセラレータにおいて、上記ＣＰＵ外部制御回路は、ＪＴＡＧ規格のＴＡＰ端子を介して書き換えを行うことを特徴とするＣＰＵアクセラレータ。
【請求項８】上記請求項１～請求項７のいずれかに記載のＣＰＵアクセラレータにおいて、基板と、上記ＣＰＵを装着するソケットと、このソケットを介して上記ＣＰＵのＴＡＰ端子に接続される制御用ＣＰＵとを具備することを特徴とするＣＰＵアクセラレータ。
【請求項９】外部的にＣＰＵを装着して処理速度を向上させるにあたり、本体のＢＩＯＳを実行中、同ＢＩＯＳにて当該ＣＰＵを低速化させる設定を行った後で外部的にマシンステータスレジスタを高速化させる設定に書き換えることを特徴とするＣＰＵ高速化方法。
【請求項１０】外部的に装着されるＣＰＵの処理速度を向上させるために制御用ＣＰＵにて実行されるＣＰＵ高速化プログラムを記録した媒体であって、上記ＣＰＵが本体のＢＩＯＳを実行中にＢＩＯＳにて当該ＣＰＵを低速化させる設定を行った後で外部的にマシンステータスレジスタを高速化させる設定に書き換える機能を実行させることを特徴とするＣＰＵ高速化プログラムを記録した媒体。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、ＣＰＵアクセラレータ、ＣＰＵ高速化方法およびＣＰＵ高速化プログラムを記録した媒体に関する。
【０００２】
【従来の技術】ＣＰＵアクセラレータは、ＣＰＵの性能向上のめざましい近年においてコンピュータ本体で当初から装着されているＣＰＵに代わって処理速度を向上させるために使用されている。特に、ＣＰＵを交換するだけでは済まない電圧、ピン配置、クロックなどの相違を吸収するための付加的な回路を備えている。
【０００３】従来、この種のＣＰＵアクセラレータでは、ハードウェアの相違をハードウェア的に吸収し、ソフトウェア的な対応はＢＩＯＳ実行後に実行させることが可能となるＯＳのレベルで設定を行うようにしている。
【０００４】
【発明が解決しようとする課題】上述した従来のＣＰＵアクセラレータにおいては、ソフトウェア的な対応をＯＳの実行段階で行うようにしているが、ＢＩＯＳの実行段階でＣＰＵの性能を活かしきれない設定を行ってしまうことがあり、この場合には対応できなかったり、ＯＳが実行されるまでに時間がかかって製品の性格上から致命的になるおそれがあるという課題があった。
【０００５】本発明は、上記課題にかんがみてなされたもので、従来対処できなかったＢＩＯＳの実行段階から処理速度を向上させることが可能なＣＰＵアクセラレータ、ＣＰＵ高速化方法およびＣＰＵ高速化プログラムを記録した媒体の提供を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため、請求項１にかかる発明は、ＣＰＵを装着可能であるとともに、本体のＢＩＯＳを実行中の同ＣＰＵに対して外部的にマシンステータスレジスタを書き換えるＣＰＵ外部制御回路を具備する構成としてある。
【０００７】上記のように構成した請求項１にかかる発明においては、ＣＰＵ外部制御回路によって本体のＢＩＯＳを実行中のＣＰＵに対して外部的にマシンステータスレジスタを書き換える。これにより、ＯＳ起動前のＣＰＵに対して所望の対処を実行する。また、請求項２にかかる発明は、上記請求項１に記載のＣＰＵアクセラレータにおいて、上記ＣＰＵ外部制御回路は、対象となるマシンステータスレジスタへのＢＩＯＳによる設定を終えたタイミングで書き換えを行う構成としてある。
【０００８】本体のＢＩＯＳは既存のＣＰＵにしか対応しておらず、未知のＣＰＵに対してＣＰＵの性能を活かしきれない設定を行うか、あるいは起動時のデフォルトがＣＰＵの性能を活かしきれない設定であってもそれを放置してしまうことがある。このため、ＢＩＯＳにてかかる設定を行うか放置したタイミングで設定を書き換える。上記のように構成した請求項２にかかる発明においては、対象となるマシンステータスレジスタへのＢＩＯＳによる設定を終えたタイミングで、上記ＣＰＵ外部制御回路が書き換えを行う。
【０００９】さらに、請求項３にかかる発明は、上記請求項２に記載のＣＰＵアクセラレータにおいて、上記ＣＰＵ外部制御回路は、所定時間を計時するタイマを備え、同タイマによる所定時間の経過時に上記書き換えを行う構成としてある。上記のように構成した請求項３にかかる発明においては、対象となるマシンステータスレジスタへのＢＩＯＳによる設定を終えたタイミングを検知するため、所定時間を計時するタイマを備えており、このタイマによって上記タイミングに相当する所定時間の経過時に上記ＣＰＵ外部制御回路が書き換えを行う。
【００１０】さらに、請求項４にかかる発明は、上記請求項２に記載のＣＰＵアクセラレータにおいて、上記ＣＰＵ外部制御回路は、上記ＣＰＵによるＢＩＯＳの実行内容を監視し、対象となるマシンステータスレジスタへのＢＩＯＳによる設定の実行完了を検出した時点で書き換えを行う構成としてある。対象となるマシンステータスレジスタへのＢＩＯＳによる設定を終えたタイミングを検知するには、本来、ＣＰＵがＢＩＯＳの実行中に何の設定を行っているかを知れば好都合である。このため、上記のように構成した請求項４にかかる発明においては、上記ＣＰＵ外部制御回路が上記ＣＰＵによるＢＩＯＳの実行内容を監視することとし、対象となるマシンステータスレジスタへのＢＩＯＳによる設定の実行完了を検出した時点で書き換えを行う。
【００１１】ＣＰＵがＢＩＯＳの実行中に何の設定を行っているかを検知する具体的な一例として、請求項５にかかる発明は、上記請求項４に記載のＣＰＵアクセラレータにおいて、上記ＣＰＵ外部制御回路は、上記ＣＰＵがＢＩＯＳの実行時に出力するポストコードに基づいて処理の内容を監視する構成としてある。上記ＣＰＵがＢＩＯＳの実行時には所定のポートに対して処理内容を識別できるようにするポストコードを出力することが多いため、上記のように構成した請求項５にかかる発明においては、このポストコードを監視して処理の内容を判断している。
【００１２】さらに、請求項６にかかる発明は、上記請求項１～請求項５のいずれかに記載のＣＰＵアクセラレータにおいて、上記ＣＰＵ外部制御回路は、上記ＣＰＵをデバッグモードにして書き換えを行う構成としてある。マシンステータスレジスタを書き換える手法として、割り込みをかけたりすることも可能であるが、上記のように構成した請求項６にかかる発明においては、今日のＣＰＵが備えているデバッグモードにして任意に書き換えを行う。
【００１３】さらに、請求項７にかかる発明は、上記請求項６に記載のＣＰＵアクセラレータにおいて、上記ＣＰＵ外部制御回路は、ＪＴＡＧ規格のＴＡＰ端子を介して書き換えを行う構成としてある。上記のように構成した請求項７にかかる発明においては、デバッグモードでマシンステータスレジスタの書き換えを行なうにあたり、ＪＴＡＧ規格のＴＡＰ端子を介して書き換えを行う。さらに、請求項８にかかる発明は、上記請求項１～請求項７のいずれかに記載のＣＰＵアクセラレータにおいて、基板と、上記ＣＰＵを装着するソケットと、このソケットを介して上記ＣＰＵのＴＡＰ端子に接続される制御用ＣＰＵとを具備する構成としてある。
【００１４】上記のように構成した請求項８にかかる発明においては、基板上にＣＰＵがソケットを介して装着され、制御用ＣＰＵはソケット上のＣＰＵのＴＡＰ端子に接続されて制御を実行する。このように、ＯＳ起動前にＣＰＵのマシンステータスレジスタを書き換えて任意の設定で実行させる手法は必ずしも実体のある装置に限られる必要はなく、その方法としても機能することは容易に理解できる。このため、請求項９にかかる発明は、外部的にＣＰＵを装着して処理速度を向上させるにあたり、本体のＢＩＯＳを実行中、同ＢＩＯＳにて当該ＣＰＵを低速化させる設定を行った後で外部的にマシンステータスレジスタを高速化させる設定に書き換える構成としてある。ここで、外部的にＣＰＵを装着するのはコンピュータ本体の外部を意味するものではなく、本来のＣＰＵを交換するか、あるいはスロットなどを介して別途装着されるものが該当する。また、ＣＰＵを低速化させる設定というのは、デフォルトの設定を変更する積極的な場合の他、低速化させるか否かの判断を行った後にその時点での設定が低速となっていれば敢えて設定を変化させない場合をも含んでいる。
【００１５】すなわち、必ずしも実体のある装置に限らず、その方法としても有効であることに相違はない。ところで、このようなＣＰＵアクセラレータは単独で存在する場合もあるし、ある機器に組み込まれた状態で利用されることもあるなど、発明の思想としてはこれに限らず、各種の態様を含むものである。従って、ソフトウェアであったりハードウェアであったりするなど、適宜、変更可能である。発明の思想の具現化例としてＣＰＵアクセラレータのソフトウェアとなる場合には、かかるソフトウェアを記録した記録媒体上においても当然に存在し、利用されるといわざるをえない。
【００１６】その一例として、請求項１０にかかる発明は、外部的に装着されるＣＰＵの処理速度を向上させるために制御用ＣＰＵにて実行されるＣＰＵ高速化プログラムを記録した媒体であって、上記ＣＰＵが本体のＢＩＯＳを実行中にＢＩＯＳにて当該ＣＰＵを低速化させる設定を行った後で外部的にマシンステータスレジスタを高速化させる設定に書き換える機能を実行させる構成としてある。むろん、その記録媒体は、ＣＰＵに内蔵されるフラッシュメモリの他、磁気記録媒体であってもよいし光磁気記録媒体であってもよいし、今後開発されるいかなる記録媒体においても全く同様に考えることができる。また、一次複製品、二次複製品などの複製段階については全く問う余地無く同等である。その他、供給方法として通信回線を利用して行なう場合でも本発明が利用されていることにはかわりない。
【００１７】さらに、一部がソフトウェアであって、一部がハードウェアで実現されている場合においても発明の思想において全く異なるものではなく、一部を記録媒体上に記憶しておいて必要に応じて適宜読み込まれるような形態のものとしてあってもよい。本発明をソフトウェアで実現する場合、ハードウェアやオペレーティングシステムを利用する構成とすることも可能であるし、これらと切り離して実現することもできる。そして、実際にはオペレーティングシステムの介在のもとで実現するとしても、プログラムが媒体に記録されて流通される過程においては、このプログラムだけで本発明を実施できるものと理解することができる。
【００１８】また、本発明をソフトウェアで実施する場合、発明がプログラムを記録した媒体として実現されるのみならず、本発明がプログラム自体として実現されるのは当然であり、プログラム自体も本発明に含まれる。
【００１９】
【発明の効果】以上説明したように本発明は、ＯＳ起動前にＣＰＵのマシンステータスレジスタを書き換えることにより任意の設定で実行させることが可能なＣＰＵアクセラレータを提供することができる。
【００２０】また、請求項２にかかる発明によれば、対象となるマシンステータスレジスタへのＢＩＯＳによる設定を終えたタイミングで書き換えを行うため、最適なタイミングで書き換えを行い、以後、高速化を図ることができる。さらに、請求項３にかかる発明によれば、タイマによってタイミングを見計らうようにしており、簡易な構成で実現できる。
【００２１】さらに、請求項４にかかる発明によれば、上記ＣＰＵによるＢＩＯＳの実行内容を監視しているので、確実に最適なタイミングで書き換えを行うことができる。さらに、請求項５にかかる発明によれば、上記ＣＰＵがＢＩＯＳの実行時に出力するポストコードに基づいて処理の内容を監視するので、簡易かつ確実に監視を行うことができる。さらに、請求項６にかかる発明によれば、デバッグモードにして書き換えを行うことができるので、割り込みなどをかける場合に比べて簡易に実現できる。
【００２２】さらに、請求項７にかかる発明によれば、ＪＴＡＧ規格のＴＡＰ端子を介して書き換えを行うので、規格に準じて的確に実現できる。さらに、請求項８にかかる発明によれば、ＣＰＵを高速化する最適なＣＰＵアクセラレータを提供できる。さらに、請求項９および請求項１０にかかる発明によれば、同様の効果を奏するＣＰＵ高速化方法とＣＰＵ高速化プログラムを記録した媒体を実現できる。
【００２３】
【発明の実施の形態】以下、図面にもとづいて本発明の実施形態を説明する。図１は、本発明の一実施形態にかかるＣＰＵアクセラレータを適用したＣＰＵカードを正面図により示しており、図２は底面図により示している。同図において、ＣＰＵカード１０はスロットタイプの基板１１を有し、同基板１１上にソケット１２を配置してある。ソケット１２にはソケットタイプのＣＰＵ２１が装着され、ヒートシンク２２とＣＰＵファン２３とがソケットバンド２４によって固定されている。基板１１上には主にマイコン３１とジャンパスイッチ３２からなるＣＰＵ外部制御回路３０が搭載されている。なお、この他にもソケットタイプのＣＰＵ２１をスロットカードエッジ１１ａを介してスロットコネクタに接続させるために各種の電子部品も配置されている。
【００２４】図３は基板１１上に配置されるＣＰＵ外部制御回路３０とソケット１２との接続状況を回路図により示している。ＣＰＵ２１は国際標準規格ＩＥＥＥ１１４９．１として普及されているＪＴＡＧ（ＪｏｉｎｔＴｅｓｔＡｃｔｉｏｎＧｒｏｕｐ）テストをサポートしており、ＪＴＡＧデバイスと呼ばれる。ＪＴＡＧデバイスは、ＴＡＰ（ＴｅｓｔＡｃｃｅｓｓＰｏｒｔ）と呼ばれるＴＤＩ（ＴｅｓｔＤａｔａＩｎｐｕｔ），ＴＤＯ（ＴｅｓｔＤａｔａＯｕｔｐｕｔ），ＴＣＫ（ＴｅｓｔＣｌｏｃｋ），ＴＭＳ（ＴｅｓｔＭｏｄｅＳｅｌｅｃｔ），ＴＲＳＴ＃（ＴｅｓｔＲｅｓｅｔ）という５本のＴＡＰ端子を持っている。これらはソケット１２を介して外部から接続可能であり、マイコン３１の入出力ポートＲＡ０～ＲＡ４＿ＴＯＣＫＩが接続されている。マイコン３１は後述するフローチャートに基づいて適時に各ポートＲＡ０～ＲＡ４＿ＴＯＣＫＩを介してデータを出力あるいは入力し、ＣＰＵ２１をデバッグモードで制御する。すなわち、ＣＰＵ２１に所定のデバッグコマンドを送るときにはＴＤＩ端子を利用し、ＣＰＵ２１の内部レジスタデータなどを参照するときにはＴＤＯ端子を利用し、動作モードなどを選択するときにはＴＣＫ端子とＴＭＳ端子とに対して予め定められたモードセレクト信号を出力する。なお、初期化時にはモードを初期化するためにＴＲＳＴ＃端子からリセット信号を出力する。また、この場合のデバッグモードとは、特に規格化されているわけではなく、ＣＰＵメーカーがＪＴＡＧ規格の信号線やコマンドを独自に拡張して実現しているものである。
【００２５】ソケット１２にはＣＰＵ２１のＲＥＳＥＴ＃，ＰＲＥＱ＃，ＰＲＤＹ＃，ＩＮＩＴ＃に接続する各端子が備えられており、これらはマイコン（制御用ＣＰＵ）３１の入出力ポートＲＢ２～ＲＢ５に接続されている。ここで、ＲＥＳＥＴ＃，ＩＮＩＴ＃端子についてはスロットカードエッジ１１ａに接続され、当該ＣＰＵカード１０が接続されるコンピュータ本体から必要時にＲＥＳＥＴ＃信号やＩＮＩＴ＃信号が入力されるようになっている。
【００２６】マイコン３１の入出力ポートＲＢ６，ＲＢ７にはジャンパスイッチ３２（３２ａ，３２ｂ）が接続されており、このジャンパスイッチ３２を介して外部的にマイコン３１に指示を与えることができるようになっている。すなわち、各ジャンパスイッチ３２ａ，３２ｂの一端は接地され、他端はプルアップ抵抗３２ａ１，３２ｂ１を介して正電圧ＶＣＣ２に接続されている。ジャンパスイッチ３２ａについては、オープンでマイコン３１のイネーブルを表し、ショートでディセーブルを表す。また、ジャンパスイッチ３２ｂについては特に指示を対応させていないが、後述する待機時間を選択できるようにすることも可能である。
【００２７】この他、マイコン３１のクロック端子ＯＳＣ１＿ＣＬＫＩＮには水晶発振子３３が接続されている。図４はマイコン３１が実行するＣＰＵ高速化プログラムの内容をフローチャートにより示しており、図５は実効状態をタイミングチャートにより示している。なお、本実施形態においては同フローチャートに対応したプログラムはマイコン３１の内部に書き込まれている。従って、当該マイコン３１自体がＣＰＵ高速化プログラムを記録した媒体でもある。
【００２８】マイコン３１は、電源オンと同時にこのプログラムの事項を開始し、ステップＳ１００にて変数の設定やワークエリアの初期化などを実行する。初期化後、マイコン３１はステップＳ１０２にてリセット信号（ＲＥＳＥＴ＃）か初期化信号（ＩＮＩＴ＃）が入力されるのを待機する。リセット信号と初期化信号は、ともにＣＰＵ２１を起動させるために当該ＣＰＵカード１０が装着される基板から出力されるものであり、ソケット１２を介してＣＰＵ２１に入力されるようになっている。上述したように基板１１上でリセット信号（ＲＥＳＥＴ＃）と初期化信号（ＩＮＩＴ＃）はマイコン３１の入出力ポートＲＢ２，ＲＢ５に入力されるようになっており、マイコン３１は具体的に入力モードに設定した両ポートＲＢ２，ＲＢ５を監視してリセット信号か初期化信号が入力されるのを待機する。
【００２９】いずれかの信号が入力されると、マイコン３１はステップＳ１０４にて第１の待機時間ＦＴ１だけ待機する。この第１の待機時間はＣＰＵ２１の処理に同期させるための時間であり、以下に示すような時間としてある。ＣＰＵ２１はリセット信号か初期化信号を入力したときからＢＩＯＳの実行を開始する。通常、ＢＩＯＳでは所定の初期化プログラムを実行することになるが、最初に当該ＣＰＵ２１のリビジョンを確認する。ＣＰＵ２１は常に進化しており、クロックが上がる毎にリビジョンを繰り返している。リビジョン毎にキャッシュの設定レジスタなどが変化することが多く、ＢＩＯＳでは装着されているＣＰＵ２１に適した初期化処理を実行させるためにこのようなリビジョンを確認する。そして、既知のリビジョンのＣＰＵに対しては初期化の設定値がＢＩＯＳに書き込まれているので、対応する設定値で初期化する。しかし、製造当時に確認されていなかったＣＰＵについては設定値を知る由もないので、不明のＣＰＵに対する設定値を書き込んだり、最悪の場合にはＨＡＬＴを実行してしまう。
【００３０】初期化の処理の一つにレベル１（Ｌ１）キャッシュのイネーブル化も含まれているが、不明のリビジョンに対してはＬ１キャッシュをディセーブルにするか、デフォルトのディセーブルのままに放置するため、起動に要する時間が極端に長くなってしまう。また、機種によってはＣＰＵが不明の場合にワーニングを表示し、操作者に何らかの操作（例えば、Ｆ１キーを押すなど）を要求し、処理を止めてしまうこともある。
【００３１】本実施形態においては、Ｌ１キャッシュの変更タイミングを見計らって、その直後にＬ１キャッシュをイネーブル化させることを目的としており、ＣＰＵ２１の処理が進行して上記Ｌ１キャッシュに対する設定が終了するまでの時間を第１の待機時間ＦＴ１に設定してある。なお、この第１の待機時間ＦＴ１と後述する第２の待機時間ＦＴ２に関しては、固定値でよいが、予め複数のタイミングを決めておき、ジャンパスイッチ３２の設定で変化させることができるようにしても良い。
【００３２】従って、ステップＳ１０４にて第１の待機時間ＦＴ１だけ待機した後、ステップＳ１０６にてマイコン３１はＣＰＵ２１に対して停止信号を出力する。ＣＰＵ停止信号はプローブモードリクエスト信号（ＰＲＥＱ＃）をハイレベルからローレベルに落とすことにより行える。従って、出力モードに設定した入出力ポートＲＢ３をローレベルとすることによりＣＰＵ停止信号を出力することになる。ＣＰＵ２１の側ではプローブモードリクエスト信号を受け付けると、処理を停止するが、受け付けたことを外部に確認させるためにプローブモードレディ信号（ＰＲＤＹ＃）をハイレベルからローレベルに落とす。マイコン３１はステップＳ１０８にてプローブモードレディ信号を監視し、ハイレベルからローレベルへと変化したときにＣＰＵの停止確認を行えたものと判断する。このプローブモードレディ信号の監視についてもマイコン３１は入力モードに設定した入出力ポートＲＢ４の入力レベルを監視して行っている。
【００３３】ＣＰＵの停止確認を行えたら、ＣＰＵ２１はデバッグモードに入っているので、マイコン３１はＴＤＩ端子からＬ１キャッシュを有効にさせるためのコマンドを送信する。Ｌ１キャッシュを有効にさせるか否かはＣＰＵ２１内の所定のレジスタに書き込む値による。従って、Ｌ１キャッシュを有効にさせるためのコマンドというのは、具体的にはデバッグモードにおけるコマンドとして所定のレジスタにある値を書き込むという操作に対応する。
【００３４】このレジスタへの書き込みが終了したら、ステップＳ１１２にてＣＰＵを再スタートさせる。再スタートはプローブモードリクエスト信号をローレベルからハイレベルへ戻すことによって行なう。これにより、マイコン３１はプローブモードレディ信号をハイレベルに戻し、ＣＰＵ２１を再スタートさせる。次に、マイコン３１は、ステップＳ１１４にて第２の待機時間ＦＴ２だけ待機する。ステップＳ１１０ではＬ１キャッシュをイネーブル化させているが、この待機時間ＦＴ２はレベル２（Ｌ２）キャッシュをイネーブル化させるためのものである。すなわち、そのまま放置しておくとＬ２キャッシュはディセーブル化されたままとなるため、あるタイミングでＬ２キャッシュをイネーブル化させている。また、Ｌ１キャッシュと別に実行するのは本実施例でそのようにする必要があるからである。すなわち、早期にＬ２キャッシュをイネーブル化させると別の機器の初期化チェックに影響を及ぼしてしまうため、各種の初期化が終了してからＬ２キャッシュはイネーブル化させる必要がある。むろん、状況次第では同時に実行することも不可能ではない。
【００３５】そして、第２の待機時間ＦＴ２が経過したら上述したステップＳ１０６と同様にステップＳ１１６にてマイコン３１はＣＰＵ２１に対して停止信号を出力し、ステップＳ１１８にてステップＳ１０８と同様にＣＰＵの停止確認を待機する。そして、ステップＳ１２０ではステップＳ１１０と同様にＬ２キャッシュをイネーブル化する。その後、ステップＳ１２２にてステップＳ１１２と同様にＣＰＵ２１を再スタートさせる。
【００３６】以上でＣＰＵ２１に対する外部的な制御を全て完了したので、ステップＳ１０２に戻ってコンピュータがリセットされる場合に備える。また、再度、電源投入されるような場合は再スタートする。次に、上記構成からなる本実施形態の動作を説明する。図５は本実施形態の動作をタイミングチャートにより示している。タイミングＴ１にて電源を投入すると、予め定めた所定時間を経過したタイミングＴ２にてリセット信号ＲＥＳＥＴ＃がＣＰＵカード１０に供給され、ＣＰＵ２１はＢＩＯＳの起動プログラムの実行を開始する。
【００３７】一方、マイコン３１は電源投入直後、独自に図４に示すフローチャートに対応したプログラムの実行を開始する。具体的には、ステップＳ１００にて初期化処理を実行し、ステップＳ１０２にて上記リセット信号ＲＥＳＥＴ＃がＣＰＵカード１０に供給されるのを入出力ポートＲＢ２の入力状況を監視して待機する。そして、上記リセット信号ＲＥＳＥＴ＃がＣＰＵカード１０に供給されると、ステップＳ１０４にて第１の待機時間ＦＴ１の計時を開始する。タイミングＴ３はタイミングＴ２から第１の待機時間ＦＴ１だけ経過した時点であり、このタイミングＴ３にて次の処理へと移行し、ステップＳ１０６にてＣＰＵ停止信号を出力する。具体的にはＣＰＵ２１に対してプローブモードリクエスト信号（ＰＲＥＱ＃）を出力すべく、入出力ポートＲＢ３をローレベルに落とす。
【００３８】ＣＰＵ２１は、リセット信号ＲＥＳＥＴ＃の入力後、ＢＩＯＳを実行しており、このタイミングＴ３では、Ｌ１キャッシュをディセーブル化した直後にあたる。そして、プローブモードリクエスト信号（ＰＲＥＱ＃）がローレベルとなったことによってプローブモードへの移行の要求があったものとハードウェア的に判断し、プローブモードへの移行の準備を実行し、準備が完了したタイミングＴ４にてプローブモードレディ信号（ＰＲＤＹ＃）をローレベルに落とす。
【００３９】マイコン３１はステップＳ１０８にて入出力ポートＲＢ４の入力を監視することにより、ＣＰＵ２１がプローブモードへ移行するのを待機しており、タイミングＴ４にて移行完了を検出すると、ステップＳ１１０にてＣＰＵ２１のＬ１キャッシュをイネーブル化させる。具体的には、入出力ポートＲＡ０からＣＰＵ２１の所定のレジスタにデータを書き込む処理を行う。むろん、これがＪＴＡＧ規格のＴＡＰ端子を利用してマシンステータスレジスタ（ＭＳＲ）へデータを書き込むという処理になる。このデバッグモードの期間がタイミングＴ５～Ｔ６となる。
【００４０】そして、同データの書き込み後のタイミングＴ７では、ステップＳ１１２にてＣＰＵ２１を再スタートさせる。ＣＰＵ２１の再スタートはプローブモードリクエスト信号（ＰＲＥＱ＃）をハイレベルに戻すことにより行う。すなわち、マイコンは入出力ポートＲＢ３をハイレベルとし、ＣＰＵ２１はプローブモードリクエスト信号（ＰＲＥＱ＃）がハイレベルとなったことをハードウェア的に検知すると、プローブモードを終了するとともに、プローブモードレディ信号（ＰＲＤＹ＃）をハイレベルとして、外部に対しても状況を通知する。
【００４１】以上でＬ１キャッシュのディセーブル化対策が完了し、次にＬ２キャッシュのディセーブル化対策をＬ１キャッシュの時と同様にして行う。まず、ステップＳ１１４ではタイミングＴ７の時点から第２の待機時間ＦＴ２だけ待機する。第２の待機時間ＦＴ２だけ待機した時点Ｔ８のステップＳ１１６にてステップＳ１０６と同様にＣＰＵ停止信号を出力する。具体的には入出力ポートＲＢ３をローレベルに落としてプローブモードリクエスト信号（ＰＲＥＱ＃）を出力する。その後、マイコン３１はステップＳ１１８にてステップＳ１０８と同様に入出力ポートＲＢ４の入力を監視して、ＣＰＵ２１がプローブモードへ移行するのを待機する。
【００４２】タイミングＴ９にて移行完了を検出すると、ステップＳ１２０ではステップＳ１１０と同様にしてＣＰＵ２１のＬ２キャッシュをイネーブル化させる。むろん、この場合にデータを書き込むマシンステータスレジスタはＬ２キャッシュ固有のものであるが、データを書き込むためにＪＴＡＧ規格のＴＡＰ端子より所定のマシンステータスレジスタへ書き込みを行う点は共通している。デバッグモードの期間はタイミングＴ１０～Ｔ１１であり、Ｌ２キャッシュのイネーブル化後、ステップＳ１２２にてＣＰＵ２１を再スタートさせる。
【００４３】以上でＬ１キャッシュとＬ２キャッシュのイネーブル化は終了するため、ステップＳ１０２に戻り、本コンピュータがリセットされるまで待機する。以上の実施例では、ＣＰＵ２１の動作を直接的に監視して適正タイミングで内部のマシンステータスレジスタを書き換えているわけではない。すなわち、予め定めたタイミングにおいてＣＰＵ２１はマシンステータスレジスタに好ましくない設定のデータを書き込んでいることを確認しておき、予め計測したその時間分だけを待機してマイコン３１がマシンステータスレジスタを書き換えるという処理を行っているのである。
【００４４】この処理は簡易であり、実効性は高い。しかしながら、データを書き換えるタイミングを取得する手法はこれに限られるものではない。図６は他の実施形態にかかるＣＰＵアクセラレータが実行するプログラムをフローチャートにより示している。ステップＳ２００では初期化を実行し、ステップＳ２０２ではリセット信号（ＲＥＳＥＴ＃）か初期化信号（ＩＮＩＴ＃）が入力されるのを待機する。この待機後、すなわち、リセット信号か初期化信号が入力されたら、ステップＳ２０４にてＣＰＵ停止信号を出力する。先の実施形態では、ここで第１の待機時間を待機しているが、本実施形態においては、所定時間を待機するのではなく、ＣＰＵ２１がＬ１キャッシュの設定を行うタイミングとしてブレークポイントを設定し、確実にＬ１キャッシュの設定を行った直後に再設定を行おうとするものである。
【００４５】具体的にはステップＳ２０４とステップＳ２０６にてＣＰＵ２１を停止させた後、ステップＳ２０８にてＪＴＡＧ規格のＴＡＰ端子よりブレークポイントを設定する。ＣＰＵ２１はＢＩＯＳの起動プログラムの実行時、所定の区切り毎にポストコードを特定のポートに対して出力するようにしている。例えば、Ｌ１キャッシュをイネーブル化させるかディセーブル化させるかはＣＰＵのリビジョンチェックの判断に基づいて決定しているが、リビジョンをチェックして設定したら、Ｌ１キャッシュの設定を行ったことを表すポストコード（０Ｂｈなど）を所定のポートに出力する。
【００４６】デバッグモードではＣＰＵ２１がどのポートにどういったコードを出力するかを指定してブレークポイントを設定することができるので、予めＬ１キャッシュの設定に対するポストコードとポートとを指定してブレークポイントを設定する。その後、ステップＳ２１０にてＣＰＵ２１を再スタートさせ、ステップＳ２１２にてブレークポイントに入るまで待機する。ブレークポイントに入ったら処理はステップＳ２１４へ進み、ステップＳ１１０と同様にＬ１キャッシュをイネーブル化させる。これでＬ１キャッシュの対策が終了するので、次のステップＳ２１６ではＬ２キャッシュの設定直後にブレークポイントを設定する。そして、ステップＳ２１８にてＣＰＵ２１を再スタートさせ、ステップＳ２２０にてブレークポイントに入るまで待機する。
【００４７】ブレークポイントに入ったら処理はステップＳ２２２へ進み、ステップＳ１２０と同様にＬ２キャッシュをイネーブル化させる。以上でＬ１キャッシュとＬ２キャッシュのの対策は全て終了するので、次のステップＳ２２２ではブレークポイントの設定を解除し、ステップＳ２２４にてＣＰＵ２１を再スタートさせ、ステップＳ２０２に戻ってコンピュータがリセットされる場合に備える。このようにすれば、Ｌ１キャッシュに対して好ましくない設定を行ったり、Ｌ１キャッシュに対して好ましくない設定を行った直後に、外部的に正しい設定へと書き換えることになり、ＢＩＯＳの仕様に関わらず新たなＣＰＵ２１の最適な利用が可能となる。
【００４８】なお、以上の実施形態においては、スロットタイプの基板１１にソケット１２を介してソケットタイプのＣＰＵ２１を装着させているが、本体のコンピュータに備えられたソケットに対してソケットタイプのＣＰＵ２１を装着させるゲタタイプのＣＰＵアクセラレータであっても同様に実現可能である。このように、ＣＰＵカード１０にはソケット１２を介して最新のＣＰＵ２１を装着できるようになっており、また、同ＣＰＵカード１０上に備えられたＣＰＵ外部制御回路３０には制御用ＣＰＵとしてのマイコン３１が備えられており、同マイコン３１は内部に書き込まれたＣＰＵ高速化プログラムを実行することにより、同ＣＰＵ２１のＴＡＰ端子を介して同ＣＰＵ２１のマシンステータスレジスタをデバッグモードで書き換え、ＯＳ起動前であっても最適な設定で実行させることができる。

【出願人】	【識別番号】３９００４０１８７【氏名又は名称】株式会社メルコ
【出願日】	平成１２年９月２９日（２０００．９．２９）
【代理人】	【識別番号】１０００９６７０３【弁理士】【氏名又は名称】横井俊之
【公開番号】	特開２００２－１０８６１７（Ｐ２００２－１０８６１７Ａ）
【公開日】	平成１４年４月１２日（２００２．４．１２）
【出願番号】	特願２０００－３００３６７（Ｐ２０００－３００３６７）