ＳＩＭＤ型マイクロプロセッサにおけるテーブル変換

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【発明の名称】	ＳＩＭＤ型マイクロプロセッサにおけるテーブル変換
【発明者】	【氏名】高藤浩資【氏名】山浦慎一【氏名】福島正展【氏名】原和彦【氏名】中村圭治【氏名】片山貴雄【氏名】岩永和彦
【要約】	【課題】ＳＩＭＤ型マイクロプロセッサにおける各プロセッサエレメント内データの非線形処理において、ハードウエアの僅かな追加のみで、演算の繰り返し回数を減らす。【解決手段】複数のプロセッサエレメントを有し、各プロセッサエレメントは、第１の条件フラグと第２の条件フラグを備える。第１の条件フラグは、各プロセッサエレメントの演算において所定の条件が成立すれば“１”となる。第２の条件フラグは、各プロセッサエレメントの演算前の自らのフラグ内容と各プロセッサエレメントの演算における上記所定の条件成立との論理和によりフラグ内容が形成され、このフラグ内容において一旦“１”となれば該第２のフラグに対するリセット命令が発行されるまで“１”の状態を保持する。以上のようなＳＩＭＤ型マイクロプロセッサを提供する。

【特許請求の範囲】
【請求項１】複数のプロセッサエレメントを有し、各プロセッサエレメントは、第１の条件フラグと第２の条件フラグを備え、第１の条件フラグは、各プロセッサエレメントの演算において所定の条件が成立すれば“１”となり、第２の条件フラグは、各プロセッサエレメントの演算前の自らのフラグ内容と各プロセッサエレメントの演算における上記所定の条件成立との論理和によりフラグ内容が形成され、このフラグ内容において一旦“１”となれば該第２のフラグに対するリセット命令が発行されるまで“１”の状態を保持する、ＳＩＭＤ型マイクロプロセッサ。
【請求項２】複数のプロセッサエレメントと、第３のフラグを有し、各プロセッサエレメントは、第１の条件フラグと第２の条件フラグを備え、第１の条件フラグは、各プロセッサエレメントの演算において所定の条件が成立すれば“１”となり、第２の条件フラグは、各プロセッサエレメントの演算前の自らのフラグ内容と各プロセッサエレメントの演算における上記所定の条件成立との論理和によりフラグ内容が形成され、このフラグ内容において一旦“１”となれば該第２のフラグに対するリセット命令が発行されるまで“１”の状態を保持し、第３の条件フラグは、全ての第２の条件フラグが“１”となるときに限り、“１”となる、ＳＩＭＤ型マイクロプロセッサ。
【請求項３】請求項１又は請求項２に記載のＳＩＭＤ型マイクロプロセッサを利用する、演算処理装置。
【請求項４】請求項１又は請求項２に記載のＳＩＭＤ型マイクロプロセッサを利用する、画像処理装置。
【請求項５】複数のプロセッサエレメントを有し、各プロセッサエレメントは、第１の条件フラグと第２の条件フラグを備え、第１の条件フラグは、各プロセッサエレメントの演算において所定の条件が成立すれば“１”となり、第２の条件フラグは、各プロセッサエレメントの演算前の自らのフラグ内容と各プロセッサエレメントの演算における上記所定の条件成立との論理和によりフラグ内容が形成され、このフラグ内容において一旦“１”となれば該第２のフラグに対するリセット命令が発行されるまで“１”の状態を保持する、ＳＩＭＤ型マイクロプロセッサにおいて、（１）１つのプロセッサエレメントから演算対象データを抽出し、（２）上記（１）の演算対象データと同じ演算対象データを保持するプロセッサエレメントを確定してそれらプロセッサエレメントの第１の条件フラグ及び第２の条件フラグを“１”の状態にし、（３）上記（１）の演算対象データに対する演算後データを求め、（４）第１の条件フラグが“１”の状態であるプロセッサエレメントに対し、上記（３）の演算後データを転送して格納させ、（５）次の１つのプロセッサエレメントを選択し上記（１）以下の処理を繰り返すが、ここで選択したプロセッサエレメントにおいて既に第２の条件フラグが“１”の状態であれば、さらに次の１つのプロセッサエレメントを選択する、テーブル変換方法。
【請求項６】複数のプロセッサエレメントと、第３のフラグを有し、各プロセッサエレメントは、第１の条件フラグと第２の条件フラグを備え、第１の条件フラグは、各プロセッサエレメントの演算において所定の条件が成立すれば“１”となり、第２の条件フラグは、各プロセッサエレメントの演算前の自らのフラグ内容と各プロセッサエレメントの演算における上記所定の条件成立との論理和によりフラグ内容が形成され、このフラグ内容において一旦“１”となれば該第２のフラグに対するリセット命令が発行されるまで“１”の状態を保持し、第３の条件フラグは、全ての第２の条件フラグが“１”となるときに限り、“１”となる、ＳＩＭＤ型マイクロプロセッサにおいて、（１）１つの演算対象データを用意し、（２）上記（１）の演算対象データと同じ演算対象データを保持するプロセッサエレメントを確定してそれらプロセッサエレメントの第１の条件フラグ及び第２の条件フラグを“１”の状態にし、（３）上記（１）の演算対象データに対する演算後データを求め、（４）第１の条件フラグが“１”の状態であるプロセッサエレメントに対し、上記（３）の演算後データを転送して格納させ、（５）第３のフラグが“１”ではないならば、次の演算対象データを用意して上記（１）以下の処理を繰り返し、第３のフラグが“１”となるときは、処理を終了する、テーブル変換方法。
【請求項７】複数のプロセッサエレメントを有し、各プロセッサエレメントは、第１の条件フラグと第２の条件フラグを備え、第１の条件フラグは、各プロセッサエレメントの演算において所定の条件が成立すれば“１”となり、第２の条件フラグは、各プロセッサエレメントの演算前の自らのフラグ内容と各プロセッサエレメントの演算における上記所定の条件成立との論理和によりフラグ内容が形成され、このフラグ内容において一旦“１”となれば該第２のフラグに対するリセット命令が発行されるまで“１”の状態を保持する、ＳＩＭＤ型マイクロプロセッサにおいて、（１）１つのプロセッサエレメントから演算対象データを抽出し、（２）上記（１）の演算対象データと同じ演算対象データを保持するプロセッサエレメントを確定してそれらプロセッサエレメントの第１の条件フラグ及び第２の条件フラグを“１”の状態にし、（３）上記（１）の演算対象データに対する演算後データを求め、（４）第１の条件フラグが“１”の状態であるプロセッサエレメントにおいて、条件成立信号を発生させ、（５）上記の条件成立信号が発生されているプロセッサエレメントに対して、上記（３）の演算後データを転送して格納させ、（６）次の１つのプロセッサエレメントを選択し上記（１）以下の処理を繰り返すが、ここで選択したプロセッサエレメントにおいて既に第２の条件フラグが“１”の状態であれば、さらに次の１つのプロセッサエレメントを選択する、テーブル変換方法。
【請求項８】複数のプロセッサエレメントと、第３のフラグを有し、各プロセッサエレメントは、第１の条件フラグと第２の条件フラグを備え、第１の条件フラグは、各プロセッサエレメントの演算において所定の条件が成立すれば“１”となり、第２の条件フラグは、各プロセッサエレメントの演算前の自らのフラグ内容と各プロセッサエレメントの演算における上記所定の条件成立との論理和によりフラグ内容が形成され、このフラグ内容において一旦“１”となれば該第２のフラグに対するリセット命令が発行されるまで“１”の状態を保持し、第３の条件フラグは、全ての第２の条件フラグが“１”となるときに限り、“１”となる、ＳＩＭＤ型マイクロプロセッサにおいて、（１）１つの演算対象データを用意し、（２）上記（１）の演算対象データと同じ演算対象データを保持するプロセッサエレメントを確定してそれらプロセッサエレメントの第１の条件フラグ及び第２の条件フラグを“１”の状態にし、（３）上記（１）の演算対象データに対する演算後データを求め、（４）第１の条件フラグが“１”の状態であるプロセッサエレメントにおいて、条件成立信号を発生させ、（５）上記の条件成立信号が発生されているプロセッサエレメントに対して、上記（３）の演算後データを転送して格納させ、（６）第３のフラグが“１”ではないならば、次の演算対象データを用意して上記（１）以下の処理を繰り返し、第３のフラグが“１”となるときは、処理を終了する、テーブル変換方法。
【請求項９】請求項５乃至請求項８に記載のテーブル変換方法を利用する、演算処理方法。
【請求項１０】請求項５乃至請求項８に記載のテーブル変換方法を利用する、画像処理方法。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、マイクロプロセッサ、特に、ＳＩＭＤ（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｎ－ｓｔｒｅａｍＭｕｌｔｉｐｌｅＤａｔａ－ｓｔｒｅａｍ；単一命令多データ処理）型マイクロプロセッサに関する。
【０００２】
【従来の技術】ＳＩＭＤ型マイクロプロセッサでは、複数のデータに対して１つの命令で同時に同一の演算処理が実行可能である。この構造により、演算は同一であるがデータ量が非常に多い処理（例えば、画像処理）に係る用途において、頻用される。
【０００３】ＳＩＭＤ型マイクロプロセッサにおける通常の演算処理では、複数の演算ユニット（ＰｒｏｃｅｓｓｏｒＥｌｅｍｅｎｔ〔ＰＥ〕；プロセッサエレメント）を並べ同一の演算を同時に複数のデータに対して実行する。ところが、演算処理の内容を単一の演算式で表すことができない「非線形処理」では、演算対象のデータに応じて演算式が変更されるため、同じ処理を同時に実行することができない。そうすると、データ毎の逐次処理をせざるを得ず、結局ＳＩＭＤであることの効果が無くなってしまう。
【０００４】通常のＳＩＳＤ（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｎ－ｓｔｒｅａｍＳｉｎｇｌｅＤａｔａ－ｓｔｒｅａｍ；単一命令単一データ処理）型のプロセッサにおいても、演算対象データに応じて演算式が変更される非線形処理では、演算処理を行うプログラムが非常に複雑になりかねない。それを防ぐため、演算前データに対して演算後の処理済みデータを予め全て準備してそれらをテーブル化し、演算前データを元にテーブル変換を行ない演算後データを得る方式が一般的である。具体的にはＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）上に上記テーブルを格納し、演算前データにテーブルの先頭の番地を加算した値をアドレスポインタとしてＲＡＭから得られたデータを、演算後データとしている。例えば、演算データ（演算前データ／演算後データ）が８ビットの場合には、２５６バイトのサイズの変換テーブルが必要となる。
【０００５】この変換テーブルのサイズは、演算データのビット幅の増加とともに２のベキ乗（の単位）で増加するため、演算データのビット幅が相当に大きい場合は、演算データを任意の区間に分け、その区間での近似式をテーブルとして持つような方式も開示されている。
【０００６】さて、このテーブル変換をＳＩＭＤ型マイクロプロセッサで採用する場合には、個々の演算単位においてテーブルが必要となると考えられていた。例えば２５６ＳＩＭＤ（即ち、演算単位〔演算ユニット、ＰＥ〕が２５６個あるＳＩＭＤ）のプロセッサにおいて、８ビットの演算データ（演算前データ／演算後データ）のテーブル変換を行なう場合には、２５６バイトの（ＲＡＭ上の）テーブルが演算単位分即ち２５６個必要となる。よって、コスト面において大きな問題があった。そのため、ＳＩＭＤ型マイクロプロセッサの非線型演算のテーブル変換に対して、種々の発明が案出され開示されている。
【０００７】特開平５－６７２０３号においては、各ＳＩＭＤ単位のＰＥ（ＰｒｏｃｅｓｓｏｒＥｌｅｍｅｎｔ；プロセッサエレメント）内蔵の出力レジスタから演算前データを順次外部に出力し、外部で逐次にテーブル変換を行ない、変換後のデータをＰＥ内蔵の入力レジスタに順次入力する方式が提案されている。この方式では変換テーブルが１個となるためコストの上昇は抑えられるが、結局は逐次処理であるため、演算処理時間はＰＥの個数相応までかかってしまい演算速度面で不利である。また、この変換処理をＰＥでの通常処理と並行に実行すれば演算処理時間はトータルとして削減できるが、入力・出力のレジスタがこの変換作業専用に使用され他の用途に使用できない、変換処理後のデータが必要な場合には演算処理時間だけ待つこととなり並行処理が不可能である、といった問題が依然残る。
【０００８】非線形ユニットを１個搭載した特開平７－２１９９１９号も上記とほぼ同様である。ＰＥ内にシフトレジスタとして用いる専用のレジスタを設置し、非線形ユニットを挿入して環状の通信経路とすることにより非線形演算を行なっているが、この場合もＰＥ個数分のサイクル処理を行なうことが必要である。
【０００９】また、特開平９－３０５５５０号において、外部から順次変換前データと変換後のデータを入力し、各ＰＥで入力された変換前データと演算前データを比較し、一致したＰＥには変換後のデータを格納しこの値を演算後データとする方式が提案されている。この場合には、演算処理時間は演算前データの取りうる値の組み合わせ数（即ち、変換テーブルのワード数）に依存するため、ＰＥの個数よりこのワード数が少ない場合には高速化が実現される。ところが、演算前データが８ビットデータの場合、ＰＥ数によらず２５６回程度のサイクル数となるため、この場合においても演算処理時間が長くなるという問題がある。また、他の通常の処理と並行にこの変換処理を行うという方式も想定され得るが、その場合にも上記特開平５－６７２０３号と同じ問題が生じる。
【００１０】さらに、特許第２８１２２９２号においては、ＰＥの個数と同数の出力ポートを持つ変換テーブル用のＲＡＭに対して、それぞれのＰＥから演算前データをアドレスポインタとして与えることで演算後データを得る方法が提案されている。この方式においては変換速度は１サイクル程度で終了するが、出力ポートの増加はＲＡＭのコストを押し上げることになり、特に数十個を超えるポートを持つことは実現不可能である。したがって、ＰＥ数が多いＳＩＭＤ型マイクロプロセッサに対応できない、という問題がある。
【００１１】以上の従来技術においては、テーブル変換器を１個搭載するＳＩＭＤ型マイクロプロセッサにおける各ＰＥ内データの非線形処理については、以下の２つのタイプのデータ逐次処理に分類され得る。
【００１２】処理方式■：ＰＥから変換前データを取り出しそれを対応するテーブル値のアドレスポインタとして使用し、グローバルプロセッサ（ＧｌｏｂａｌＰｒｏｃｅｓｓｏｒ；ＧＰ）がそのアドレスに対応するデータをＰＥにロードすることによりテーブル変換を実現する。これを全ＰＥについて順に繰り返す。
【００１３】なお、後で説明するように、グローバルプロセッサ（ＧＰ）は、ＳＩＭＤ型マイクロプロセッサを構成する主要部位である。ＧＰそのものは、ＳＩＳＤ型プロセッサであり、プログラムＲＡＭとデータＲＡＭを内蔵し、プログラムコードを解読して、各種演算処理やＳＩＭＤ型マイクロプロセッサ全体に係る各種制御を行なう。
【００１４】処理方式■：変換前データが例えば８ビットで表現されるデータである場合、ＧＰにて０から２５５までインクリメントされるある変数（レジスタ）を設定する。それらの０から２５５までの値の各々と、各ＰＥにてそれぞれの演算前データと比較し一致すれば各ＰＥの演算結果フラグを変化させる（“１”を立てる）。フラグがセットされるＰＥにのみ対応する変換後データをロードする。上記変数が０から２５５までインクリメントされると、テーブル変換が実現される。
【００１５】上記処理方式■の場合、同じ演算前データを持つＰＥが複数存在していても、ＧＰはそのことを把握できる手段が無く、結局、ＰＥ数分だけ上記処理を繰り返す必要がある。また、処理方式■の場合、各ＰＥの演算前データの内容をＧＰが前もって把握する手段が無いため、結局、変換前データの総数、すなわち上記例の場合２５６回の演算を繰り返す必要がある。
【００１６】
【発明が解決しようとする課題】上述のＳＩＭＤ型マイクロプロセッサにおける各ＰＥ内データの非線形処理の高速化を考えた場合、テーブル変換機構を各ＰＥ毎に設けることが１つの解決策である。しかし、そうすると回路規模が増大しコスト上不利である。本発明は、ハードウエアの僅かな追加のみで、上記演算の繰り返し（ループ）回数を減らすことを目的とする。
【００１７】
【課題を解決するための手段】本発明は、上記目的を達成するためになされたものである。本発明に係る請求項１に記載のＳＩＭＤ型マイクロプロセッサは、複数のプロセッサエレメントを有し、各プロセッサエレメントは、第１の条件フラグと第２の条件フラグを備え、第１の条件フラグは、各プロセッサエレメントの演算において所定の条件が成立すれば“１”となり、第２の条件フラグは、各プロセッサエレメントの演算前の自らのフラグ内容と各プロセッサエレメントの演算における上記所定の条件成立との論理和によりフラグ内容が形成され、このフラグ内容において一旦“１”となれば該第２のフラグに対するリセット命令が発行されるまで“１”の状態を保持する、ＳＩＭＤ型マイクロプロセッサである。
【００１８】本発明に係る請求項２に記載のＳＩＭＤ型マイクロプロセッサは、複数のプロセッサエレメントと、第３のフラグを有し、各プロセッサエレメントは、第１の条件フラグと第２の条件フラグを備え、第１の条件フラグは、各プロセッサエレメントの演算において所定の条件が成立すれば“１”となり、第２の条件フラグは、各プロセッサエレメントの演算前の自らのフラグ内容と各プロセッサエレメントの演算における上記所定の条件成立との論理和によりフラグ内容が形成され、このフラグ内容において一旦“１”となれば該第２のフラグに対するリセット命令が発行されるまで“１”の状態を保持し、第３の条件フラグは、全ての第２の条件フラグが“１”となるときに限り、“１”となる、ＳＩＭＤ型マイクロプロセッサである。
【００１９】本発明に係る請求項３に記載の演算処理装置は、請求項１又は請求項２に記載のＳＩＭＤ型マイクロプロセッサを利用する、演算処理装置である。
【００２０】本発明に係る請求項４に記載の画像処理装置は、請求項１又は請求項２に記載のＳＩＭＤ型マイクロプロセッサを利用する、画像処理装置である。
【００２１】本発明に係る請求項５に記載のデータ変換方法は、複数のプロセッサエレメントを有し、各プロセッサエレメントは、第１の条件フラグと第２の条件フラグを備え、第１の条件フラグは、各プロセッサエレメントの演算において所定の条件が成立すれば“１”となり、第２の条件フラグは、各プロセッサエレメントの演算前の自らのフラグ内容と各プロセッサエレメントの演算における上記所定の条件成立との論理和によりフラグ内容が形成され、このフラグ内容において一旦“１”となれば該第２のフラグに対するリセット命令が発行されるまで“１”の状態を保持する、ＳＩＭＤ型マイクロプロセッサにおいて、（１）１つのプロセッサエレメントから演算対象データを抽出し、（２）上記（１）の演算対象データと同じ演算対象データを保持するプロセッサエレメントを確定してそれらプロセッサエレメントの第１の条件フラグ及び第２の条件フラグを“１”の状態にし、（３）上記（１）の演算対象データに対する演算後データを求め、（４）第１の条件フラグが“１”の状態であるプロセッサエレメントに対し、上記（３）の演算後データを転送して格納させ、（５）次の１つのプロセッサエレメントを選択し上記（１）以下の処理を繰り返すが、ここで選択したプロセッサエレメントにおいて既に第２の条件フラグが“１”の状態であれば、さらに次の１つのプロセッサエレメントを選択する、テーブル変換方法である。
【００２２】本発明に係る請求項６に記載のデータ変換方法は、複数のプロセッサエレメントと、第３のフラグを有し、各プロセッサエレメントは、第１の条件フラグと第２の条件フラグを備え、第１の条件フラグは、各プロセッサエレメントの演算において所定の条件が成立すれば“１”となり、第２の条件フラグは、各プロセッサエレメントの演算前の自らのフラグ内容と各プロセッサエレメントの演算における上記所定の条件成立との論理和によりフラグ内容が形成され、このフラグ内容において一旦“１”となれば該第２のフラグに対するリセット命令が発行されるまで“１”の状態を保持し、第３の条件フラグは、全ての第２の条件フラグが“１”となるときに限り、“１”となる、ＳＩＭＤ型マイクロプロセッサにおいて、（１）１つの演算対象データを用意し、（２）上記（１）の演算対象データと同じ演算対象データを保持するプロセッサエレメントを確定してそれらプロセッサエレメントの第１の条件フラグ及び第２の条件フラグを“１”の状態にし、（３）上記（１）の演算対象データに対する演算後データを求め、（４）第１の条件フラグが“１”の状態であるプロセッサエレメントに対し、上記（３）の演算後データを転送して格納させ、（５）第３のフラグが“１”ではないならば、次の演算対象データを用意して上記（１）以下の処理を繰り返し、第３のフラグが“１”となるときは、処理を終了する、テーブル変換方法である。
【００２３】本発明に係る請求項７に記載のデータ変換方法は、複数のプロセッサエレメントを有し、各プロセッサエレメントは、第１の条件フラグと第２の条件フラグを備え、第１の条件フラグは、各プロセッサエレメントの演算において所定の条件が成立すれば“１”となり、第２の条件フラグは、各プロセッサエレメントの演算前の自らのフラグ内容と各プロセッサエレメントの演算における上記所定の条件成立との論理和によりフラグ内容が形成され、このフラグ内容において一旦“１”となれば該第２のフラグに対するリセット命令が発行されるまで“１”の状態を保持する、ＳＩＭＤ型マイクロプロセッサにおいて、（１）１つのプロセッサエレメントから演算対象データを抽出し、（２）上記（１）の演算対象データと同じ演算対象データを保持するプロセッサエレメントを確定してそれらプロセッサエレメントの第１の条件フラグ及び第２の条件フラグを“１”の状態にし、（３）上記（１）の演算対象データに対する演算後データを求め、（４）第１の条件フラグが“１”の状態であるプロセッサエレメントにおいて、条件成立信号を発生させ、（５）上記の条件成立信号が発生されているプロセッサエレメントに対して、上記（３）の演算後データを転送して格納させ、（６）次の１つのプロセッサエレメントを選択し上記（１）以下の処理を繰り返すが、ここで選択したプロセッサエレメントにおいて既に第２の条件フラグが“１”の状態であれば、さらに次の１つのプロセッサエレメントを選択する、テーブル変換方法である。
【００２４】本発明に係る請求項８に記載のデータ変換方法は、複数のプロセッサエレメントと、第３のフラグを有し、各プロセッサエレメントは、第１の条件フラグと第２の条件フラグを備え、第１の条件フラグは、各プロセッサエレメントの演算において所定の条件が成立すれば“１”となり、第２の条件フラグは、各プロセッサエレメントの演算前の自らのフラグ内容と各プロセッサエレメントの演算における上記所定の条件成立との論理和によりフラグ内容が形成され、このフラグ内容において一旦“１”となれば該第２のフラグに対するリセット命令が発行されるまで“１”の状態を保持し、第３の条件フラグは、全ての第２の条件フラグが“１”となるときに限り、“１”となる、ＳＩＭＤ型マイクロプロセッサにおいて、（１）１つの演算対象データを用意し、（２）上記（１）の演算対象データと同じ演算対象データを保持するプロセッサエレメントを確定してそれらプロセッサエレメントの第１の条件フラグ及び第２の条件フラグを“１”の状態にし、（３）上記（１）の演算対象データに対する演算後データを求め、（４）第１の条件フラグが“１”の状態であるプロセッサエレメントにおいて、条件成立信号を発生させ、（５）上記の条件成立信号が発生されているプロセッサエレメントに対して、上記（３）の演算後データを転送して格納させ、（６）第３のフラグが“１”ではないならば、次の演算対象データを用意して上記（１）以下の処理を繰り返し、第３のフラグが“１”となるときは、処理を終了する、テーブル変換方法である。
【００２５】本発明に係る請求項９に記載の演算処理方法は、請求項５乃至請求項８に記載のテーブル変換方法を利用する、演算処理方法である。
【００２６】本発明に係る請求項１０に記載の画像処理方法は、請求項５乃至請求項８に記載のテーブル変換方法を利用する、画像処理方法である。
【００２７】
【発明の実施の形態】以下、図面を参照して、本発明に係る好適な実施形態を説明する。
【００２８】図５は、本発明に係るＳＩＭＤ型マイクロプロセッサ２の概略の構成を示すブロック図である。該ＳＩＭＤ型マイクロプロセッサ２は、概略、グローバルプロセッサ４、レジスタファイル６、及び演算アレイ８から構成される。
【００２９】（１）グローバルプロセッサ４このグローバルプロセッサ４そのものは、いわゆるＳＩＳＤ型のプロセッサであり、プログラムＲＡＭ１０とデータＲＡＭ１２を内蔵し（図６参照）、プログラムを解読し各種制御信号を生成する。この制御信号は内蔵する各種ブロックの以外に、レジスタファイル６、演算アレイ８にも供給される。また、ＧＰ（グローバルプロセッサ）命令実行時は内蔵する汎用レジスタ、ＡＬＵ（算術論理演算器）等を使用して各種演算処理、プログラム制御処理をおこなう。
【００３０】（２）レジスタファイル６ＰＥ（プロセッサエレメント）命令で処理されるデータを保持している。ＰＥ（プロセッサエレメント）３は、公知のように、ＳＩＭＤ型マイクロプロセッサにおいて個別の演算を実行する構成単位である。図６のレジスタファイル６及び演算アレイ８が示すように、図６のＳＩＭＤ型マイクロプロセッサ２では２５６個のＰＥ３を含んでいる。上記のＰＥ命令はＳＩＭＤ型の命令であり、レジスタファイル６に保持されている複数のデータに対し、同時に同じ処理を行なう。このレジスタファイル６からのデータの読み出し／書き込みの制御はグローバルプロセッサ４からの制御によって行なわれる。読み出されたデータは演算アレイ８に送られ、演算アレイ８での演算処理後にレジスタファイル６に書き込まれる。
【００３１】また、レジスタファイル６はプロセッサ２外部からのアクセスが可能であり、グローバルプロセッサ４の制御とは別に、外部から特定のレジスタに対し読み出し／書き込みが行なわれる。
【００３２】（３）演算アレイＰＥ命令の演算処理が行なわれる。処理の制御はすべてグローバルプロセッサ４から行なわれる。
【００３３】図６は、本発明に係るＳＩＭＤ型マイクロプロセッサ２の詳細な構成を示すブロック図である。後で説明する、本発明の第１の実施形態に係るＳＩＭＤ型マイクロプロセッサ２（図１）、及び本発明の第２の実施形態に係るＳＩＭＤ型マイクロプロセッサ２（図２）の共通の基礎となる構成を示すものである。
【００３４】グロバールプロセッサ４には、本プロセッサ２のプログラム格納用のプログラムＲＡＭ１０と、演算データ格納用のデータＲＡＭ１２が内蔵されている。さらに、プログラムのアドレスを保持するプログラムカウンタ（ＰＣ）１４、演算処理のデータ格納のための汎用レジスタであるＧ０、Ｇ１、Ｇ２及びＧ３レジスタ（１６、１８、２０、２２）、レジスタ退避・復帰時に退避先データＲＡＭのアドレスを保持しているスタックポインタ（ＳＰ）２４、サブルーチンコール時にコール元のアドレスを保持するリンクレジスタ（ＬＳ）２６、同じくＩＲＱ（ＩｎｔｅｒｒｕｐｔＲｅＱｕｅｓｔ；割込み要求）時とＮＭＩ（Ｎｏｎ－ＭａｓｋａｂｌｅＩｎｔｅｒｒｕｐｔＲｅＱｕｅｓｔ；禁止不能割込み要求）時の分岐元アドレスを保持するＬＩレジスタ２８及びＬＮレジスタ３０、プロセッサの状態を保持しているプロセッサステータスレジスタ（Ｐ）３２が内蔵されている。
【００３５】これらのレジスタと、（図示していない）命令デコーダ、ＡＬＵ、メモリ制御回路、割り込み制御回路、外部Ｉ／Ｏ制御回路及びＧＰ演算制御回路とを使用して、ＧＰ命令の実行が行なわれる。
【００３６】また、ＰＥ命令実行時には、命令デコーダ、（図１及び図２に示されている）レジスタファイル制御回路５６、（図示していない）ＰＥ演算制御回路を使用して、レジスタファイル６の制御と演算アレイ８の制御が行なわれる。さらに、データＲＡＭ１２から複数のＰＥレジスタファイル６にデータを転送できるように、設定されている。
【００３７】レジスタファイル６においては、１つのＰＥ単位に８ビットのレジスタ３４が３２本内蔵されており、２５６個のＰＥ分の（３２本の）組が、アレイ構成になっている。レジスタ３４はＰＥ毎に、Ｒ０、Ｒ１、Ｒ２、．．．Ｒ３１と呼ばれる。それぞれのレジスタ３４は、演算アレイ８に対して１つの読み出しポートと１つの書き込みポートを備えており、８ビットのリード／ライト兼用のバスで演算アレイ８からアクセスされる。３２本のレジスタの内、２４本（Ｒ０～Ｒ２３）はプロセッサ外部からアクセス可能であり、外部からはクロック（ＣＬＫ）とアドレス（Ａｄｄｒｅｓｓ）、リード／ライト制御（ＲＷＢ）を入力することで、任意のレジスタ３４に対し、読み書きできる。残りの８本（Ｒ２４～Ｒ３１）のレジスタ３４は、ＰＥ演算の一時的な演算データ保存用として使用される。
【００３８】上記の残りの８本（Ｒ２４～Ｒ３１）のレジスタ３４には、グローバルプロセッサ４のデータＲＡＭ１２からのデータが書き込まれることもある。グローバルプロセッサ４からのライト制御信号と、演算アレイ８内の（後で説明する）条件レジスタ（Ｔレジスタ）５４に格納されるデータ（フラグ）内容とを条件にして、レジスタファイル６に内蔵される８本のレジスタ３４（Ｒ２４～Ｒ３１）に対し、グローバルプロセッサ４のデータＲＡＭ１２のデータが（条件を満たす）複数のＰＥ３に同時に書き込まれる。また、データＲＡＭ１２は６４ビットの出力ポートを備え、１つのＰＥ３に対しても８本のレジスタ３４に同時に６４ビットの書き込みが可能である。
【００３９】演算アレイ８は、１６ビットＡＬＵ３６と１６ビットＡレジスタ３８、Ｆレジスタ４０を内蔵している。ＰＥ命令による演算は、レジスタファイル６から読み出されたデータ若しくはグローバルプロセッサ４から与えられたデータをＡＬＵ３６の片側の入力とし、Ａレジスタ３８の内容をもう片側の入力として、行なわれるものである。その演算結果は、Ａレジスタ３８に格納される。したがって、Ｒ０～Ｒ３１レジスタ３４若しくはグローバルプロセッサ４から与えられたデータと、Ａレジスタ３８に格納されるデータとの、演算が行なわれることになる。
【００４０】レジスタファイル６と演算アレイ８との接続に、７ｔｏ１（７対１）のマルチプレクサ４２が置かれている。図６に示すように、あるマルチプレクサ４２から見て、左方向の３つのＰＥ３に含まれるＲ０～Ｒ３１レジスタ３４のデータと、右方向の３つのＰＥ３に含まれるＲ０～Ｒ３１レジスタ３４のデータと、自らが属するＰＥ３に含まれるＲ０～Ｒ３１レジスタ３４のデータを、演算対象として選択し得るように設定されている。また、レジスタファイル６の８ビットのデータは、シフト・拡張回路４４により任意のビット分だけ、左シフトしてＡＬＵ３６に入力する。
【００４１】図６では示していないが、図１及び図２で示すように演算アレイ８は、８ビットの条件レジスタ（Ｔレジスタ）５４と、１ビットの条件フラグレジスタ（ＥＳＴフラグ）６６とを備える。これらのレジスタ５４、６６は、共に演算アレイ８での演算結果に応じて内容が更新されるのであるが、ＥＳＴフラグ６６は演算前のＥＳＴフラグ６６の状態との「ｏｒ条件」によって内容が更新されるため、一度フラグが「真」に設定されれば、このフラグに対するリセット命令が発行されるまでこの「真」の状態が保たれる。
【００４２】Ｔレジスタ５４は、ＰＥ３別に演算実行の無効／有効の制御をしており、特定のＰＥ３だけを演算対象として選択できるようになっている。後で説明するように、ＥＳＴフラグ６６は、分岐命令の条件として機能する。
【００４３】また、図示していないが、夫々のＰＥ３には、０から２５５までの整数が固有のＩＤ（ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）番号としてハードウエアの構成により付加されている。この構成により、任意のＰＥ３のＡレジスタに格納される値が、ＧＰ４の汎用レジスタに転送されることも可能である。
【００４４】≪第１の実施の形態≫図１は、本発明の第１の実施の形態に係るＳＩＭＤ型マイクロプロセッサ２の構成を示すブロック図である。図６の本発明に係るＳＩＭＤ型マイクロプロセッサ２の構成を基礎とするものであるが、・レジスタファイル制御回路５６、・テーブルＲＡＭ６２、・ライトコントロール回路６８、・即値データパス５３、・条件レジスタ（Ｔレジスタ）５４、・条件選択回路６４、・ＥＳＴフラグ６６なども含まれることを明示している。
【００４５】図１のＳＩＭＤ型マイクロプロセッサ２において、レジスタファイル６に内蔵されるレジスタ３４（Ｒ２４～Ｒ３１）には、レジスタファイル制御回路５６を介して、テーブルＲＡＭ６２のデータが入力可能である。ここでテーブルＲＡＭ６２は、演算データ（変換前データ／変換後データ）の変換テーブルが格納されるＲＡＭである。このテーブルＲＡＭ６２からレジスタ３４へのデータ書き込みは、レジスタファイル制御回路５６のライト制御信号により行なわれる。但し、各レジスタ３４には各レジスタ３４への書き込み制御を行なうライトコントロール回路６８が備わり、該ライトコントロール回路６８に対し各ＰＥ３の演算アレイ８から（後で説明する）条件成立信号が与えられているＰＥ３（のレジスタ３４）においてのみ、書き込みがなされる。即ち、テーブルＲＡＭ６２のデータの書き込みの際に、レジスタファイル制御回路５６は全てのＰＥ３における所定のレジスタ３４に書き込もうとするが、各ＰＥ３において条件成立信号が与えられていればデータが書き込まれ、与えられていなければデータが書き込まれないこととなる。
【００４６】レジスタ３４は演算アレイ８ともデータの転送をおこなうため、上記のライトコントロール回路６８とのポートとは別に、もう一方の出力ポートを持つ。そして、命令コードによりＧＰ４で作成されたリード（Ｒ２）制御信号により、演算アレイ８と接続された該ポート（Ｄ２）からデータの出力をおこなう。図１では、５個のＰＥ分の構成のみを示しているが、図６の２５６個のＰＥ３を備えるプロセッサ２を想定するならば、ライトコントロール回路６８とレジスタ３４とは、（３２×２５６）組必要となる。
【００４７】データのビット幅は、ここでは８ビットとしているが、勿論それに限定されるものではない。
【００４８】テーブルＲＡＭ６２は、グローバルプロセッサ４の汎用レジスタ（Ｇ０～Ｇ３）に格納されるデータをアドレスのポインタとしてアドレスが指定され、その汎用レジスタ（Ｇ０～Ｇ３）のデータが書き込まれることにより、変換後の値が設定される。
【００４９】各ＰＥ３における演算アレイ部８には、図６にて説明したブロックが内蔵されている。各ＰＥ３の演算アレイ部８において、ＡＬＵ３６の入力の片側は、レジスタ（Ｒ０～Ｒ３１）に格納されるデータと、即値データバス５３からのデータとが、選択できるようになっている。即値データバス５３には、グローバルプロセッサ４からデータが転送され、命令コードに組みこまれた値（即値）若しくは汎用レジスタ（Ｇ０～Ｇ３）の値が命令により選択されている。
【００５０】条件フラグレジスタ（ＥＳＴフラグ）６６については、図示されていない演算アレイ制御部によりＧＰ４の命令によりセット、リセットが可能である。該条件フラグレジスタ（ＥＳＴフラグ）６６は、演算前のＥＳＴフラグ６６の状態との「ｏｒ条件」によって内容が更新されるため、一度フラグが「真」に設定されれば、ＧＰ４からの上記命令によりこのフラグに対するリセット命令が発行されるまでこの「真」の状態が保たれる。
【００５１】図１に示される、本発明の第１の実施の形態に係るＳＩＭＤ型マイクロプロセッサ２において、テーブル変換は図３のようなフローチャートに従い行なわれる。なお、演算対象データはＲ０に格納されているものとして説明する。
【００５２】ステップＳ０２：全てのＰＥ３において、ＥＳＴフラグ６６をリセットする。
【００５３】ステップＳ０４：各ＰＥ３のレジスタファイル６のレジスタＲ０に格納された演算対象データを、各ＰＥ３のデータパスを介してマルチプレクサ４２、シフタ４４、マルチプレクサ、ＡＬＵ３６の経路で、Ａレジスタ３８にロードする。
【００５４】ステップＳ０６：ＩＤ番号を、先ず、「０」とする。
【００５５】ステップＳ０８：グローバルプロセッサ（ＧＰ）４は、ＩＤ番号のＰＥ３を選択し、そのＰＥ３のＥＳＴフラグ６６が「真」であれば、（このＰＥ３の演算対象データは変換済みであると見做し、）ステップＳ２４へ分岐する。ＥＳＴフラグ６６が「真」でない場合は、ステップＳ１０へ進む。
【００５６】ステップＳ１０：上記ＰＥ３のＡレジスタ３８に格納されている値を、ＧＰ４の汎用レジスタ（Ｇ０）へ転送する。
【００５７】ステップＳ１２：ＧＰ４は、即値データバス５３を介して、汎用レジスタ（Ｇ０）に格納された上記値を全ＰＥ３のＡＬＵ３６に入力する。ＡＬＵ３６のもう一方には、ステップＳ０４で格納されたＡレジスタ３８の値が入力されており、ＡＬＵ３６において一致演算処理をおこなう。
【００５８】ステップＳ１４、ステップＳ１６、ステップＳ１８：上記一致演算処理において一致となっていれば、条件成立として８ビットの条件レジスタ（Ｔレジスタ）５４の所定の１ビットに“１”が格納され、同時に条件フラグレジスタ（ＥＳＴフラグ）６６も「真」とされる（ステップＳ１６）。上記一致演算処理において一致とならなければ、条件レジスタ（Ｔレジスタ）５４には何もなされない（所定の１ビットは“０”のままである）（ステップＳ１８）。
【００５９】ステップ２０：ＧＰ４は、汎用レジスタ（Ｇ０）のデータ即ち変換前データに対応した変換後データが格納されているアドレスを、テーブルＲＡＭ６２に出力し、変換後データをテーブルデータバスを介して全ＰＥ３のレジスタファイル６のレジスタ３４に書き込もうとする。
【００６０】ステップＳ２２：各ＰＥ３の演算アレイ部６では、条件レジスタ（Ｔレジスタ）５４の上記の所定の１ビットを条件選択回路６４で選択し、条件成立信号としてレジスタファイル６へ出力する。レジスタファイル６では、各ライトコントロール回路６８がライト制御信号と条件成立信号を受け取るのであるが、条件成立信号が存在するＰＥ３においてのみ、テーブルデータバスの内容（変換後データ）がレジスタ３４に書き込まれる。
【００６１】ステップＳ２４：対象とするＰＥ３のＩＤ番号をインクリメントする。
【００６２】ステップＳ２６：上記ＩＤ番号が、ＰＥ数の最大値以下であればステップＳ０８へ戻る。ＩＤ番号が、ＰＥ数の最大値を超えた時点でテーブル変換は終了する（ステップＳ２８）。
【００６３】以上にて説明した本発明の第１の実施の形態では、各ＰＥ３内の演算対象データのテーブル変換が終了していることを、一連のテーブル変換手順を繰り返している期間示すことができる条件フラグレジスタ（ＥＳＴフラグ）６６を搭載する。このことにより、従来技術で示した「処理方式■」において、同一の変換前データを持つＰＥ３のテーブル変換により既に変換済みであるＰＥ３を識別し、そのＰＥ３においてはテーブル変換手順を省く言わばループ・コンティニュー機能を実現している。
【００６４】≪第２の実施の形態≫図２は、本発明の第２の実施の形態に係るＳＩＭＤ型マイクロプロセッサ２の構成を示すブロック図である。図６の本発明に係るＳＩＭＤ型マイクロプロセッサ２の構成を基礎とするものであるが、第１の実施の形態と同様に、・レジスタファイル制御回路５６、・テーブルＲＡＭ６２、・ライトコントロール回路６８、・即値データパス５３、・条件レジスタ（Ｔレジスタ）５４、・条件選択回路６４、・ＥＳＴフラグ６６なども含まれることを明示している。更に加えて、各ＰＥ３のＥＳＴフラグ６６の反転情報をＯＲ回路の入力とし、このＯＲ回路からの出力の反転をＧＳＴフラグ７０とすることにより、全ＥＳＴフラグ６６のＡＮＤ条件をＧＳＴフラグ７０とする回路（制御回路）７２を構成している。
【００６５】本発明の第２の実施形態に係る図２のＳＩＭＤ型マイクロプロセッサ２を利用するデータ変換は、（１）テーブルの変換前データの総数よりもＰＥ数が十分大きい場合、あるいは、（２）全ＰＥ内に格納されている演算対象データの範囲が予め判明している場合に特に有効である。このデータ変換では、図３のフローチャートにおけるデータ変換のように各ＰＥから演算対象データを取り出す、ということをせず、予め判明している演算対象データを順に各ＰＥのＡＬＵ３６へ代入して、比較演算を行なう。
【００６６】図２に示される、本発明の第２の実施の形態に係るＳＩＭＤ型マイクロプロセッサ２において、テーブル変換は図４のようなフローチャートに従い行なわれる。なお、演算対象データはＲ０に格納されているものとして説明する。さらに、変換前データとしては、（１）０から順にインクリメントしてＧＰ４の汎用レジスタ（Ｇ０）にロードされるか、（２）ＧＰ４内のデータＲＡＭ１２に用意しておくかのいずれかであるが、以下の説明では「０から順にインクリメントしてＧＰ４の汎用レジスタ（Ｇ０）にロードされる」ものとする。
【００６７】ステップＳ５２：全てのＥＳＴフラグ６６及びＧＳＴフラグ７０をリセットする。
【００６８】ステップＳ５４：各ＰＥ３のレジスタファイル６のレジスタＲ０に格納された演算対象データを各ＰＥ３のデータパスを介してマルチプレクサ４２、シフタ４４、マルチプレクサ、ＡＬＵ３６の経路でＡレジスタ３８にロードする。
【００６９】ステップＳ５６：汎用レジスタＧ０に最初の変換前データが用意される。ここでは“０”が用意される。
【００７０】ステップＳ５８：ＧＰ４は、即値データバス５３を介して、汎用レジスタＧ０に用意された変換前データを全ＰＥ３のＡＬＵ３６に入力する。ＡＬＵ３６のもう一方の入力には、ステップＳ５４で格納されたＡレジスタ３８のデータが入力されており、ＡＬＵ３６において一致演算処理をおこなう。
【００７１】ステップＳ６０、ステップＳ６２、ステップＳ６４：上記一致演算処理において一致となっていれば、条件成立として８ビットの条件レジスタ（Ｔレジスタ）の所定の１ビットに“１”が格納され、同時に条件フラグレジスタ（ＥＳＴフラグ）６６も「真」とされる。更に、全てのＥＳＴフラグ６６が「真」とされれば、ＧＳＴフラグ７０が自動的に「真」にセットされる（ステップＳ６２）。上記一致演算処理において一致とならなければ、条件レジスタ（Ｔレジスタ）５４には何もなされない（所定の１ビットは“０”のままである）（ステップＳ６４）。
【００７２】ステップＳ６６：ＧＰ４は、汎用レジスタ（Ｇ０）のデータ即ち変換前データに対応した変換後データが格納されているアドレスを、テーブルＲＡＭ６２に出力し、変換後データをテーブルデータバスを介して全ＰＥ３のレジスタファイル６のレジスタ３４に書き込もうとする。
【００７３】ステップＳ６８：各ＰＥ３の演算アレイ部６では、条件レジスタ（Ｔレジスタ）５４の上記の所定の１ビットを条件選択回路６４で選択し、条件成立信号としてレジスタファイル６へ出力する。レジスタファイル６では、各ライトコントロール回路６８がライト制御信号と条件成立信号を受け取るのであるが、条件成立信号が存在するＰＥ３においてのみ、テーブルデータバスの内容（変換後データ）がレジスタに書き込まれる。
【００７４】ステップＳ７０：ＧＳＴフラグが“１”であるか否かが判断される。“１”であれば、全ＰＥ３においてＥＳＴフラグ６６が「真」である、即ち全ＰＥ３においてデータ変換が終了したことを示すから、「終了」になる。“１”でなければ、ステップＳ７２へ進む。
【００７５】ステップＳ７２：汎用レジスタＧ０に次の変換前データが用意される。ここでは汎用レジスタＧ０のデータがインクリメントされる。そして、ステップＳ５８に戻る。
【００７６】以上にて説明した本発明の第２の実施の形態では、従来技術で示した「処理方式■」において、一連のテーブル変換手順を繰り返している際に、全ＰＥ３についてテーブル変換が終了したことを検出するためのＧＳＴフラグ７０を搭載し、そのＧＳＴフラグ７０がセットされた時点でループを終了する言わばループ・ブレイク機能を実現している。
【００７７】以上の第１の実施の形態に係るＳＩＭＤ型マクロプロセッサ２、及び第２の実施の形態に係るＳＩＭＤ型マイクロプロセッサ２は、様々な演算処理装置において利用することができる。特に、非線型処理が多く、且つ近接するデータや類似するデータに関する変換処理を行なうことが多い画像処理装置において、利用することが有効である。
【００７８】
【発明の効果】本発明の第１の実施の形態を利用することにより、同じ変換前データを持つ各ＰＥ３内のデータを一度に変換し、更に、既に変換済みのＰＥ３であることの指標としてＥＳＴフラグ６６を利用するため、重複処理することなく必要最小限のデータ変換処理が可能となり、結果として演算の高速化を図ることができる。
【００７９】本発明の第２の実施の形態を利用することにより、全ＰＥ３の変換が終了した指標としてＧＳＴフラグ７０を利用するため、ＧＰ４の全ての変換前データをＰＥ３内の変換前データと必ずしも照らし合わせる必要が無く、無駄な演算を省くことができ、結果として演算の高速化を図ることができる。

【出願人】	【識別番号】０００００６７４７【氏名又は名称】株式会社リコー
【出願日】	平成１２年９月２９日（２０００．９．２９）
【代理人】	【識別番号】１０００６２１４４【弁理士】【氏名又は名称】青山葆（外１名）
【公開番号】	特開２００２－１０８６０４（Ｐ２００２－１０８６０４Ａ）
【公開日】	平成１４年４月１２日（２００２．４．１２）
【出願番号】	特願２０００－３００３９３（Ｐ２０００－３００３９３）