半導体回路装置

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【発明の名称】	半導体回路装置
【発明者】	【氏名】甲斐俊也【氏名】小川淳
【要約】	【課題】従来、マイクロコントローラのアドレス出力は全ビット同時に出力されアドレスデコードは全ビット同時に行われるため大きな瞬時電流が発生し、不要輻射ノイズの原因となっていた。【解決手段】アドレスの出力またはアドレスデコードを数ビットごとに分割して行うことでアドレスバスの変化をできるだけ小さくし、瞬時電力を抑え不要輻射ノイズを低減する。

【特許請求の範囲】
【請求項１】周辺機能へのアクセス時、アドレスの出力を分割することを特徴とする半導体回路装置。
【請求項２】周辺機能のアドレスデコードを分割して行うことを特徴とする半導体回路装置。
【請求項３】メモリへのアクセス時、アドレスの出力を分割することを特徴とする請求項１記載の半導体回路装置。
【請求項４】メモリのアドレスデコードを分割して行うことを特徴とする請求項２記載の半導体回路装置。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、マイクロコントローラにおけるアドレスデコーダの瞬時電力を抑えることを可能にする半導体回路装置に関する。
【０００２】
【従来の技術】従来、マイクロコントローラにおける周辺機能へのアクセスは図３に示す構成をとり、ＣＰＵ２１からアドレス出力２３は全ビット同時に出力されアドレス出力２３を有効にするアドレスバリッド信号２２によって、アドレスデコーダ２４～２６に入力されたアドレス出力が有効となり全ビット同時にデコードされ、前記アドレスデコーダ２４～２６よりデコード結果３０～３２が出力される。
【０００３】
【発明が解決しようとする課題】図３の構成をとる場合、アドレスが全ビット同時に出力され、全ビット同時にアドレスデコードされるため、アドレスの変化が大きい場合やアドレスの桁上がりの際に前記アドレスデコーダ２４～２６において大きな瞬時電力を消費するという問題があった。またマイクロコントローラがスローモードで動作する時や低い動作周波数での動作時においては、低速で動作することで全体的な消費電力は抑えられているのに、アドレスデコード時の瞬時電力は変わらないという問題があった。
【０００４】本発明は、マイクロコントローラにおけるアドレスデコード時の瞬時電力を低減する半導体回路装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】この課題を解決するために、本発明の請求項１に記載の半導体回路装置はアクセススピードが許す限り分割して出力することを特徴とする。この場合アクセス時にウエイトが入った場合はウエイト数分だけ分割することで最大の効果を得る。また本発明の請求項２記載の半導体回路装置はアドレスデコードを分割して行うことを特徴とする。ここにおいても動作スピードが許す限りデコードを分割することで最大の効果を得る。これによりアドレスバスの同時変化を分散することができ、従来同時に変化することで発生していたアドレスデコード時の瞬時電力が低減できるという作用が得られる。
【０００６】
【発明の実施の形態】以下、本発明の実施の形態について図１、図２を用いて説明する。
【０００７】図１は、本発明の一実施形態であるアドレス出力分割回路である。
【０００８】１は、アドレス出力部である。２は、アドレス出力部より出力されたアドレスの上位ビットである。３は、アドレス出力部より出力されたアドレスの下位ビットである。４は、アドレス上位ビットを出力するタイミングを制御する第一タイミングクロックである。５は、アドレス下位ビットを出力するタイミングを制御する第二タイミングクロックである。６は、第一タイミングクロックによってアドレスの上位ビットをアドレスバスに出力するフリップフロップである。７は、第二タイミングクロックによってアドレスの下位ビットをアドレスバスに出力するフリップフロップである。８は、フリップフロップ６によって出力された、アドレスの上位ビットである。９は、フリップフロップ７によって出力された、アドレスの下位ビットである。１０は、アドレスバスである。
【０００９】以上のように構成された本発明の実施の形態について、以下に動作を説明する。
【００１０】図１において、アドレス出力部１より出力されたアドレス値を上位ビット出力２と下位ビット出力３に分けて扱う。実施の形態では２分割であるが分割数は同様の手法を用いれば最大ではアドレスバスのビット数分分割できる。前記上位ビット出力２はフリップフロップ６に入力され第一タイミングクロック４によって上位ビットアドレスバス８に出力される。前記第一タイミングクロック４はマイクロコントローラのシステムクロックであってもよいし、マイクロコントローラの原発振であってもよい。また前記下位ビット出力３についてはフリップフロップ７に入力され前記第一タイミングクロック４よりも時間的に遅れた位相の第二タイミングクロック５によって下位ビットアドレスバス９に出力される。前記第二タイミングクロック５を第一タイミングクロック４よりも遅れさせる手法として、もしシステムの動作速度を落とすことなく実現させようとするならば、前記第一タイミングクロックにマイクロコントローラの原発振の立ち上がりを用い、第二タイミングクロックにマイクロコントローラの原発振の立ち下がりを用いれば可能である。
【００１１】またマイクロコントローラがレジスタへのアクセスを１ウエイトアクセスとする場合第一タイミングクロック４をマイクロコントローラのシステムクロックの立ち上がりとし、第二タイミングクロック５をマイクロコントローラのシステムクロックの２分周されたクロックの立ち上がりとすればアドレスを分割して出力することが可能となる。図１については２分割での出力が可能であるが、同様の手法を用い、アクセスのウエイト数だけ分割することが可能である。
【００１２】さらに分割の手法としてはトランジスタの遅延を用いた分割方法がある。例えば第一タイミングクロック４をシステムクロックで構成し前記システムクロックを配線遅延とトランジスタのゲート遅延で意図的に遅延させたクロックを第二タイミングクロック５とすることで可能である。この場合マイクロコントローラがスローモードなどの低消費電力モードに入った場合システムクロック自体が遅くなったとしても第二タイミングクロックの遅延時間は変わらないため、最大でアドレスバスのビット幅の数だけ分割することが可能でシステムクロックに同期した遅延クロックではないため、１バスサイクル内での分割も可能となる。
【００１３】前記アドレス分割方式はレジスタアクセスだけでなく、メモリアクセスであるとしてもよい。
【００１４】図２は、本発明の一実施形態であるアドレスデコード分割回路である。
【００１５】１１は、アドレスバスである。１２は、上位ビットアドレスバスである。１３は、下位ビットアドレスバスである。１４は、第一タイミングクロックである。１５は、第一タイミングクロックよりも時間的に位相が遅れた第二タイミングクロックである。１６は、第一タイミングクロック１４によってアドレスの上位ビットを出力するフリップフロップである。１７は、第二タイミングクロック１５によってアドレスの下位ビットを出力するフリップフロップである。１８は、アドレスデコーダに入力されるアドレスの上位ビットである。１９は、アドレスデコーダに入力されるアドレスの下位ビットである。２０は、アドレスデコーダである。
【００１６】以上のように構成された本発明の実施の形態について、以下に動作を説明する。
【００１７】図２についてアドレスバス１１のアドレス値を上位ビットアドレスバス１２と下位ビットアドレスバス１３に分割し、前記上位ビットアドレスバス１２はフリップフロップ１６に入力され第一タイミングクロック１４によって上位アドレス１８に出力される。前記下位ビットアドレスバス１３についてはフリップフロップ１７に入力され第二タイミングクロック１５によって下位ビットアドレス１９に出力される。二つのタイミングで分割して出力されたアドレスに対し、アドレスデコーダ２０は上位ビットと下位ビットに分割してアドレスデコードを行う。
【００１８】図２の構成においても上述のような第一タイミングクロックおよび第二タイミングクロックの生成方法が可能である。
【００１９】またアドレスデコード方式はレジスタアクセスでなくメモリアクセスであるとしてもよい。
【００２０】
【発明の効果】以上のように本発明の請求項１の半導体回路装置によれば、アドレスバスが分割して変化するため瞬時電力を低減する作用が得られる。本発明の請求項２の半導体回路装置によればアドレスデコードが分割して行われるためアドレスデコード時の瞬時電力を低減する作用が得られる。瞬時電力を抑えることにより不要輻射ノイズの低減の作用も得られる。

【出願人】	【識別番号】０００００５８２１【氏名又は名称】松下電器産業株式会社
【出願日】	平成１２年７月１２日（２０００．７．１２）
【代理人】	【識別番号】１０００９７４４５【弁理士】【氏名又は名称】岩橋文雄（外２名）
【公開番号】	特開２００２－２４００５（Ｐ２００２－２４００５Ａ）
【公開日】	平成１４年１月２５日（２００２．１．２５）
【出願番号】	特願２０００－２１１０６０（Ｐ２０００－２１１０６０）