アドレス生成回路

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【発明の名称】	アドレス生成回路
【発明者】	【氏名】中川智水
【要約】	【課題】モジュロアドレッシングを用いたアドレス生成回路において、アドレス指定の柔軟性を向上させ、適切なアドレス生成を行わせる。【解決手段】モジュロアドレッシングによりサーキュラバッファを用いてディスプレースメント修飾間接アドレス生成を実行するものにおいて、ディスプレースメントの値ｄｉｓｐｌａｃｅｍｅｎｔとレジスタの値ｒｅｇの和をサーキュラバッファの先頭アドレスＭＯＤ＿Ｓおよび最終アドレスＭＯＤ＿Ｅと比較することによってモジュロアドレッシングを行う。

【特許請求の範囲】
【請求項１】モジュロアドレッシングによりサーキュラバッファを用いてディスプレースメント修飾間接アドレス生成を実行するものにおいて、ディスプレースメントの値とレジスタの値の和をサーキュラバッファの先頭アドレスおよび最終アドレスと比較することによってモジュロアドレッシングを行うことを特徴とするアドレス生成回路。
【請求項２】ディスプレースメントの値とレジスタの値を加算するための第１の加算器と、前記第１の加算器の出力とサーキュラバッファの先頭アドレスを比較する第１の比較器と、前記第１の加算器の出力とサーキュラバッファの最終アドレスを比較する第２の比較器と、前記第１の比較器の出力と制御部からの制御信号の論理積を出力する第１のＡＮＤゲートと、前記第２の比較器の出力と制御部からの制御信号の論理積を出力する第２のＡＮＤゲートと、サーキュラバッファサイズより１を引いたものに対して各ビットの０と１とを反転させるＮＯＴゲートと、前記第１のＡＮＤゲートの出力とサーキュラバッファサイズより１を引いた値の各ビットそれぞれとの論理積をとって出力する第３のＡＮＤゲートと、前記第２のＡＮＤゲートの出力と前記ＮＯＴゲートの出力の各ビットそれぞれとの論理積をとって出力する第４のＡＮＤゲートと、前記第３のＡＮＤゲートの出力の各ビットと前記第４のＡＮＤゲートの出力の各ビットそれぞれの論理和を出力するＯＲゲートと、前記第１のＡＮＤゲートの出力をキャリーイン入力として受け前記ＯＲゲートの出力と前記第１の加算器の出力を加算するための第２の加算器を備え、前記第２の加算器は、前記第１のＡＮＤゲートからの入力キャリーインが０のとき、前記ＯＲゲートの出力と前記第１の加算器の出力を加算した値を出力し、前記第１のＡＮＤゲートからの入力キャリーインが１のとき、前記ＯＲゲートの出力と前記第１の加算器の出力と１を加算した値を出力して、アドレス生成を行うことを特徴とする請求項１に記載のアドレス生成回路。
【請求項３】モジュロアドレッシングにより生成されたアドレスが、サーキュラバッファ内のアドレスであるかどうかを判定する判定手段を設けたことを特徴とする請求項１または請求項２に記載のアドレス生成回路。
【請求項４】前記判定手段を、生成されたアドレスとサーキュラバッファの先頭アドレスを比較する第３の比較器と、生成されたアドレスとサーキュラバッファの最終アドレスを比較する第４の比較器と、前記第３および第４の比較器における出力の論理和を出力するＯＲゲートとにより構成したことを特徴とする請求項３に記載のアドレス生成回路。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、モジュロアドレッシングによりアドレスを生成するデータ処理装置のアドレス生成回路に関するものである。
【０００２】
【従来の技術】マイクロプロセッサやＤＳＰ（デジタルシグナルプロセッサ）でのアドレス指定手法にはいくつかの種類があるが、あるレジスタの値とある定数（ディスプレースメント）とを足し合わせた値をアドレスとする手法を、ディスプレースメント修飾間接アドレス指定という。ここで、モジュロアドレッシングとは、指定した範囲でアドレスが循環するようにアドレッシングを行うことを特徴とするものである。
【０００３】従来、ディスプレースメント修飾間接アドレス指定においてモジュロアドレッシングを行うとき、レジスタの値がサーキュラバッファ内部を指し、そこからの変位をディスプレースメントで表すことを前提に設計されていた。
【０００４】プログラムによってはディスプレースメントをサーキュラバッファ内のあるラベル（固定のアドレス）とし、レジスタの値で変位を表すように記述することも考えられるが、従来の設計ではその記述でのモジュロアドレッシングには対応していなかった。たとえば、２つのＦＩＲフィルタの音声データバッファをサーキュラバッファで構成する場合、独立したサーキュラバッファとすることもできるが、この２つのフィルタバッファへのアクセス頻度が同じである場合には、この２つのバッファを連結した１個のサーキュラバッファで実現することができる。
【０００５】一般にアクセス頻度が同じで、バッファポインタの更新の変位が同じである場合、１個のサーキュラバッファにまとめることができる。これによって、サーキュラバッファの開始アドレスと終了アドレスを変更する処理の頻度が下げられる。このとき、それぞれのバッファの初期状態での先頭アドレスをディスプレースメントし、レジスタの値で変位を表すこととするようなアドレスの指定手法が考えられる。ここで、モジュロアドレッシングが可能であると、その変位を表すレジスタの値はまとめられたそれぞれのバッファで等しくなって、バッファごとにレジスタの値を保持する必要がなくなり、また、そのレジスタの値の更新も一度で行える。
【０００６】モジュロアドレッシングを用いたアドレス生成回路に関する先行技術としては、特開平７－１６８７５３号公報があるが、この先行技術では、偏位値（ディスプレースメント）の正負によってアドレスと比較する値を、サーキュラバッファの小さい方の端の値か大きい方の端の値か選択するものである。
【０００７】
【発明が解決しようとする課題】この発明は、このような従来の技術を改良し、モジュロアドレッシングを用いたアドレス生成回路において、アドレス指定の柔軟性を向上させ、適切なアドレッシングを行わせようとするものである。
【０００８】
【課題を解決するための手段】第１の発明に係るアドレス生成回路では、モジュロアドレッシングによりサーキュラバッファを用いてディスプレースメント修飾間接アドレス生成を実行するものにおいて、ディスプレースメントの値とレジスタの値の和をサーキュラバッファの先頭アドレスおよび最終アドレスと比較することによってモジュロアドレッシングを行うものである。
【０００９】第２の発明に係るアドレス生成回路では、ディスプレースメントの値とレジスタの値を加算するための第１の加算器と、前記第１の加算器の出力とサーキュラバッファの先頭アドレスを比較する第１の比較器と、前記第１の加算器の出力とサーキュラバッファの最終アドレスを比較する第２の比較器と、前記第１の比較器の出力と制御部からの制御信号の論理積を出力する第１のＡＮＤゲートと、前記第２の比較器の出力と制御部からの制御信号の論理積を出力する第２のＡＮＤゲートと、サーキュラバッファサイズより１を引いたものに対して各ビットの０と１とを反転させるＮＯＴゲートと、前記第１のＡＮＤゲートの出力とサーキュラバッファサイズより１を引いた値の各ビットそれぞれとの論理積をとって出力する第３のＡＮＤゲートと、前記第２のＡＮＤゲートの出力と前記ＮＯＴゲートの出力の各ビットそれぞれとの論理積をとって出力する第４のＡＮＤゲートと、前記第３のＡＮＤゲートの出力の各ビットと前記第４のＡＮＤゲートの出力の各ビットそれぞれの論理和を出力するＯＲゲートと、前記第１のＡＮＤゲートの出力をキャリーイン入力として受け前記ＯＲゲートの出力と前記第１の加算器の出力を加算するための第２の加算器を備え、前記第２の加算器は、前記第１のＡＮＤゲートからの入力キャリーインが０のとき、前記ＯＲゲートの出力と前記第１の加算器の出力を加算した値を出力し、前記第１のＡＮＤゲートからの入力キャリーインが１のとき、前記ＯＲゲートの出力と前記第１の加算器の出力と１を加算した値を出力して、アドレス生成を行うものである。
【００１０】第３の発明に係るアドレス生成回路では、モジュロアドレッシングにより生成されたアドレスが、サーキュラバッファ内のアドレスであるかどうかを判定する判定手段を設けたものである。
【００１１】第４の発明に係るアドレス生成回路では、前記判定手段を、生成されたアドレスとサーキュラバッファの先頭アドレスを比較する第３の比較器と、生成されたアドレスとサーキュラバッファの最終アドレスを比較する第４の比較器と、前記第３および第４の比較器における出力の論理和を出力するＯＲゲートとにより構成したものである。
【００１２】
【発明の実施の形態】実施の形態１．この発明による実施の形態１を、図１ないし図３について説明する。図１は、実施の形態１における構成を示すブロック図である。図２は、実施の形態１においてサーキュラバッファの先頭アドレスと最終アドレスをその大きさに従って並べ替える回路を示したブロック図である。図３は、実施の形態１においてサーキュラバッファの先頭アドレスと最終アドレスからサーキュラバッファのサイズより１小さな値を求める回路を示したブロック図である。
【００１３】図１において、５はディスプレースメントの値ｄｉｓｐｌａｃｅｍｅｎｔとレジスタの値ｒｅｇを加算するための加算器である。この加算器５は入力ＩＮ１の値と入力ＩＮ２の値を加算した値を出力ＯＵＴから出力する。６は加算器５の出力とサーキュラバッファの先頭アドレスＭＯＤ＿Ｓを比較する比較器である。７は加算器５の出力とサーキュラバッファの最終アドレスＭＯＤ＿Ｅを比較する比較器である。これらの比較器は入力ＩＮ１とＩＮ２についてＩＮ１の方が小さければ出力ＯＵＴから１を出力し、そうでない場合は０を出力する。
【００１４】８は比較器６の出力とプロセッサの制御部からの制御信号ｃｏｎｔｒｏｌの論理積を出力するＡＮＤゲート、９は比較器７の出力と制御部からの制御信号ｃｏｎｔｒｏｌの論理積を出力するＡＮＤゲートである。１０はサーキュラバッファサイズＳＩＺＥから１を引いたものに対して各ビットの０と１を反転させるＮＯＴゲートである。１１はＡＮＤゲート８の出力とＳＩＺＥ－１の値の各ビットそれぞれとの論理積をとって出力するＡＮＤゲートである。１２はＡＮＤゲート９の出力とＮＯＴゲート１０の出力の各ビットそれぞれとの論理積をとって出力するＡＮＤゲートである。１３はＡＮＤゲート１１の出力の各ビットとＡＮＤゲート１２の出力の各ビットそれぞれの論理和を出力するＯＲゲートである。
【００１５】１４はＯＲゲート１３の出力と加算器５の出力を加算するための加算器である。この加算器は入力Ｃａｒｒｙ＿ｉｎの値が０のとき、入力ＩＮ１の値と入力ＩＮ２の値を加算した値を出力ＯＵＴから出力する。また入力Ｃａｒｒｙ＿ｉｎの値が１のとき、入力ＩＮ１の値と入力ＩＮ２の値と１を加算した値を出力ＯＵＴから出力する。
【００１６】制御部からの信号ｃｏｎｔｒｏｌは、モジュロアドレッシングを行うときには１、そうでない場合は０となるものである。この制御信号は、この間接アドレスを生成させる命令コードのデコード時に生成されてもよいし、別の命令コードであらかじめ生成されていてもよい。
【００１７】ここで、サーキュラバッファの先頭アドレスは最終アドレスよりも小さいものとする。サーキュラバッファの先頭アドレスを最終アドレスよりも大きく指定することが許されている場合は、図２に示すような構成の回路によって先頭アドレスが最終アドレスよりも小さくなるようにすることができる。
【００１８】図２において、１は指定された先頭アドレスＭＯＤ＿Ｓ０と指定された最終アドレスＭＯＤ＿Ｅ０を比較する比較器である。この比較器１は、入力ＩＮ１とＩＮ２についてＩＮ１の方が小さければ出力ＯＵＴから１を出力し、そうでない場合は０を出力する。２，３は比較器１の出力によってＭＯＤ＿Ｓ０とＭＯＤ＿Ｅ０のいずれかを出力するマルチプレクサである。このマルチプレクサ２，３は、入力ｃｏｎｔｒｏｌの値が１のとき、入力ＩＮ１の値を出力ＯＵＴに出力する。入力ｃｏｎｔｒｏｌの値が０のとき、入力ＩＮ２の値を出力ＯＵＴに出力する。
【００１９】また、サーキュラバッファサイズより１小さい値は、あらかじめ与えられてもよいし、図３に示すような構成の回路によって生成されてもよい。図３において、４はＭＯＤ＿Ｅの値からＭＯＤ＿Ｓの値を引く減算器である。この減算器４は、入力ＩＮ１の値から入力ＩＮ２の値を減算した値を出力ＯＵＴから出力する。
【００２０】図１に示す構成図における動作は、以下の通りである。制御信号ｃｏｎｔｒｏｌが０である場合、または、ＭＯＤ＿Ｓ≦ｄｉｓｐｌａｃｅｍｅｎｔ＋ｒｅｇ≦ＭＯＤ＿Ｅである場合には、ＡＮＤゲート８，９の出力が０となり、加算器１４の入力Ｃａｒｒｙ＿ｉｎとＩＮ１が０となるので、最終出力としての生成されたアドレスｎｅｗ＿ａｄｄｒｅｓｓは、ｄｉｓｐｌａｃｅｍｅｎｔ＋ｒｅｇの値となる。
【００２１】また、制御信号ｃｏｎｔｒｏｌが１で、かつ、ｄｉｓｐｌａｃｅｍｅｎｔ＋ｒｅｇ＜ＭＯＤ＿Ｓである場合には、加算器１４の入力Ｃａｒｒｙ＿ｉｎが１、ＩＮ１がＳＩＺＥ－１となるので、最終出力ｎｅｗ＿ａｄｄｒｅｓｓ＝ｄｉｓｐｌａｃｅｍｅｎｔ＋ｒｅｇ＋ＳＩＺＥとなる。
【００２２】また、制御信号ｃｏｎｔｒｏｌが１で、かつ、ｄｉｓｐｌａｃｅｍｅｎｔ＋ｒｅｇ＞ＭＯＤ＿Ｅである場合には、加算器１４の入力Ｃａｒｒｙ＿ｉｎが０、ＩＮ１が－ＳＩＺＥとなるので、最終出力ｎｅｗ＿ａｄｄｒｅｓｓ＝ｄｉｓｐｌａｃｅｍｅｎｔ＋ｒｅｇ－ＳＩＺＥとなる。ここで、比較器６，７の出力は同時に１とはなり得ない。従って、ｃｏｎｔｒｏｌが１であるときにモジュロアドレッシングの動作を行うことができる。
【００２３】先に述べた従来の技術において先行技術として説明した特開平７－１６８７５３号公報のものは、前述のように、偏位値（ディスプレースメント）の正負によってアドレス比較する値を、サーキュラバッファの小さい方の端か大きい方の端か選択している。この発明では、常にサーキュラバッファの先頭アドレスおよび最終アドレスの両方の値と比較して、サーキュラバッファ内のアドレスであるかどうかを調べている。これにより、この発明によれば、アドレス指定の柔軟性が向上し、より適切なアドレス生成を行うことができる。この発明のものと、前述した先行技術ものとは、明確に相違するものである。例えば、０Ｘ００００～０ＸＦＦＦＦのアドレス空間で、０Ｘ０１００～０Ｘ０１ＦＦがサーキュラバッファである場合（サーキュラバッファサイズ：０Ｘ１００）、ディスプレースメントの値ｄｉｓｐｌａｃｅｍｅｎｔ＝０Ｘ０１２０，レジスタの値ｒｅｇ＝０ＸＦＦＣ０とすると、この発明によれば、ｄｉｓｐｌａｃｅｍｅｎｔ＋ｒｅｇ＝０Ｘ（１）００Ｅ０となり、モジュロアドレッシングにより０Ｘ０１Ｅ０が生成される。これに対し、前述した先行技術ものでは、ｄｉｓｐｌａｃｅｍｅｎｔは正なので、０Ｘ００Ｅ０と０Ｘ０１ＦＦとの比較が行われ、０Ｘ０１Ｅ０は生成されない。
【００２４】この発明による実施の形態１によれば、モジュロアドレッシングによりサーキュラバッファを用いてディスプレースメント修飾間接アドレス生成を実行するものにおいて、ディスプレースメントの値ｄｉｓｐｌａｃｅｍｅｎｔとレジスタの値ｒｅｇの和をサーキュラバッファの先頭アドレスＭＯＤ＿Ｓおよび最終アドレスＭＯＤ＿Ｅと比較することによってモジュロアドレッシングを行うものであって、ディスプレースメントの値ｄｉｓｐｌａｃｅｍｅｎｔとレジスタの値ｒｅｇを加算するための第１の加算器５と、前記第１の加算器５の出力とサーキュラバッファの先頭アドレスＭＯＤ＿Ｓを比較する第１の比較器６と、前記第１の加算器５の出力とサーキュラバッファの最終アドレスＭＯＤ＿Ｅを比較する第２の比較器７と、前記第１の比較器６の出力と制御部からの制御信号ｃｏｎｔｒｏｌの論理積を出力する第１のＡＮＤゲート８と、前記第２の比較器７の出力と制御部からの制御信号ｃｏｎｔｒｏｌの論理積を出力する第２のＡＮＤゲート９と、サーキュラバッファサイズより１を引いたものに対して各ビットの０と１とを反転させるＮＯＴゲート１０と、前記第１のＡＮＤゲート８の出力とサーキュラバッファサイズより１を引いた値の各ビットそれぞれとの論理積をとって出力する第３のＡＮＤゲート１１と、前記第２のＡＮＤゲート９の出力と前記ＮＯＴゲート１１の出力の各ビットそれぞれとの論理積をとって出力する第４のＡＮＤゲート１２と、前記第３のＡＮＤゲートの出力の各ビット１１と前記第４のＡＮＤゲート１２の出力の各ビットそれぞれの論理和を出力するＯＲゲート１３と、前記第１のＡＮＤゲート８からの入力をキャリーインとして受け前記ＯＲゲート１３の出力と前記第１の加算器５の出力を加算するための第２の加算器１４を備え、前記第２の加算器１４は、前記第１のＡＮＤゲート８からの入力キャリーインが０のとき、前記ＯＲゲート１３の出力と前記第１の加算器５の出力を加算した値を出力し、前記第１のＡＮＤゲート８からの入力キャリーインが１のとき、前記ＯＲゲート１３の出力と前記第１の加算器５の出力と１を加算した値ｎｅｗ＿ａｄｄｒｅｓｓを出力して、アドレス生成を行うようにしたので、モジュロアドレッシングを用いたアドレス生成回路において、アドレス指定の柔軟性を向上させ、適切なアドレス生成を行わせことができる。
【００２５】実施の形態２．この発明による実施の形態２を、図４について説明する。図４は、実施の形態２におけるアドレスｎｅｗ＿ａｄｄｒｅｓｓの値がサーキュラバッファのアドレスとなっているかどうかを調べるための回路構成を示すブロック図である。
【００２６】図１の構成において、ディスプレースメントの値ｄｉｓｐｌａｃｅｍｅｎｔあるいはレジスタの値ｒｅｇが正しくセットされない場合、ｃｏｎｔｒｏｌが１であっても、生成されたｎｅｗ＿ａｄｄｒｅｓｓがＭＯＤ＿ＳとＭＯＤ＿Ｅの間とならない場合がある。
【００２７】図４は生成されたアドレスｎｅｗ＿ａｄｄｒｅｓｓの値がサーキュラバッファのアドレスとなっているかどうかを調べる回路の一実施形態である。図４において、１５はｎｅｗ＿ａｄｄｒｅｓｓとサーキュラバッファの先頭アドレスＭＯＤ＿Ｓを比較する比較器である。１６はｎｅｗ＿ａｄｄｒｅｓｓとサーキュラバッファの最終アドレスＭＯＤ＿Ｅを比較する比較器である。これらの比較器は入力ＩＮ１とＩＮ２についてＩＮ１の方が小さければ出力ＯＵＴから１を出力し、そうでない場合は０を出力する。１７は比較器１５および１６の出力の論理和を出力するＯＲゲートである。
【００２８】この構成によれば、ｎｅｗ＿ａｄｄｒｅｓｓ＜ＭＯＤ＿Ｓあるいはｎｅｗ＿ａｄｄｒｅｓｓ＞ＭＯＤ＿Ｅとなった場合には最終出力ｅｒｒｏｒが１となりアドレスの異常を検知することができる。この最終出力ｅｒｒｏｒは制御部からの制御信号ｃｏｎｔｒｏｌとの論理積をとって出力されてもよい。
【００２９】この発明による実施の形態２によれば、モジュロアドレッシングにより生成されたアドレスが、サーキュラバッファ内のアドレスであるかどうかを判定する判定手段を設け、前記判定手段を、生成されたアドレスとサーキュラバッファの先頭アドレスを比較する第３の比較器１５と、生成されたアドレスとサーキュラバッファの最終アドレスを比較する第４の比較器１６と、前記第３および第４の比較器１５，１６における出力の論理和を出力するＯＲゲート１７とにより構成したので、モジュロアドレッシングを用いたアドレス生成回路において、アドレス指定の柔軟性を向上させ、適切なアドレス生成を行わせることができるとともに、アドレスの異常を簡潔な構成で的確に防止できる効果がある。
【００３０】
【発明の効果】第１の発明によれば、モジュロアドレッシングによりサーキュラバッファを用いてディスプレースメント修飾間接アドレス生成を実行するものにおいて、ディスプレースメントの値とレジスタの値の和をサーキュラバッファの先頭アドレスおよび最終アドレスと比較することによってモジュロアドレッシングを行うようにしたので、モジュロアドレッシングを用いたアドレス生成回路において、アドレス指定の柔軟性を向上させ、適切なアドレス生成を行わせることができる。
【００３１】第２の発明によれば、ディスプレースメントの値とレジスタの値を加算するための第１の加算器と、前記第１の加算器の出力とサーキュラバッファの先頭アドレスを比較する第１の比較器と、前記第１の加算器の出力とサーキュラバッファの最終アドレスを比較する第２の比較器と、前記第１の比較器の出力と制御部からの制御信号の論理積を出力する第１のＡＮＤゲートと、前記第２の比較器の出力と制御部からの制御信号の論理積を出力する第２のＡＮＤゲートと、サーキュラバッファサイズより１を引いたものに対して各ビットの０と１とを反転させるＮＯＴゲートと、前記第１のＡＮＤゲートの出力とサーキュラバッファサイズより１を引いた値の各ビットそれぞれとの論理積をとって出力する第３のＡＮＤゲートと、前記第２のＡＮＤゲートの出力と前記ＮＯＴゲートの出力の各ビットそれぞれとの論理積をとって出力する第４のＡＮＤゲートと、前記第３のＡＮＤゲートの出力の各ビットと前記第４のＡＮＤゲートの出力の各ビットそれぞれの論理和を出力するＯＲゲートと、前記第１のＡＮＤゲートの出力をキャリーイン入力として受け前記ＯＲゲートの出力と前記第１の加算器の出力を加算するための第２の加算器を備え、前記第２の加算器は、前記第１のＡＮＤゲートからの入力キャリーインが０のとき、前記ＯＲゲートの出力と前記第１の加算器の出力を加算した値を出力し、前記第１のＡＮＤゲートからの入力キャリーインが１のとき、前記ＯＲゲートの出力と前記第１の加算器の出力と１を加算した値を出力して、アドレス生成を行うようにしたので、モジュロアドレッシングを用いたアドレス生成回路において、アドレス指定の柔軟性を向上させ、適切なアドレス生成を行わせることができる。
【００３２】第３の発明によれば、モジュロアドレッシングにより生成されたアドレスが、サーキュラバッファ内のアドレスであるかどうかを判定する判定手段を設けたので、モジュロアドレッシングを用いたアドレス生成回路において、アドレス指定の柔軟性を向上させ、適切なアドレス生成を行わせることができるとともに、アドレスの異常を的確に防止できる効果がある。
【００３３】第４の発明によれば、前記判定手段を、生成されたアドレスとサーキュラバッファの先頭アドレスを比較する第３の比較器と、生成されたアドレスとサーキュラバッファの最終アドレスを比較する第４の比較器と、前記第３および第４の比較器における出力の論理和を出力するＯＲゲートとにより構成したので、モジュロアドレッシングを用いたアドレス生成回路において、アドレス指定の柔軟性を向上させ、適切なアドレス生成を行わせることができるとともに、アドレスの異常を簡潔な構成で的確に防止できる効果がある。

【出願人】	【識別番号】０００００６０１３【氏名又は名称】三菱電機株式会社
【出願日】	平成１２年６月２３日（２０００．６．２３）
【代理人】	【識別番号】１０００８８１９９【弁理士】【氏名又は名称】竹中岑生
【公開番号】	特開２００２－７１１４（Ｐ２００２－７１１４Ａ）
【公開日】	平成１４年１月１１日（２００２．１．１１）
【出願番号】	特願２０００－１８８６０７（Ｐ２０００－１８８６０７）