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【発明の名称】 パルス幅付加回路及びそれを用いた画像形成装置
【発明者】 【氏名】川崎 素明
【要約】 【課題】印画エンジンにおいて高画質を得るための正確な光量制御がＬＳＩ回路で容易に実現できるようにすること。

【解決手段】差動画素変調信号は、エッジで分周動作するＤＦＦ１とパルス遅延回路２に入力され、ＤＦＦ１のＱ出力は、差動化回路３で差動信号に変換される。パルス遅延回路２の出力はパルス遅延回路４に入力される。差動化回路３とパルス遅延回路４の出力は、ＥＸＯＲ回路６に入力され、ＥＸＯＲ回路６の遅延時間を追尾するパルス遅延回路５に入力される。ＥＸＯＲ回路６の出力信号は、差動化回路８に入力されて差動パルス信号を出力する。パルス遅延回路５の出力は、差動化回路８の遅延時間を追尾するパルス遅延回路７に入力されて差動パルス信号を出力する。パルス遅延回路１４，１５とＥＸＯＲ回路１６及び差動化回路１７を介して差動パルス信号を出力する。
【特許請求の範囲】
【請求項１】 入力パルス幅変調信号に所定時間だけパルス幅を追加するパルス幅付加回路において、前記入力パルス幅変調信号を分周する分周手段と、該分周手段の出力と前記入力パルス幅変調信号の排他的論理和を行う第１の排他的論理和手段と、前記分周手段の出力を第１の分周信号とし、前記第１の排他的論理和手段の出力を第２の分周信号として、前記第１の分周信号を第１の遅延時間だけ遅延する第１の遅延手段と、前記第２の分周信号を第２の遅延時間だけ遅延する第２の遅延手段と、前記第１及第２の遅延手段の出力を排他的論理和を行う第２の排他的論理和手段とを有し、前記第１と第２の遅延時間差に相当したパルス幅付加を入力パルス幅変調信号に対して行うことを特徴としたパルス幅付加回路。
【請求項２】 前記入力パルス幅変調信号は、画像データの濃度レベルに応じて発生された信号であることを特徴とする請求項１に記載のパルス幅付加回路。
【請求項３】 請求項２に記載のパルス幅付加回路を含み、前記パルス幅回路により処理されたパルス幅変調信号を用いて画像形成を行うことを特徴とする画像形成装置。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、パルス幅変調におけるパルス幅付加動作を行うパルス幅付加回路及びそれを用いた画像形成装置に関する。
【０００２】
【従来の技術】パルス幅変調を使用してレーザ光量制御を行っているものにレーザ印画エンジンがある。まずレーザ印画エンジンについてカラー機を例にして説明する。
【０００３】レーザー印画エンジンは、カラー化の要望が強いが、一般にＹｅ、Ｃｙ、Ｍｇ、Ｂｋの４色トナーを用いた印画プロセスは白黒に比べてそのままでは４倍の印画時間を要してしまう。このため、使用される感光ドラムを各色に設けた４ドラム化と、レーザも一挙に２ライン書き込みできる２ビーム化を併用する印画エンジンで対応することになる。
【０００４】図２０は、前述した４ドラム機の概略図であり、感光ドラム２４ａ〜２４ｄがインラインに配置されて４色ごとの専用になり、印画紙３２に順次各色トナーが転写されてカラー画像が再生される。各感光ドラムには、図１９で示すように静電潜像を形成するためのレーザビーム光量による画像書込み部が設けられている。まず、図１９に示したの動作を説明する。
【０００５】（画像書込み部の説明）図１９は、レーザ印画エンジンの画像書き込み部を説明するための図で、レーザチップ２７は、レーザダイオードａ、ｂを有す２ビームタイプのものであり、各バック光を受光するフォトダイオードｃから構成されている。
【０００６】各レーザダイオードａ、ｂを発光制御する駆動電流Ｉｄ１，Ｉｄ２は、ＬＤドライバ２８より供給される。フォトダイオードｃからの発光量を検出したモニター電流Ｉｍは、ＬＤドライバ２８に入力されレーザダイオードａ、ｂの発光量のＡＰＣ（オートパワーコントロール）を行う。
【０００７】レーザチップ２７は、２つのレーザ発光点間隔を１画素間隔（６００ｄｐｉで約４２ｕｍ）に素子製造上できない。このため、図２１に示すように、格子線で示される画素領域に対して、図示のようにレーザ走査方向に、例えば１６画素離れた位置に２つのビームが発生するように斜め配置しておく。レーザチップ２７から発生した変調レーザビームは、モータ軸に固定されて図中の矢印方向への回転するポリゴンミラー２２によって偏光され、感光ドラム２４上に変調レーザビームを走査する。
【０００８】ｆ−θレンズ２３は、偏光された変調レーザビームを感光ドラム２４上に線速度一定に集光するためのものである。感光ドラム２４及び印画トナーを予め所定の静電帯電しておくと、感光ドラム２４上における照射光量に応じて印画トナーの付着量が変わるため中間調画像の印画が可能になる。ＢＤミラー２５は、感光ドラム２４と機械的に位置関係が固定されており、ＢＤミラー２５からの反射レーザビームは受光ダイオード２６に入力され、感光ドラム２４上の情報書き込み開始位置を検出するために使用される。
【０００９】受光ダイオード２６の出力は、水平同期信号発生回路３１に入力されて水平同期信号ＢＤを発生する。ＢＤ信号は画素変調回路２９に入力される。画素変調回路２９は、水平同期信号ＢＤに同期した画素クロックまたはその係数倍クロックを発生する。この画素クロックをもとに画素データを読み取るためのリードクロックＲＫ１、ＲＫ２を画素データ発生部３０に入力する。画素データ発生部３０は画素変調回路２９に対して、画素データＤ１，Ｄ２及び各々のライトクロックＷＫ１、ＷＫ２を出力する。入力された画素データをもとに所望のレーザ光量変調を可能にする画素変調信号ＯＮ１、ＯＮ２をＬＤドライバ２８に出力する。
【００１０】画素変調信号ＯＮ１、ＯＮ２は、レーザ照射時間によってレーザ光量を制御するパルス幅変調信号である。
【００１１】図１４（ａ）は、異なるパルス幅Ｐ１〜Ｐ４の画素変調信号の一例である。これらパルス幅に呼応してレーザダイオードが点灯すれば感光ドラム２４に対する所望の光量制御が実現できるわけである。ところがレーザダイオードは、原理上、駆動電流Ｉｄが供給されても直ちに発光せず遅延時間Ｔｄ経過して発光する。一方、駆動電流Ｉｄが遮断されると短時間に発光停止する。このため、図１４（ｂ）に示すように、画素変調信号ＯＮに比べて発光期間が発光遅延時間Ｔｄだけ短くなってしまう。画素変調パルスＰ２においては発光しなくなり、レーザ印画エンジンにおいて高画質が得られない。特に、階調性を重視するカラー機においては大きな問題である。このため、図６に示すようなパルス幅付加回路が画素変調回路２９に設けられている。
【００１２】（従来のパルス幅付加回路の説明）図６は、従来のパルス幅付加回路を示す図である。パルス幅信号Ｐ０、Ｎ０は、差動信号化された画素変調信号である。差動画素変調信号Ｐ０、Ｎ０は、各々バッファを介してＤＦＦ９，１０なるカウンタ回路に入力される。ＤＦＦ９，１０は、差動画素変調信号Ｐ０、Ｎ０が入力される前（各水平走査毎）にリセット信号ＲＥＳＢでリセットしておく。ＤＦＦ９、１０の各Ｑ出力からは、画素変調信号の立ち上がりエッジ及び立下りエッジに対して、各々図１３（ｂ）、（ｃ）で示す分周された信号が出力される。
【００１３】ＤＦＦ９、１０は、一般的な図７に示す回路構成である。ＤＦＦ９、１０のＱ出力は、差動化回路１２、１３に入力され差動パルス信号（Ｐ１／Ｎ１）、（Ｐ２／Ｎ２）に変換される。差動化回路１２、１３は、例えば、図２に示す本発明人が提唱する構成である。差動パルス信号（Ｐ１／Ｎ１）、（Ｐ２／Ｎ２）は、パルス遅延回路１４，１５に入力される。パルス遅延回路１５の遅延時間は、パルス遅延回路１４の遅延時間に比べ発光遅延時間Ｔｄだけ大きくしておくと、図１３（ｄ）に等価的に示すような差動パルス信号（Ｐ４／Ｎ４）が出力される。パルス遅延回路１４，１５の差動出力（Ｐ３／Ｎ３）、（Ｐ４／Ｎ４）はＥＸＯＲ１６に入力され、図１３（ｅ）に示すように、各画素変調パルスＰ１〜Ｐ４にパルス幅Ｔｄが付加された画素変調信号が生成される。画素変調信号は同じく差動化回路１７を介して差動画素変調信号（Ｐ５／Ｎ５）として出力される。この画素変調信号で発光遅延時間Ｔｄを持つレーザダイオードを駆動すると図１３（ｆ）の様に所望の点灯制御が実現できる。
【００１４】以上説明したパルス幅付加回路において、パルス遅延動作を立ち上がりエッジと立下りエッジ別々に行っているのは、パルス遅延回路１４，１５が細いパルスに対して正常に動作しないためである。また、パルス幅付加回路においてパルス幅付加値は安定かつ設定できなければならない。このため、画素変調回路２９内にある画素クロック信号（Ｋ／ＫＢ）から正確にクロック周期を等分割（８分割）したタイミングを得るための多相クロックを発生するＤＬＬ回路（図１８）の制御電流Ｉｖによってパルス遅延回路１４，１５は制御されている。
【００１５】画素クロック信号（Ｋ／ＫＢ）は、各々同じ構成の可変遅延回路１８ａ〜１８ｉに順次入力される。可変遅延回路１８ａ、１８ｉの出力信号は、位相比較回路１９に入力され、アップパルス及びダウンパルスを出力し、チャージポンプ回路２０に入力されて誤差電圧を発生し、可変Ｇｍアンプ２１によって制御電流Ｉｖに変換されて可変遅延回路１８ａ〜１８ｉを制御する。
【００１６】図１５は、可変パルス遅延回路を示す図で、制御電流Ｉｖで遅延時間が制御できる可変遅延回路の構成を示している。この回路平衡状態は、可変遅延回路１８ｉの出力が可変遅延回路１８ａの出力に対して画素クロックの１周期遅れた時である。この時、可変遅延回路１８ａ〜１８ｉの各遅延時間は、画素クロックの１／８周期である。したがって、可変遅延回路１８ａ〜１８ｈの各出力Ｋ０〜Ｋ７は画素クロック周期を８等分した多相クロック信号である。この多相クロック信号は、高精度なパルス幅変調を必要とする画素変調信号のタイミング信号として使用される。図６のパルス幅付加回路におけるパルス遅延回路１４は、ＤＬＬ回路に使用されている可変遅延回路と同じく、図１５に示される構成をしている。
【００１７】図１６は、パルス幅付加用パルス遅延回路を示す図である。ここに示されたパルス遅延回路１５と図１５に示された可変パルス遅延回路との違いは、ＭＮ７に供給される電流が、ＭＰ４ａ〜ＭＰ４ｄまでの省電流で決定されるところである。制御信号Ｓ１〜Ｓ３によってＭＮ７に供給する電流を可変して、遅延時間を、例えば、画素クロックの１／８〜２／８周期にしておくと、パルス付加値を０〜１／８周期に安定に設定できる。画素変調信号は、画像により図８（ａ）のように、細いパルスを含むことがある。この場合、分周差動パルス信号（Ｐ１／Ｎ１）、（Ｐ２／Ｎ２）は、図８（ｂ）、（ｃ）のようになり、図８（ｄ）のように、画素変調信号（Ｐ５／Ｎ５）が再生される。もし、パルス遅延回路１４，１５が期間ｔ１〜ｔ３及び期間ｔ４〜ｔ６におけるパルス信号を通過しなかった時、図８（ｅ）のような元画素変調信号と異なる画素変調信号が再生される。しかし、レーザ印画エンジンは、基本的に光量値に対して動作するものであるから、図８（ｄ）と（ｅ）では光量値差がないので問題とならない。
【００１８】
【発明が解決しようとする課題】しかしながら、図１２に示す場合は、レーザ印画エンジンおいて問題である。ＤＦＦ９と１０は同一ＬＳＩ内で構成してもまったく同じ特性にすることはできない。このため、図１２（ｂ）、（ｃ）に示すように、細いパルスを含む入力画素変調によって、立ち下がりエッジに対して正常に動作しても立上がりエッジに対して時間ｔ３、ｔ５で誤動作することが図１２（ｂ）に示すようになる。この場合、再生された画素変調信号（Ｐ５／Ｎ５）は、図１２（ｄ）のように所望光量値に対して明らかに小さいものとなり画像上大きな問題となる。
【００１９】図１２（ｅ）は、時間ｔ３の時だけ誤動作した場合で、時間ｔ６以降で全面的に発光してしまい画像情報は大きく壊れてしまう。このため、従来のパルス幅付加回路は画素変調信号に含まれる最小パルス幅は、正負とも規定してフリップフロップが誤動作しないように絶対にしなければならなった。このため、パルス幅変調の使用できるダイナミックレンジが制約され、十分な画素変調ができなかった。これは画素クロック周波数が上昇すると更に顕著になる。
【００２０】本発明は、このような問題に鑑みてなされたもので、その目的とするところは、レーザ印画エンジンにおいて高画質を得るための正確な光量制御がＬＳＩ回路で容易に実現できるようにしたパルス幅付加回路及びそれを用いたレーザ印画エンジンを提供することにある。
【００２１】
【課題を解決するための手段】本発明は、このような目的を達成するために、請求項１に記載の発明は、入力パルス幅変調信号に所定時間だけパルス幅を追加するパルス幅付加回路において、前記入力パルス幅変調信号を分周する分周手段と、該分周手段の出力と前記入力パルス幅変調信号の排他的論理和を行う第１の排他的論理和手段と、前記分周手段の出力を第１の分周信号とし、前記第１の排他的論理和手段の出力を第２の分周信号として、前記第１の分周信号を第１の遅延時間だけ遅延する第１の遅延手段と、前記第２の分周信号を第２の遅延時間だけ遅延する第２の遅延手段と、前記第１及第２の遅延手段の出力を排他的論理和を行う第２の排他的論理和手段とを有し、前記第１と第２の遅延時間差に相当したパルス幅付加を入力パルス幅変調信号に対して行うことを特徴としたものである。
【００２２】また、請求項２に記載の発明は、前記入力パルス幅変調信号は、画像データの濃度レベルに応じて発生された信号であることを特徴としたものである。
【００２３】また、請求項３に記載の発明は、請求項２に記載のパルス幅付加回路を含み、前記パルス幅回路により処理されたパルス幅変調信号を用いて画像形成を行うことを特徴とする画像形成装置である。
【００２４】
【発明の実施の形態】以下、図面を参照して本発明の実施例について説明する。図２３は、本発明を使用したパルス幅付加回路を搭載した４ドラム／２ビームレーザ印画エンジン用の画素変調回路をＬＳＩ化した構成例を示す図である。
【００２５】（４ドラム／２ビーム対応の画素変調ＬＳＩの説明）基準クロックＣＫは、周波数シンセサイザとしても機能するＰＬＬ回路３５に入力され、画素クロック周波数の４倍の各々１／８周期位相がずれた（１／３２画素ずれた）８相クロックバスＫを出力する。画素位置設定データＤＳは、ＰＬＬ回路３５に入力されている。画素位置設定データＤＳにおける画素周波数設定データＤＦを使用する。ＰＬＬ回路３５の８相クロック発生するＶＣＯ回路の制御電流Ｉｖ０が出力される。水平同期信号ＢＤはＢＤ遅延回路３３に入力し、画素位置設定データＤＳによってＢＤ信号を遅延制御する。
【００２６】ＢＤ遅延回路３３は、制御電流Ｉｖ０が入力されており、ＰＬＬ回路３５内の可変周波数発振回路ＶＣＯに使用している可変遅延回路と同等の遅延回路が縦続に接続された構成が含まれており、各遅延回路の接続点からは互いに１／３２画素タイミングがずれたＢＤ信号が発生している。ここでは画素位置設定データＤＳの内のドラム間の絶対画素位置設定データＲＧの微調整ビットが使用されて、所望のＢＤ信号に遅延制御してドラム間画素位置合わせを１／３２画素まで微調整できる。出力ＢＤ信号は、水平同期信号分離回路３４に入力され、図１６に示すように、先行レーザ用水平同期信号ＨＤ１と後行レーザ用用水平同期信号ＨＤ２に分離される。
【００２７】水平同期信号ＨＤ１、ＨＤ２は、各々同期クロックジェネレータ３６ａ、３６ｂにＰＬＬ回路３５出力の８相クロックバスＫとともに入力される。各同期クロックジェネレータは、入力ＨＤ信号に同期した同期クロック信号ＳＣＫ１、ＳＣＫ２を出力する。各クロックの同期精度は１／３２画素である。１ドラム／１ビーム機における同期精度は、１／８画素程度で十分であったが、４ドラム／２ビーム機の場合、色ずれは直ちに色モワレや色調を変化させるため同期クロックジェネレータ特性に対する要求は高くなる。カラー印画エンジンの場合画像の階調再現は重要であるため、一般にＰＷＭ画素変調が用いられる。
【００２８】また、デジタル画像処理に柔軟に対応するため、図２２（ｂ）に示すように、画素（Ｔｏ）３２分割によって変調を行う。しかしながら、１ビーム当たり３２ビットの画素データは膨大であり実現不能である。このため、画素データＤ１、Ｄ２は、６ビットデータとして書込みクロックＷＫ１、ＷＫ２とともに３２ビット展開のデータデコーダ３８ａ、３８ｂに入力する。データデコーダ３８ａ、３８ｂは、例えば、６４アドレス／３２ビットのＳＲＡＭであり、格納データは、ユーザが前もって所望値に設定しておく。データデコーダ３８ａ、３８ｂの出力の３２ビットデータを、図２２（ｂ）に示すようにシリアル変換するわけである。例えば、画素周波数が２５ＭＨｚ（４０ｎｓ）であったとすると、変調精度は１.２５ｎｓと非常に高精度な信号処理が要求される。
【００２９】画素周波数は更に上昇される傾向にある。同期クロックジェネレータ３６ａ、３６ｂの出力の同期クロックＳＣＫ１、ＳＣＫ２及びＨＲＢ１，ＨＲＢ２は、各々タイムベース回路３７ａ、３７ｂに入力される。タイムベース回路３７ｂにはＰＬＬ回路３５におけるＶＣＯ回路に使用されている可変遅延回路と同等の可変遅延回路が縦続に接続された構成が含まれており、各々の接続点に各々１／３２画素ずれた画素クロックが発生しており、入力される画素位置設定データＤＳの中の相対画素位置設定データＲＰによってビーム間隔を高精度に調整できる。更にタイムベース回路３７ａ，３７ｂでは、ドラム間画素位置合わせにおける粗調のために絶対画素位置設定データＲＧの上位ビットが使用される。
【００３０】図２５は、図２３におけるタイムベース回路を説明するタイムチャートである。タイムベース回路３７ａ、３７ｂの出力信号バスＫ１、Ｋ２の内容を示してある。ＤＫ０、ＤＫ１はデータデコーダ３８ａ，３８ｂにおけるＳＲＡＭの読出しタイミングを用クロックとして使用される。Ｋ０〜Ｋ３は、（３２⇒８）ビットデータ変換回路３９ａ、３９ｂに入力され、図２２（ａ）で示す８ビットデータＤＶに変換される。図２５で示すクロック遅延時間は、ＴｄをＢＤ遅延回路２０で行われる分を含んで表すと設定データＲＧ、ＲＰを各５ビットとすると以下の式で示される。
Td1＝Td(0)＋RG(4:0)×(To/32)Td2＝Td(0)＋RG(4:0)×(To/32)＋RP(4:0)×(To/32)【００３１】上記式から理解できるように、画素データＤＶ１、ＤＶ２の位相は１／３２画素の精度で位相制御できこのタイミングで最終的にデータ変調すれば所望の画素変調が実現できる。（３２⇒８）ビットデータ変換回路３９ａ、３９ｂの各８ビットデータＤＶ１、ＤＶ２は、変調回路４０ａ、４０ｂに同期クロックＳＫ１、ＳＫ２と共に入力される。変調回路４０ａ、４０ｂには、ＰＬＬ回路３５におけるＶＣＯ回路に使用されている可変遅延回路と同等の可変遅延回路を縦続に接続したＤＬＬ回路（図１８）が含まれており、各々の可変遅延回路の遅延量が１／３２画素になるように制御された８相クロックが発生する構成になっており、図２２（ｂ）で示す３２ビットシリアル変調信号ＯＮ１Ａ、ＯＮ２Ａを可能にしている。
【００３２】３２ビットシリアル変調信号ＯＮ１Ａ、ＯＮ２Ａは、本発明のパルス幅付加回路４１ａ、４１ｂに入力される。パルス幅追加回路４１ａ、４１ｂの出力の画素変調信号ＯＮ１Ｂ、ＯＮ２Ｂは出力ドライバ３８ａ、３８ｂにに入力され、画素変調信号ＯＮ１、ＯＮ２をＬＤドライバ２４に出力する。画素変調パルス信号のパルス幅精度は、＜１ｎｓの高精度を要求されるため、小信号差動出力タイプが使用される。以上説明した画素変調回路は、ＣＭＯＳのＬＳＩプロセスで実現可能であり、高集積化が期待できるものである。
【００３３】（本発明のパルス幅付加回路の説明）図１は、本発明のパルス幅付加回路の一実施例を示す回路図で、本発明のパルス幅付加回路は、入力パルス幅変調信号に所定時間だけパルス幅を追加するものであって、入力パルス幅変調信号を分周する分周回路１と、分周回路１の出力と入力パルス幅変調信号の排他的論理和を行う第１の排他的論理和回路６と、分周回路１の出力を第１の分周信号とし、第１の排他的論理和回路６の出力を第２の分周信号として、第１の分周信号を第１の遅延時間だけ遅延する第１の遅延回路１４と、第２の分周信号を第２の遅延時間だけ遅延する第２の遅延回路１５と、第１及第２の遅延回路１４、１５の出力を排他的論理和を行う第２の排他的論理和回路１６を設けて、第１と第２の遅延時間差に相当したパルス幅付加を入力パルス幅変調信号に対して行うように構成されている。
【００３４】差動画素変調信号（Ｐ０／Ｎ０）は、バッファを介して立ち上がりエッジで分周動作するＤＦＦ１に入力されるとともに、パルス遅延回路２に入力される。ＤＦＦ１の構成は、図３に示される一般的なものである。パルス遅延回路２は、ＤＦＦ１のＫ→Ｑの遅延時間を追尾するためのものであり、図５に示すような構成をしている。ＤＦＦ１のＱ出力は、構成が図２に示される差動化回路３に入力され差動信号に変換される。
【００３５】一方、パルス遅延回路２の出力は、差動化回路３の遅延時間を追尾する、図４に示すような構成のパルス遅延回路４に入力される。差動化回路３とパルス遅延回路４の出力は、ＥＸＯＲ回路６に入力されるとともに、ＥＸＯＲ回路６の遅延時間を追尾するパルス遅延回路５に入力される。ＥＸＯＲ回路６の出力信号は、差動化回路８に入力されて差動パルス信号（Ｐ２／Ｎ２）を出力する。一方、パルス遅延回路５の出力は、差動化回路８の遅延時間を追尾するパルス遅延回路７に入力されて差動パルス信号（Ｐ１／Ｎ１）を出力する。続いて、図６で示される従来のパルス幅付加回路と同じく、パルス遅延回路１４，１５とＥＸＯＲ回路１６及び差動化回路１７を介して差動パルス信号（Ｐ５／Ｎ５）を出力する。
【００３６】図１のパルス幅付加回路の特性を図８〜図１１に基づいて説明する。各図において図（ａ）は、入力画素変調パルス（Ｐ０／Ｎ０）であり、図（ｂ）は差動パルス（Ｐ１／Ｎ１）、図（ｃ）は差動パルス（Ｐ２／Ｎ２）、図（ｄ）及び（ｅ）は出力画素変調信号（Ｐ５／Ｎ５）である。各図においては、パルス遅延回路１５内のパルス付加制御信号Ｓ１〜Ｓ３を全てＬレベルにしてパルス幅付加値が最小の場合(無い場合)で示している。
【００３７】（図８の説明）図８は、ＤＦＦ１が画素変調パルスに対して正常にした場合を示す図であり、図（ｄ）のように正常に画素変調信号を出力される。もし、パルス遅延回路１４，１５で時間ｔ１〜ｔ３及び時間ｔ４〜ｔ６で発生するパルスが通過しなくても、図（ｅ）のように、光量値として問題のない画素変調信号が再生される。
【００３８】（図９の説明）図９は、時間ｔ３及びｔ５でＤＦＦ１が誤動作した場合を示す図である。この場合でも図（ｄ）のように、正常に画素変調信号は再生される。もし、パルス遅延回路１５が時間ｔ２〜ｔ３及び時間ｔ４〜ｔ６のパルスを通過できなくても、図（ｅ）図のように、光量値として問題のない画素変調信号が再生される。
【００３９】（図１０の説明）図１０は、時間ｔ１とｔ５の時ＤＦＦ１が誤動作した場合を示す図である。この場でも、図（ｄ）のように、正常に画素変調信号は再生される。もし、パルス遅延回路１５が時間ｔ１〜ｔ２及び時間ｔ４〜ｔ６のパルスを通過できなくても、図（ｅ）のように、光量値として問題のない画素変調信号が再生される。
【００４０】（図１１の説明）図１１は、時間ｔ３の時のみＤＦＦ１が誤動作した場合を示す図である。この場合でも図（ｄ）図のように、正常に画素変調信号は再生される。もし、パルス遅延回路１５が時間ｔ２〜ｔ３及び時間ｔ４〜ｔ６のパルスを通過できなかった時、図（ｅ）のように、微小パルス幅増加するが光量値として問題のない画素変調信号が再生され、しかも続く画素変調信号に影響が及ばない。
【００４１】このように、図１のパルス幅付加回路は、ＤＦＦ１のパルス応答に対して画素変調信号が正常または小さなパルス幅は変化で出力されるため、レーザ印画エンジンにおいては非常に好都合な特性をしている。しかも、使用されるフリップフロップＤＦＦ１は、リセット機能が必要ないため、図３で示すような最高速の構成が使用できるため、誤動作の発生確率を低くすることができる。
【００４２】
【発明の効果】以上説明したように本発明によれば、非常に細いパルスにも安定に機能するため、レーザ印画エンジンにおいて高画質を得るための正確な光量制御がＬＳＩ回路で容易に実現できるという効果がある。
【出願人】 【識別番号】０００００１００７
【氏名又は名称】キヤノン株式会社
【出願日】 平成１２年７月２５日（２０００．７．２５）
【代理人】 【識別番号】１０００７７４８１
【弁理士】
【氏名又は名称】谷 義一 （外１名）
【公開番号】 特開２００２−３６６２３（Ｐ２００２−３６６２３Ａ）
【公開日】 平成１４年２月６日（２００２．２．６）
【出願番号】 特願２０００−２２４６３６（Ｐ２０００−２２４６３６）