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【発明の名称】 二重化コントローラ
【発明者】 【氏名】石川 徹男
【要約】 【課題】制御ＭＰＵ間リンクが故障した場合、待機側の制御ＭＰＵは待機／稼働の判断ができなくなる。

【解決手段】二重化した制御ＭＰＵ４Ａ，４Ｂおよび制御ＭＰＵ−ＩＯ装置間リンク５Ａ，５Ｂを備えるとともに２つの制御ＭＰＵ４Ａ，４Ｂの間に制御ＭＰＵ間リンク７０を設け、この制御ＭＰＵ間リンク７０を介して制御ＭＰＵ４Ａ，４Ｂがステータスを交換して稼働／待機を決定する二重化コントローラにおいて、ＩＯ装置６１’内にステータス書き込み用のメモリを設け、稼働中の制御ＭＰＵ４Ａのステータスを制御ＭＰＵ−ＩＯ装置間リンク５Ａを介して前記メモリに一定周期で書き込むとともに、制御ＭＰＵ間リンク７０が故障した場合に、待機側の制御ＭＰＵ４Ｂが前記メモリのステータスを一定周期で読み取って制御ＭＰＵ４Aの状態を判断し、自己（制御MPU４Ｂ）の待機／稼働を決定する。
【特許請求の範囲】
【請求項１】 制御ＭＰＵおよび制御ＭＰＵ−ＩＯ装置間リンクを二重化するとともに２つの制御ＭＰＵの間に制御ＭＰＵ間リンクを設け、この制御ＭＰＵ間リンクを介して両制御ＭＰＵがステータスを交換して稼働／待機を決定する二重化コントローラにおいて、ＩＯ装置内に設けられたステータス書き込み用のメモリと、稼働中の制御ＭＰＵのステータスを制御ＭＰＵ−ＩＯ装置間リンクを介して前記メモリに一定周期で書き込む手段と、制御ＭＰＵ間リンクが故障した場合に、待機側の制御ＭＰＵに前記メモリのステータスを一定周期で読み取らせる手段と、この手段により読み取ったステータスから待機側の制御ＭＰＵの稼働／待機を決定する手段と、を備えたことを特徴とする二重化コントローラ。
【請求項２】 請求項１記載の二重化コントローラにおいて、ステータス書き込み用メモリをＩＯ装置内の伝送制御モジュール上に設けたことを特徴とする二重化コントローラ。
【請求項３】 請求項１記載の二重化コントローラにおいて、ステータス書き込み用メモリをＩＯ装置内のＩＯモジュール上に設けたことを特徴とする二重化コントローラ。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、分散形制御システムに用いられる、二重化したコントローラに関する。
【０００２】
【従来の技術】図３に、分散形制御システムの構成例を示す。図３において、１はマンマシンインタフェース装置、２は制御用ＬＡＮ、３１〜３ｎはプロセスに接続されるコントローラである。分散形制御システムは、このように多数の分散設置されたコントローラ３１〜３ｎを、１台もしくは数台の制御用パソコン等のマンマシンインタフェース装置１で、制御用ＬＡＮ２を経由してマネジメントするシステムである。図４に、コントローラ３１の構成例を示す。図４において、４は制御ＭＰＵ、５は制御ＭＰＵ−ＩＯ装置間リンク、６１〜６ｎはＩＯ装置である。コントローラ３１は、このように１台の制御ＭＰＵ４に複数台のＩＯ装置６１〜６ｎを、制御ＭＰＵ−ＩＯ装置間リンク５により接続して構成される。なお、他のコントローラ３２〜３ｎも同一の構成である。また、ＩＯ装置６１〜６ｎは、プロセスとの間で検出信号や制御信号を授受する各種の入出力装置である。
【０００３】図５に、高信頼化したコントローラ３１’の例を示す。図５において、４Ａ，４Ｂは制御ＭＰＵ、５Ａ，５Ｂは制御ＭＰＵ−ＩＯ装置間リンク、６１〜６ｎはＩＯ装置、７０は制御ＭＰＵ４Ａ，４Ｂ間のリンクである。この制御ＭＰＵ間リンク７０により、制御データの等値化および制御ＭＰＵ４Ａ，４Ｂ間のステータス情報の交換が行われる。このように、制御ＭＰＵ４Ａ，４Ｂおよび制御ＭＰＵ−ＩＯ装置間リンク５Ａ，５Ｂが二重化されたことで、コントローラが高信頼化される。
【０００４】
【発明が解決しようとする課題】図５において、制御ＭＰＵ４Ａ，４Ｂの稼働／待機は、制御ＭＰＵ間リンク７０を経由して、各々の状態（ステータス）を交換することで決定される。すなわち、例えば稼働状態の制御ＭＰＵ４Ａに故障が発生すると、それがステータスとして制御ＭＰＵ間リンク７０を経由して待機側の制御ＭＰＵ４Ｂに伝えられ、その結果、制御ＭＰＵ４Ｂが新たに稼働を始める。ここで問題となるのは、制御ＭＰＵ間リンク７０が故障した場合である。この場合、制御ＭＰＵ４Ｂは、リンク７０の故障によりステータスを受信できないため自分が稼働側になるべきか否かの判断ができないことになる。その対策として、制御ＭＰＵ間リンク７０自体を二重化することが考えられるが、そうするとハードウェアの構成が増し、コストアップになるという課題が生じた。そこで本発明は、制御ＭＰＵ間リンクを冗長化する方法によらずに信頼性を向上させるようにした二重化コントローラを提供しようとするものである。
【０００５】
【課題を解決するための手段】そこで上記課題を解決するために、請求項１の発明は、制御ＭＰＵおよび制御ＭＰＵ−ＩＯ装置間リンクを二重化するとともに２つの制御ＭＰＵの間に制御ＭＰＵ間リンクを設け、この制御ＭＰＵ間リンクを介して両制御ＭＰＵがステータスを交換して稼働／待機を決定する二重化コントローラにおいて、ＩＯ装置内に設けられたステータス書き込み用のメモリと、稼働中の制御ＭＰＵのステータスを制御ＭＰＵ−ＩＯ装置間リンクを介して前記メモリに一定周期で書き込む手段と、制御ＭＰＵ間リンクが故障した場合に、待機側の制御ＭＰＵに前記メモリのステータスを一定周期で読み取らせる手段と、この手段により読み取ったステータスから待機側の制御ＭＰＵの稼働／待機を決定する手段とを備えたことを特徴とする。なお、ステータス書き込み用のメモリは、ＩＯ装置内の伝送制御モジュール上またはＩＯモジュール上に設けることができる。
【０００６】
【発明の実施の形態】以下、図に沿って本発明の実施形態を説明する。図１は本発明に係る二重化コントローラのＩＯ装置内の構成を示す図である。図において、７Ａ，７Ｂは伝送制御モジュール、８はＩＯ装置６１’内のバス（以下ＩＯバスと称する。）、９１〜９ｎはＩＯモジュールである。ここで伝送制御モジュール７Ａ，７Ｂは制御ＭＰＵ４Ａ，４ＢとＩＯモジュール９１〜９ｎとの間の伝送制御を行い、ＩＯモジュール９１〜９ｎは信号のレベル変換等を行う。なお、このＩＯ装置６１’を含む二重化コントローラの全体構成は、図５におけるＩＯ装置６１〜６ｎを図１のＩＯ装置６１’に置き換えたものに相当する。
【０００７】図１において、ＩＯバス８には、伝送制御モジュール７Ａ，７ＢおよびＩＯモジュール９１〜９ｎが実装されるスロット毎にスロットアドレスが割り付けられており、例えば伝送制御モジュール７Ａ，７ＢにはスロットアドレスＸ”１０”とＸ”１１”（以下、これらのスロットアドレスをリンクアドレスという）が、ＩＯモジュール９１〜９ｎにはスロットアドレスＸ”００”〜Ｘ”０Ｆ”が割り付けられている。なお、Ｘ””は１６進数を表し、この場合は、ＩＯモジュールの台数ｎが１６となる。また、図示しないが、伝送制御モジュール７Ａ，７ＢおよびＩＯモジュール９１〜９ｎには、ＩＯバス８よりリード／ライト可能な２ポートメモリが実装されている。この容量は２５６バイトとする。
【０００８】次に、動作について説明する。制御ＭＰＵ４Ａは、制御ＭＰＵ−ＩＯ装置間リンク５Ａを経由して、リンクアドレスＸ”１０”の伝送制御モジュール７Ａに、自分が正常であれば、図２に示すようなステータス情報をサイクリックに書き込む。図示例では、リンクアドレスＸ”１０”の伝送制御モジュール７Ａ内の２ポートメモリのメモリアドレスＸ”ＦＥ”に、例えば２００ｍｓごとに交互にＸ”５５”とＸ”ＡＡ”を書き込む。
【０００９】これに対して、制御ＭＰＵ４Ｂは、制御ＭＰＵ−ＩＯ装置間リンク５Ｂ、伝送制御モジュール７Ｂ、ＩＯバス８を経由して、伝送制御モジュール７ＡのリンクアドレスＸ”１０”、メモリアドレスＸ”ＦＥ”のステータス情報をこれもサイクリックに、例えば１００ｍｓ周期でリードする。その結果、この領域が２００ｍｓ周期で交互にＸ”５５”とＸ”ＡＡ”に書き換えられているのであれば、制御ＭＰＵ４Ａは正常に動作しているものと判断する。この状態が通常の動作状態である。
【００１０】ここで、制御ＭＰＵ間リンク７０の動作状態は常時監視されており、通信が途絶えた場合、待機側の制御ＭＰＵ４Ｂは稼働側の制御ＭＰＵ４Ａのステータスを、上述した手順で制御ＭＰＵ間リンク７０を経由することなくリンク５Ａ，５Ｂ、伝送制御モジュール７Ａ，７Ｂ、ＩＯバス８を介して把握することができる。制御ＭＰＵ４Ｂが読み取ったステータスから、稼働側の制御ＭＰＵ４Ａが正常に作動していると判断される場合は、制御ＭＰＵ間リンク７０のみの異常とみなし、待機している制御ＭＰＵ４Ｂが稼働側に切り換わることはない。もし、読み取ったステータスから、稼働側の制御ＭＰＵ４Ａに異常が発生していると判明した場合は、待機している制御ＭＰＵ４Ｂが稼働側に切り換わる。
【００１１】また、制御ＭＰＵ４Ａのステータスを表示する場所として、伝送制御モジュール７Ａを用いたが、これは伝送制御モジュール７Ａに限定されるものではなく、ＩＯモジュール９１〜９ｎを用いることも可能である。図２には、ＩＯモジュール９１を用いる場合をかっこ書きで示してある。ＩＯモジュール９１を用いた場合、制御ＭＰＵ４Ａは、制御ＭＰＵ−ＩＯ装置間リンク５Ａ、伝送制御モジュール７Ａ、ＩＯバス８を経由して、ＩＯモジュール９１の２ポートメモリに、ステータスのデータの書き込みを行う。次いで、制御ＭＰＵ４Ｂは、制御ＭＰＵ−ＩＯ装置間リンク５Ｂ、伝送制御モジュール７Ｂ、ＩＯバス８を経由して、ＩＯモジュール９１の２ポートメモリをリードする。
【００１２】なお、制御ＭＰＵ４Ａのステータスを表示する場所として、リンクアドレスＸ”１０”の伝送制御モジュール７Ａとしたが、特にリンクアドレスＸ”１０”に限定されるものではなく、別のリンクアドレスであっても良い。また、伝送制御モジュール７Ａ，７Ｂについては、その故障に備え、２箇所以上すなわちＩＯ装置６２等にある他の伝送制御モジュールにステータスを書き込むようすることも可能である。これらのことはＩＯモジュールについても同様である。
【００１３】
【発明の効果】以上述べたように本発明によれば、稼働中の制御ＭＰＵのステータスを制御ＭＰＵ−ＩＯ装置間リンクを介してＩＯ装置内のメモリに一定周期で書き込むとともに、待機側の制御ＭＰＵが前記メモリのステータスを一定周期で読み取ることで、制御ＭＰＵ間リンクが故障した場合でも、稼働／待機の切り換えの判断が可能となり、信頼性を増すことができる。すなわち、制御ＭＰＵ間リンクを二重化する方法によらなくても、伝送制御モジュールやＩＯモジュールのメモリを利用して制御ＭＰＵのステータスを授受できるので、構成の複雑化を防いでコストの低減を図ることができる。
【出願人】 【識別番号】０００００５２３４
【氏名又は名称】富士電機株式会社
【出願日】 平成１２年４月１９日（２０００．４．１９）
【代理人】 【識別番号】１０００９１２８１
【弁理士】
【氏名又は名称】森田 雄一
【公開番号】 特開２００１−３０６１０２（Ｐ２００１−３０６１０２Ａ）
【公開日】 平成１３年１１月２日（２００１．１１．２）
【出願番号】 特願２０００−１２３７１２（Ｐ２０００−１２３７１２）