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【発明の名称】 半導体集積回路及び半導体集積回路のテストシステム
【発明者】 【氏名】末永 孝一
【要約】 【課題】従来の半導体集積回路のテストシステムは、テスト装置で設定できる最小遅延時間に制限があるため、内部回路のテストに必要とするクロック信号を供給できなかった。

【解決手段】予め半導体集積回路内部にテスト時に使用する遅延回路１１を備え、第一のクロック信号の遅延時間を細かく調整することを可能とし、入力する第一のクロック信号の立ち上がりをチューニングポイントに合わせることにより第一の内部回路２ｂのテストに必要とされる第一のクロック信号を供給するように構成した。
【特許請求の範囲】
【請求項１】 外部より第一のクロック信号が入力される第一のクロック信号線と、外部よりモード制御信号が入力されるモード制御信号線と、上記第一のクロック信号線及びモード制御信号線が接続され、上記モード制御信号に基づいて通常モードとテストモードとを判別し、通常モードと判別した場合には上記第一のクロック信号を第二のクロック信号線に出力し、テストモードと判別した場合には上記第一のクロック信号を第三のクロック信号線に出力するモードセレクタと、上記第三のクロック信号線が接続されるとともに、この第三のクロック信号線から入力された信号を遅延させて上記第二のクロック信号線に出力する遅延回路と、上記第二のクロック信号線が接続され、上記第一のクロック信号あるいはそれを遅延させたクロック信号に基づいて動作する第一の内部回路と、外部より第二のクロック信号が入力される第四のクロック信号線と、上記第四のクロック信号線が接続され、上記第二のクロック信号に基づいて動作する第二の内部回路とを備えたことを特徴とする半導体集積回路。
【請求項２】 遅延回路は、第三のクロック信号線に順次直列に接続された複数のバッファと、上記複数のバッファに対して個別にあるいは全体として並列に接続された複数のトランスミッションゲートと、上記トランスミッションゲートそれぞれのゲートに接続され、上記トランスミッションゲートのオン／オフを個別に制御する制御レジスタとを備えたことを特徴とする請求項１記載の半導体集積回路。
【請求項３】 遅延回路は、第三のクロック信号線に順次直列に接続された複数のＲＣ回路と、上記複数のＲＣ回路に対して個別にあるいは全体として並列に接続された複数のトランスミッションゲートと、上記トランスミッションゲートそれぞれのゲートに接続され、上記トランスミッションゲートのオン／オフを個別に制御する制御レジスタとを備えたことを特徴とする請求項１記載の半導体集積回路。
【請求項４】 遅延回路は、電圧源とグランドとの間に直列に接続された複数の抵抗と、上記複数の抵抗間及び上記電圧源と上記抵抗との間に接続された複数の信号線と、上記複数の信号線上に配設された複数のトランスミッションゲートと、上記トランスミッションゲートそれぞれのゲートに接続され、上記トランスミッションゲートのオン／オフを個別に制御する制御レジスタと、第三のクロック信号線のクロック信号がソースから入力され、ドレインへ出力し、上記複数の信号線がゲートに接続されたアイソレーション抵抗とを備えたことを特徴とする請求項１記載の半導体集積回路。
【請求項５】 請求項１記載の半導体集積回路と、上記半導体集積回路に第一のクロック信号，第二のクロック信号及びモード制御信号を含む入力信号を入力し、上記半導体集積回路からの出力信号をモニターして上記半導体集積回路のテストを行うテスト装置とを備えたことを特徴とする半導体集積回路のテストシステム。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、非同期で動作する複数の内部回路を内蔵する半導体集積回路及びそのテストシステムに係り、特に非同期で動作する複数の内部回路を内蔵するシステムＬＳＩ及びそのテストシステムに関するものである。
【０００２】
【従来の技術】近年、システムＬＳＩでは、その内部に基本的なロジック回路の他にユーザロジック回路を備えるようになってきている。このため、内部回路に非同期回路が使用されることが多く、それらの回路をテストする場合、供給するクロック信号のタイミングを調整する必要がある。
【０００３】図１０は従来のシステムＬＳＩのテストシステムの構成図である。図において、１０１はテスト対象となるシステムＬＳＩ（半導体集積回路）、１０２ａはシステムＬＳＩの内部に構成された内部ロジック回路（内部回路）、１０２ｂはシステムＬＳＩの内部に構成され、内部ロジック回路１０２ａと非同期で動作する、ユーザの設計した内部ロジック回路（内部回路）、１０３はテスト時にシステムＬＳＩ１０１をセットするテスト用基板、１０４はテストプログラムを内蔵し、システムＬＳＩ１０１をテストするテスト装置、１０５はテスト装置１０４とシステムＬＳＩ１０１の各端子とをテスト用基板１０３を通して接続するテスト制御用配線、１０６ａはテスト装置１０４から出力されるクロック信号をテスト用基板１０３を通してシステムＬＳＩ１０１のクロック信号入力端子（図示せず）に入力し、内部ロジック回路１０２ａに供給するクロック信号線、１０６ｂはテスト装置１０４から出力されるクロック信号をテスト用基板１０３を通してシステムＬＳＩ１０１の別のクロック信号入力端子（図示せず）に入力し、内部ロジック回路１０２ｂに供給するクロック信号線である。
【０００４】次に動作について説明する。図１０において、テスト装置１０４は、内蔵したテストプログラムに基づきテスト用の入力信号を生成する。この入力信号は、テスト制御用配線１０５，クロック信号線１０６ａ，１０６ｂ、更にはテスト用基板１０３を通してシステムＬＳＩ１０１に入力される。そして、テスト装置１０４は、システムＬＳＩ１０１からテスト用基板１０３，テスト制御用配線１０５を通して出力された出力信号をモニターして、システムＬＳＩ１０１のテストを行う。
【０００５】このようなテストにおいて、テスト装置１０４で作成されたクロック信号は、クロック信号線１０６ａから出力され、テスト用基板１０３を通してシステムＬＳＩ１０１のクロック信号入力端子に入力され、内部ロジック回路１０２ａに供給される。また、テスト装置１０４で作成された別のクロック信号は、クロック信号線１０６ｂから出力され、テスト用基板１０３を通してシステムＬＳＩ１０１の別のクロック信号入力端子に入力され、直接内部ロジック回路１０２ｂに供給される。テスト装置１０４では設定によりクロック信号の遅延時間を可変させることができ、クロック信号線１０６ｂに出力するクロック信号をクロック信号線１０６ａに出力するクロック信号から遅延させることができる。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路及びそのテストシステムは以上のように構成されているので、上記テスト環境において設定できる最小遅延時間はテスト装置により制限されてしまうため、必要とするタイミングにおいてクロック信号を供給できない場合が生じてしまうという課題があった。
【０００７】図１１は従来のシステムＬＳＩのテストにおけるクロック信号のタイミングを示すタイミングチャートであり、（１）はクロック信号線１０６ａに出力されるクロック信号であり、また、クロック信号線１０６ｂに出力されるクロック信号の遅延時間をなしに設定した時もこの波形となる。（２）はクロック信号の遅延時間をテスト装置１０４で設定できる最小遅延時間Ｄｍｉｎに設定した時に、クロック信号線１０６ｂに出力されるクロック信号の波形である。（３）はクロック信号の遅延時間をテスト装置１０４で設定できる最小遅延時間Ｄｍｉｎの２倍に設定した時に、クロック信号線１０６ｂに出力されるクロック信号の波形である。（４）は内部ロジック回路１０２ｂのテストに必要とされるクロック信号の波形の例である。ここで、ＴＰはチューニングポイントであり、内部ロジック回路１０２ｂに入力するクロック信号のタイミングをここに合わせてテストを行う必要がある。しかし、テスト装置１０４で設定できる遅延時間は最小遅延時間Ｄｍｉｎ，最小遅延時間Ｄｍｉｎの２倍などのように制限されてしまうため、内部ロジック回路１０２ｂのテストに必要とされるタイミングにおいてクロック信号を供給できない場合が生じてしまう。
【０００８】この発明は上記のような課題を解決するためになされたもので、クロック信号の遅延時間を、テスト装置で設定できる遅延時間よりも細かく調整することを可能とし、入力するクロック信号のタイミングを所望のチューニングポイントにより精度良く合わせることができる半導体集積回路及びそのテストシステムを得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る半導体集積回路は、外部より第一のクロック信号が入力される第一のクロック信号線と、外部よりモード制御信号が入力されるモード制御信号線と、上記第一のクロック信号線及びモード制御信号線が接続され、上記モード制御信号に基づいて通常モードとテストモードとを判別し、通常モードと判別した場合には上記第一のクロック信号を第二のクロック信号線に出力し、テストモードと判別した場合には上記第一のクロック信号を第三のクロック信号線に出力するモードセレクタと、上記第三のクロック信号線が接続されるとともに、この第三のクロック信号線から入力された信号を遅延させて上記第二のクロック信号線に出力する遅延回路と、上記第二のクロック信号線が接続され、上記第一のクロック信号あるいはそれを遅延させたクロック信号に基づいて動作する第一の内部回路と、外部より第二のクロック信号が入力される第四のクロック信号線と、上記第四のクロック信号線が接続され、上記第二のクロック信号に基づいて動作する第二の内部回路とを備えるようにしたものである。
【００１０】この発明に係る半導体集積回路の遅延回路は、第三のクロック信号線に順次直列に接続された複数のバッファと、上記複数のバッファに対して個別にあるいは全体として並列に接続された複数のトランスミッションゲートと、上記トランスミッションゲートそれぞれのゲートに接続され、上記トランスミッションゲートのオン／オフを個別に制御する制御レジスタとを備えるようにしたものである。
【００１１】この発明に係る半導体集積回路の遅延回路は、第三のクロック信号線に順次直列に接続された複数のＲＣ回路と、上記複数のＲＣ回路に対して個別にあるいは全体として並列に接続された複数のトランスミッションゲートと、上記トランスミッションゲートそれぞれのゲートに接続され、上記トランスミッションゲートのオン／オフを個別に制御する制御レジスタとを備えるようにしたものである。
【００１２】この発明に係る半導体集積回路の遅延回路は、電圧源とグランドとの間に直列に接続された複数の抵抗と、上記複数の抵抗間及び上記電圧源と上記抵抗との間に接続された複数の信号線と、上記複数の信号線上に配設された複数のトランスミッションゲートと、上記トランスミッションゲートそれぞれのゲートに接続され、上記トランスミッションゲートのオン／オフを個別に制御する制御レジスタと、第三のクロック信号線のクロック信号がソースから入力され、ドレインへ出力し、上記複数の信号線がゲートに接続されたアイソレーション抵抗とを備えるようにしたものである。
【００１３】この発明に係る半導体集積回路のテストシステムは、上記半導体集積回路と、上記半導体集積回路に第一のクロック信号，第二のクロック信号及びモード制御信号を含む入力信号を入力し、上記半導体集積回路からの出力信号をモニターして上記半導体集積回路のテストを行うテスト装置とを備えるようにしたものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を説明する。
実施の形態１．図１はこの発明の実施の形態１によるシステムＬＳＩのテストシステムの構成図である。図１において、１はテスト対象となるシステムＬＳＩ（半導体集積回路）、２ａはそれぞれシステムＬＳＩ１の内部に構成された内部ロジック回路（第二の内部回路）、２ｂはシステムＬＳＩの内部に構成され、内部ロジック回路２ａと非同期で動作する、ユーザの設計した内部ロジック回路（第一の内部回路）、３はテスト時にシステムＬＳＩ１をセットするテスト用基板、４はテストプログラムを内蔵しシステムＬＳＩ１をテストするテスト装置、５はテスト装置４とシステムＬＳＩ１の各端子とをテスト用基板３を通して接続するテスト制御用配線である。
【００１５】６ａはテスト装置４から出力された第二のクロック信号をテスト用基板３を通してシステムＬＳＩ１のクロック信号入力端子（図示せず）に入力し、内部ロジック回路２ａに供給する第四のクロック信号線、６ｂはテスト装置４から出力された第一のクロック信号をテスト用基板３を通してシステムＬＳＩ１の別のクロック信号入力端子（図示せず）に入力し、遅延手段７に供給する第一のクロック信号線、７はモード制御信号線９により、通常モード時のクロック信号とテストモード時のクロック信号とを切り換えて出力する遅延手段、８は遅延手段７より出力されるクロック信号を内部ロジック回路２ｂに供給する第二のクロック信号線である。９はシステムＬＳＩ１の通常モードとテストモードとを切り換えるモード制御信号線であり、テスト装置４から出力され、テスト用基板３を通してシステムＬＳＩ１のモード制御信号入力端子（図示せず）に入力され、遅延手段７に供給される。
【００１６】図２は遅延手段７の構成を示すブロック図である。図２において、１０はモード制御信号線９からモード制御信号が入力され、その値に基づき通常モードとテストモードとを判別し、クロック信号線６ｂから入力されたクロック信号を通常モード時には第二のクロック信号線１２に出力し、テストモード時には第三のクロック信号線１３に出力するモードセレクタ、１１は第三のクロック信号線１３から入力された第一のクロック信号を遅延させてクロック信号線１４に出力する遅延回路、１２はモードセレクタ１０と第二のクロック信号線８とを接続し、通常モード時にモードセレクタ１０から出力された第一のクロック信号を遅延させずに第二のクロック信号線８を通して内部ロジック回路２ａに供給するための第二のクロック信号線、１３はテストモード時に、モードセレクタ１０から出力された第一のクロック信号を遅延回路１１に入力する第三のクロック信号線、１４は遅延回路１１と第二のクロック信号線８とを接続し、テストモード時に遅延回路１１により遅延された第一のクロック信号を、第二のクロック信号線８を通して内部ロジック回路２ｂに供給するためのクロック信号線である。
【００１７】図３は遅延回路１１の一例を示す構成図である。図３において、１５ａ，１５ｂ，１５ｃは第三のクロック信号線１３とトランスミッションゲート１６ｄの間に直列に接続されたバッファ、１６ａはバッファ１５ａの入力側とクロック信号線１４の間に接続されたトランスミッションゲート、１６ｂはバッファ１５ａの出力側とクロック信号線１４の間に接続されたトランスミッションゲート、１６ｃはバッファ１５ｂの出力側とクロック信号線１４の間に接続されたトランスミッションゲート、１６ｄはバッファ１５ｃの出力側とクロック信号線１４の間に接続されたトランスミッションゲート、１７はトランスミッションゲート１６ａ，１６ｂ，１６ｃ，１６ｄのオン／オフを制御する制御レジスタである。
【００１８】１８ａは制御レジスタ１７とトランスミッションゲート１６ａのゲートとを接続し、トランスミッションゲート１６ａのオン／オフを制御するための制御線、１８ｂは制御レジスタ１７とトランスミッションゲート１６ｂのゲートとを接続し、トランスミッションゲート１６ｂのオン／オフを制御するための制御線、１８ｃは制御レジスタ１７とトランスミッションゲート１６ｃのゲートとを接続し、トランスミッションゲート１６ｃのオン／オフを制御するための制御線、１８ｄは制御レジスタ１７とトランスミッションゲート１６ｄのゲートとを接続し、トランスミッションゲート１６ｄのオン／オフを制御するための制御線、１９ａはトランスミッションゲート１６ａのｐＭＯＳ側ゲートに接続される制御線１８ａに挿入されるインバータ、１９ｂはトランスミッションゲート１６ｂのｐＭＯＳ側ゲートに接続される制御線１８ｂに挿入されるインバータ、１９ｃはトランスミッションゲート１６ｃのｐＭＯＳ側ゲートに接続される制御線１８ｃに挿入されるインバータ、１９ｄはトランスミッションゲート１６ｄのｐＭＯＳ側ゲートに接続される制御線１８ｄに挿入されるインバータである。
【００１９】次に動作について説明する。図１において、テスト装置４は、内蔵したテストプログラムに基づきテスト用の入力信号を生成する。この入力信号は、テスト制御用配線５，第四のクロック信号線６ａ，第一のクロック信号線６ｂ及びモード制御信号線９、更にはテスト用基板３を通してシステムＬＳＩ１に入力される。そして、テスト装置４は、システムＬＳＩ１からテスト用基板３，テスト制御用配線５を通して出力された出力信号をモニターして、システムＬＳＩ１のテストを行う。この時、システムＬＳＩ１は、例えば、モード制御信号線９の値が“Ｌ”レベルならば通常モード、モード制御信号線９の値が“Ｈ”レベルならばテストモードとなるものとする。
【００２０】このようなテストにおいて、テスト装置４で作成された第二のクロック信号は、第四のクロック信号線６ａから出力され、テスト用基板３を通してシステムＬＳＩ１のクロック信号入力端子に入力され、内部ロジック回路２ａに供給される。また、テスト装置４で作成された第一のクロック信号は、第一のクロック信号線６ｂから出力され、テスト用基板３を通してシステムＬＳＩ１の別のクロック信号入力端子に入力され、遅延手段７に供給される。テスト装置４では設定によりクロック信号の遅延時間を可変させることができ、第一のクロック信号線６ｂから出力するクロック信号を第四のクロック信号線６ａに出力するクロック信号よりも遅延させることができる。
【００２１】システムＬＳＩ１の内部における第一のクロック信号の流れを、図２を用いて説明する。モード制御信号線９から入力されるモード制御信号の値が“Ｌ”レベルの場合、モードセレクタ１０は通常モードと判断し、第一のクロック信号線６ｂから入力された第一のクロック信号は第二のクロック信号線１２に出力され、第一のクロック信号は遅延されずにクロック信号線８を通してテスト対象である内部ロジック回路２ｂに供給される。この時、第三のクロック信号線１３は使用されない。
【００２２】モード制御信号線９から入力されるモード制御信号の値が“Ｈ”レベルの場合、モードセレクタ１０はテストモードと判断し、第一のクロック信号線６ｂから入力された第一のクロック信号は第三のクロック信号線１３を通して遅延回路１１に入力される。遅延回路１１に入力された第一のクロック信号は予め設定された時間遅延されてクロック信号線１４に出力され、第二のクロック信号線８を通してテスト対象である内部ロジック回路２ｂに供給される。この時、第二のクロック信号線１２は使用されない。
【００２３】テストモード時の遅延回路１１の動作を図３を用いて説明する。制御レジスタ１７は設定された、例えば、４ビットの値により、制御線１８ａ，１８ｂ，１８ｃ，１８ｄの値を決定する。例えば、“０００１”ならば制御線１８ａの値を“Ｈ”レベル、制御線１８ｂ，１８ｃ，１８ｄの値を“Ｌ”レベルに、“００１０”ならば制御線１８ｂの値を“Ｈ”レベル、制御線１８ａ，１８ｃ，１８ｄの値を“Ｌ”レベルに、“０１００”ならば制御線１８ｃの値を“Ｈ”レベル、制御線１８ａ，１８ｂ，１８ｄの値を“Ｌ”レベルに、“１０００”ならば制御線１８ｄの値を“Ｈ”レベル、制御線１８ａ，１８ｂ，１８ｃの値を“Ｌ”レベルとする。
【００２４】制御レジスタ１７の値が“０００１”の場合、制御線１８ａの値は“Ｈ”レベル、制御線１８ｂ，１８ｃ，１８ｄの値は“Ｌ”レベルとなるため、トランスミッションゲート１６ａはオン、トランスミッションゲート１６ｂ，１６ｃ，１６ｄはオフとなり、第三のクロック信号線１３から入力された第一のクロック信号はトランスミッションゲート１６ａを通して、クロック信号線１４に出力される。このため、第一のクロック信号の遅延時間は、テスト装置４で設定した遅延時間のみとなる。
【００２５】制御レジスタ１７の値が“００１０”の場合、制御線１８ｂの値は“Ｈ”レベル、制御線１８ａ，１８ｃ，１８ｄの値は“Ｌ”レベルとなるため、トランスミッションゲート１６ｂはオン、トランスミッションゲート１６ａ，１６ｃ，１６ｄはオフとなり、第三のクロック信号線１３から入力された第一のクロック信号はバッファ１５ａ及びトランスミッションゲート１６ｂを通して、クロック信号線１４に出力される。このため、第一のクロック信号の遅延時間は、テスト装置４で設定した遅延時間にバッファ１５ａの遅延時間を足したものとなる。
【００２６】制御レジスタ１７の値が“０１００”の場合、制御線１８ｃの値は“Ｈ”レベル、制御線１８ａ，１８ｂ，１８ｄの値は“Ｌ”レベルとなるため、トランスミッションゲート１６ｃはオン、トランスミッションゲート１６ａ，１６ｂ，１６ｄはオフとなり、第三のクロック信号線１３から入力された第一のクロック信号はバッファ１５ａ，１５ｂ及びトランスミッションゲート１６ｃを通して、クロック信号線１４に出力される。このため、第一のクロック信号の遅延時間は、テスト装置４で設定した遅延時間にバッファ１５ａ及びバッファ１５ｂの遅延時間を足したものとなる。
【００２７】制御レジスタ１７の値が“１０００”の場合、制御線１８ｄの値は“Ｈ”レベル、制御線１８ａ，１８ｂ，１８ｃの値は“Ｌ”レベルとなるため、トランスミッションゲート１６ｄはオン、トランスミッションゲート１６ａ，１６ｂ，１６ｃはオフとなり、第三のクロック信号線１３から入力された第一のクロック信号はバッファ１５ａ，１５ｂ，１５ｃ及びトランスミッションゲート１６ｄを通して、クロック信号線１４に出力される。このため、第一のクロック信号の遅延時間は、テスト装置４で設定した遅延時間にバッファ１５ａ，１５ｂ及びバッファ１５ｃの遅延時間を足したものとなる。
【００２８】図４はこの発明の実施の形態１によるシステムＬＳＩのテストにおけるクロック信号のタイミングを示すタイミングチャートであり、テスト装置４で設定できる最小遅延時間Ｄｍｉｎを１０ｎｓ、バッファ１個の遅延時間を２．５ｎｓとする。（１）は第四のクロック信号線６ａに出力される第二のクロック信号であり、また、テスト装置４で第一のクロック信号の遅延時間をなしに設定した時に、第一のクロック信号線６ｂに出力される第一のクロック信号もこの波形となる。（２）はテスト装置４で第一のクロック信号の遅延時間をテスト装置４で設定できる最小遅延時間Ｄｍｉｎ（＝１０ｎｓ）に設定した時に、第一のクロック信号線６ｂに出力される第一のクロック信号の波形である。（３）はテスト装置４で第一のクロック信号の遅延時間をテスト装置４で設定できる最小遅延時間Ｄｍｉｎの２倍に設定した時に、クロック信号線６ｂに出力されるクロック信号の波形である。（４）は内部ロジック回路２ｂのテストに必要とされる第一のクロック信号の波形の例であり、内部ロジック回路２ｂに供給するクロック信号の立ち上がりをチューニングポイントＴＰ（遅延時間１５ｎｓ）に合わせてテストを行う必要があるものとする。
【００２９】以下、テスト装置４で、第一のクロック信号の遅延時間をテスト装置４で設定できる最小遅延時間Ｄｍｉｎである１０ｎｓに設定したものとする。（５）は制御レジスタ１７の値が“０００１”の場合に内部ロジック回路２ｂに供給される第一のクロック信号の波形であり、遅延時間は、テスト装置４で設定した遅延時間のみの１０ｎｓである。（６）は制御レジスタ１７の値が“００１０”の場合に内部ロジック回路２ｂに供給される第一のクロック信号の波形であり、遅延時間は、テスト装置４で設定した遅延時間にバッファ１５ａの遅延時間を足した時間となり、１２．５ｎｓである。
【００３０】（７）は制御レジスタ１７の値が“０１００”の場合に内部ロジック回路２ｂに供給される第一のクロック信号の波形であり、遅延時間は、テスト装置４で設定した遅延時間にバッファ１５ａ及びバッファ１５ｂの遅延時間を足した時間となり、１５ｎｓである。（８）は制御レジスタ１７の値が“１０００”の場合に内部ロジック回路２ｂに供給される第一のクロック信号の波形であり、遅延時間は、テスト装置４で設定した遅延時間にバッファ１５ａ，１５ｂ及びバッファ１５ｃの遅延時間を足した時間となり、１７．５ｎｓである。この場合、内部ロジック回路２ｂのテストに必要とされる第一のクロック信号を供給するためには、制御レジスタ１７に“０１００”を設定すればよいことが分かる。
【００３１】以上のように、この実施の形態１のシステムＬＳＩのテストシステムによれば、外部より第一のクロック信号が入力される第一のクロック信号線６ｂと、外部よりモード制御信号が入力されるモード制御信号線９と、上記第一のクロック信号線６ｂ及びモード制御信号線９が接続され、上記モード制御信号に基づいて通常モードとテストモードとを判別し、通常モードと判別した場合には上記第一のクロック信号を第二のクロック信号線１２，８に出力し、テストモードと判別した場合には上記第一のクロック信号を第三のクロック信号線１３に出力するモードセレクタ１０と、上記第三のクロック信号線１３が接続されるとともに、この第三のクロック信号線１３から入力された信号を遅延させて上記第二のクロック信号線８に出力する遅延回路１１と、上記第二のクロック信号線８が接続され、上記第一のクロック信号あるいはそれを遅延させたクロック信号に基づいて動作する内部ロジック回路２ｂと、外部より第二のクロック信号が入力される第四のクロック信号線６ａと、上記第四のクロック信号線６ａが接続され、上記第二のクロック信号に基づいて動作する内部ロジック回路２ａとを備えるシステムＬＳＩ１と、上記システムＬＳＩ１に第一のクロック信号，第二のクロック信号及びモード制御信号を含む入力信号を入力し、上記システムＬＳＩ１からの出力信号をモニターして上記システムＬＳＩ１のテストを行うテスト装置４とを備えるように構成したので、システムＬＳＩ１のテストにおいて、テスト装置４が出力した第一のクロック信号を更に細かいタイミングにて遅延させ、第一のクロック信号を内部ロジック回路２ｂに必要なタイミングに調整してテストすることができる効果がある。
【００３２】以上、内部回路の数を２、遅延手段の数を１として説明したが、内部回路の数をｉ、遅延手段の数をｊ（ｉは２以上の整数、ｊは正の整数、ｉ≧ｊ）としてもよい。この場合、複数の内部回路それぞれに供給するクロック信号を、複数の内部回路それぞれに適するタイミングに遅延させることができるという効果がある。また、バッファを３個、トランスミッションゲートを４個、制御レジスタ１７のビット数を４として説明したが、バッファをｍ個、トランスミッションゲートをｍ＋１個、制御レジスタ１７のビット数をｎ（ｍ，ｎは正の整数）としてもよい。
【００３３】実施の形態２．この発明の実施の形態２によるシステムＬＳＩは、実施の形態１で使用したバッファの代わりにＲＣ回路を使用するものである。この発明の実施の形態２によるシステムＬＳＩのテストシステムの構成は、実施の形態１と同じ図１に示す構成であり、遅延手段７の構成も実施の形態１と同じ図２に示す構成である。図５は遅延回路１１の別の一例を示す構成図である。図５において、図３と同一符号は同一または相当部分を示すのでその説明を省略する。
【００３４】２０ａはバッファ１５ａの代わりに使用されるＲＣ回路、２０ｂはバッファ１５ｂの代わりに使用されるＲＣ回路、２０ｃはバッファ１５ｃの代わりに使用されるＲＣ回路である。２１ａ，２１ｂ，２１ｃは第三のクロック信号線１３とトランスミッションゲート１６ｄの間に直列に接続された抵抗、２２ａは一端が抵抗２１ａと抵抗２１ｂとの間に接続され、他端がグランドに接続されたコンデンサ、２２ｂは一端が抵抗２１ｂと抵抗２１ｃとの間に接続され、他端がグランドに接続されたコンデンサ、２２ｃは一端が抵抗２１ｃとトランスミッションゲート１６ｄとの間に接続され、他端がグランドに接続されたコンデンサである。抵抗２１ａとコンデンサ２２ａとでＲＣ回路２０ａを構成し、抵抗２１ｂとコンデンサ２２ｂとでＲＣ回路２０ｂを構成し、抵抗２１ｃとコンデンサ２２ｃとでＲＣ回路２０ｃを構成する。
【００３５】次に動作について説明する。ＲＣ回路２０ａ，２０ｂ，２０ｃはそれぞれバッファ１５ａ，１５ｂ，１５ｃと同様に第一のクロック信号を遅延させる回路として機能する。この実施の形態２で示したシステムＬＳＩ１は、実施の形態１で示したシステムＬＳＩ１のバッファ１５ａをＲＣ回路２０ａに、バッファ１５ｂをＲＣ回路２０ｂに、バッファ１５ｃをＲＣ回路２０ｃに置き換えたものであり、実施の形態１で示したシステムＬＳＩ１と同様の動作をするためここでは説明を省略する。
【００３６】図６はこの発明の実施の形態２によるシステムＬＳＩのテストにおけるクロック信号のタイミングを示すタイミングチャートであり、テスト装置４で設定できる最小遅延時間Ｄｍｉｎを１０ｎｓ、ＲＣ回路１段の遅延時間を２．５ｎｓとする。（１）〜（４）は図４と同一であるので説明を省略する。
【００３７】以下、テスト装置４で、第一のクロック信号の遅延時間をテスト装置４で設定できる最小遅延時間Ｄｍｉｎである１０ｎｓに設定したものとする。（９）は制御レジスタ１７の値が“０００１”の場合に内部ロジック回路２ｂに供給される第一のクロック信号の波形であり、遅延時間は、テスト装置４で設定した遅延時間のみの１０ｎｓである。（１０）は制御レジスタ１７の値が“００１０”の場合に内部ロジック回路２ｂに供給される第一のクロック信号の波形であり、遅延時間は、テスト装置４で設定した遅延時間にＲＣ回路２０ａの遅延時間を足した時間となり、１２．５ｎｓである。
【００３８】（１１）は制御レジスタ１７の値が“０１００”の場合に内部ロジック回路２ｂに供給される第一のクロック信号の波形であり、遅延時間は、テスト装置４で設定した遅延時間にＲＣ回路２０ａ及びＲＣ回路２０ｂの遅延時間を足した時間となり、１５ｎｓである。（１２）は制御レジスタ１７の値が“１０００”の場合に内部ロジック回路２ｂに供給される第一のクロック信号の波形であり、遅延時間は、テスト装置４で設定した遅延時間にＲＣ回路２０ａ，２０ｂ及びＲＣ回路２０ｃの遅延時間を足した時間となり、１７．５ｎｓである。この場合、内部ロジック回路２ｂのテストに必要とされる第一のクロック信号を供給するためには、制御レジスタ１７に“０１００”を設定すればよいことが分かる。
【００３９】なお、ＲＣ回路を通過した第一のクロック信号の実際の波形は、（１０）〜（１２）の２点鎖線で示したようななまった波形となるが、内部ロジック回路２ｂの第一のクロック信号の入力部分において、例えば、“Ｈ”レベルと“Ｌ”レベルの電位差の１／２でレベル判定するように作り込めば、内部ロジック回路２ｂは（１０）〜（１２）の実線で示した波形を入力した場合と同様の動作をする。
【００４０】以上のように、この実施の形態２のシステムＬＳＩのテストシステムによれば、外部より第一のクロック信号が入力される第一のクロック信号線６ｂと、外部よりモード制御信号が入力されるモード制御信号線９と、上記第一のクロック信号線６ｂ及びモード制御信号線９が接続され、上記モード制御信号に基づいて通常モードとテストモードとを判別し、通常モードと判別した場合には上記第一のクロック信号を第二のクロック信号線１２，８に出力し、テストモードと判別した場合には上記第一のクロック信号を第三のクロック信号線１３に出力するモードセレクタ１０と、上記第三のクロック信号線１３が接続されるとともに、この第三のクロック信号線１３から入力された信号を遅延させて上記第二のクロック信号線８に出力する遅延回路１１と、上記第二のクロック信号線８が接続され、上記第一のクロック信号あるいはそれを遅延させたクロック信号に基づいて動作する内部ロジック回路２ｂと、外部より第二のクロック信号が入力される第四のクロック信号線６ａと、上記第四のクロック信号線６ａが接続され、上記第二のクロック信号に基づいて動作する内部ロジック回路２ａとを備えるシステムＬＳＩ１と、上記システムＬＳＩ１に第一のクロック信号，第二のクロック信号及びモード制御信号を含む入力信号を入力し、上記システムＬＳＩ１からの出力信号をモニターして上記システムＬＳＩ１のテストを行うテスト装置４とを備えるように構成したので、実施の形態１のシステムＬＳＩと同様に、システムＬＳＩ１のテストにおいて、テスト装置４が出力した第一のクロック信号を更に細かいタイミングにて遅延させ、第一のクロック信号を内部ロジック回路２ｂに必要なタイミングに調整してテストすることができる効果がある。
【００４１】以上、内部回路の数を２、遅延手段の数を１として説明したが、内部回路の数をｉ、遅延手段の数をｊ（ｉは２以上の整数、ｊは正の整数、ｉ≧ｊ）としてもよい。この場合、複数の内部回路それぞれに供給するクロック信号を、複数の内部回路それぞれに適するタイミングに遅延させることができるという効果がある。また、ＲＣ回路を３段、トランスミッションゲートを４個、制御レジスタ１７のビット数を４として説明したが、ＲＣ回路をｍ段、トランスミッションゲートをｍ＋１個、制御レジスタ１７のビット数をｎ（ｍ，ｎは正の整数）としてもよい。
【００４２】実施の形態３．この発明の実施の形態３によるシステムＬＳＩのテストシステムの構成は、実施の形態１と同じ図１に示す構成であり、遅延手段７の構成も実施の形態１と同じ図２に示す構成である。図７は遅延回路１１の別の一例を示す構成図である。図７において、図３と同一符号は同一または相当部分を示すのでその説明を省略する。
【００４３】２３はゲートが４つのトランスミッションゲート１６ａ，１６ｂ，１６ｃ，１６ｄに接続され、ソースが第三のクロック信号線１３に接続され、ドレインがクロック信号線１４に接続されたアイソレーション抵抗、２４はマイナス電圧である−Ｖｃｃを供給する電圧源、２５ａは一端が電圧源２４及びトランスミッションゲート１６ａに接続され、他端がトランスミッションゲート１６ｂに接続された抵抗値Ｒ１の抵抗、２５ｂは一端が抵抗２５ａ及びトランスミッションゲート１６ｂに接続され、他端がトランスミッションゲート１６ｃに接続された抵抗値Ｒ２の抵抗、２５ｃは一端が抵抗２５ｂ及びトランスミッションゲート１６ｃに接続され、他端がトランスミッションゲート１６ｄに接続された抵抗値Ｒ３の抵抗、２５ｄは一端が抵抗２５ｃ及びトランスミッションゲート１６ｄに接続され、他端がグランドに接続された抵抗値Ｒ４の抵抗である。
【００４４】次に動作について説明する。遅延回路１１以外の動作は実施の形態１で示した半導体集積回路と同じであるので、ここでは説明を省略する。トランスミッションゲート１６ａの入力電圧は−Ｖｃｃであり、抵抗２５ａ，２５ｂ，２５ｃ及び抵抗２５ｄの合成抵抗はＲ１＋Ｒ２＋Ｒ３＋Ｒ４であるので、トランスミッションゲート１６ｂの入力電圧は−Ｖｃｃ（Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）となる。同様に、トランスミッションゲート１６ｃの入力電圧は−Ｖｃｃ（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）となり、トランスミッションゲート１６ｄの入力電圧は−Ｖｃｃ×Ｒ４／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）となる。
【００４５】つまり、トランスミッションゲート１６ａ，１６ｂ，１６ｃ，１６ｄに入力される電圧はすべてマイナス電圧であり、その絶対値はトランスミッションゲート１６ａ、トランスミッションゲート１６ｂ、トランスミッションゲート１６ｃ、トランスミッションゲート１６ｄの順に小さくなる。
【００４６】アイソレーション抵抗２３のソース−ドレイン間のオン抵抗は、ゲート電圧がマイナス電圧となり、その絶対値が大きくなるほど小さくなり、ソース−ドレイン間を流れる信号の遅延時間も小さくなる。なお、遅延時間は、アイソレーション抵抗２３のソース−ドレイン間のオン抵抗と第三のクロック信号線１３，クロック信号線１４の配線容量とによる時定数などによって決まる。このため、トランスミッションゲート１６ａのみオンの場合、トランスミッションゲート１６ｂのみオンの場合、トランスミッションゲート１６ｃのみオンの場合、トランスミッションゲート１６ｄのみオンの場合の順に第一のクロック信号の遅延時間は大きくなる。ここでは、各遅延時間の差をテスト装置４で設定できる最小遅延時間Ｄｍｉｎの１／４となるように、抵抗２５ａ，２５ｂ，２５ｃ，２５ｄの抵抗値Ｒ１，Ｒ２，Ｒ３，Ｒ４及びアイソレーション抵抗２３のオン抵抗値を設定し、遅延回路１１を作成するものとする。
【００４７】図８はこの発明の実施の形態３によるシステムＬＳＩのテストにおけるクロック信号のタイミングを示すタイミングチャートであり、テスト装置４で設定できる最小遅延時間Ｄｍｉｎを１０ｎｓとする。（１）〜（４）は図４と同一であるので説明を省略する。
【００４８】以下、テスト装置４で、第一のクロック信号の遅延時間をテスト装置４で設定できる最小遅延時間Ｄｍｉｎである１０ｎｓに設定したものとする。（１３）は制御レジスタ１７の値が“０００１”の場合に内部ロジック回路２ｂに供給される第一のクロック信号の波形であり、遅延時間は、テスト装置４で設定した遅延時間のみの１０ｎｓである。（１４）は制御レジスタ１７の値が“００１０”の場合に内部ロジック回路２ｂに供給される第一のクロック信号の波形であり、遅延時間は、テスト装置４で設定した遅延時間にアイソレーション抵抗２３の遅延時間を足した時間となり、１２．５ｎｓである。
【００４９】（１５）は制御レジスタ１７の値が“０１００”の場合に内部ロジック回路２ｂに供給される第一のクロック信号の波形であり、遅延時間は、テスト装置４で設定した遅延時間にアイソレーション抵抗２３の遅延時間を足した時間となり、１５ｎｓである。（１６）は制御レジスタ１７の値が“１０００”の場合に内部ロジック回路２ｂに供給される第一の第一のクロック信号の波形であり、遅延時間は、テスト装置４で設定した遅延時間にアイソレーション抵抗２３の遅延時間を足した時間となり、１７．５ｎｓである。この場合、内部ロジック回路２ｂのテストに必要とされる第一のクロック信号を供給するためには、制御レジスタ１７に“０１００”を設定すればよいことが分かる。
【００５０】ここで、アイソレーション抵抗２３について補足する。図９（ａ）はトランジスタの構造を示す説明図であり、図９（ｂ）はアイソレーション抵抗２３の構造を示す説明図である。図９（ａ），（ｂ）において、Ｇはゲート、Ｄはドレイン、Ｓはソースである。アイソレーション抵抗２３が普通のトランジスタと大きく異なるのは、オン抵抗を大きくできる点であり、普通のトランジスタのオン抵抗が１００ｋΩ程度であるのに対し、アイソレーション抵抗２３のオン抵抗は数ｋΩ〜数ＭΩが可能である。
【００５１】通常、トランジスタはソース，ドレイン下にＮ＋領域が形成されるとともにゲートの下に空乏層が形成されることで、ソース−ドレイン間に電流が流れる。これに対し、アイソレーション抵抗２３はＰ＋基板にソース，ドレインの配線のみが接続されているため、空乏層は形成されず、ソースに電圧を印加するとソース−ドレイン間は高抵抗となる。
【００５２】そこで、アイソレーション抵抗２３のゲートに例えば−１Ｖ程度の電圧を印加すると、ゲートの周辺に正孔が集められ、ソース−ドレイン間の電流が流れ易くなり、ソース−ドレイン間の抵抗値は小さくなる。さらに、ゲートに印加するマイナス電圧の絶対値を大きくすると、より多くの正孔が集まり、ソース−ドレイン間の電流がより流れ易くなり、ソース−ドレイン間の抵抗値はより小さくなる。
【００５３】以上のように、この実施の形態３のシステムＬＳＩのテストシステムによれば、外部より第一のクロック信号が入力される第一のクロック信号線６ｂと、外部よりモード制御信号が入力されるモード制御信号線９と、上記第一のクロック信号線６ｂ及びモード制御信号線９が接続され、上記モード制御信号に基づいて通常モードとテストモードとを判別し、通常モードと判別した場合には上記第一のクロック信号を第二のクロック信号線１２，８に出力し、テストモードと判別した場合には上記第一のクロック信号を第三のクロック信号線１３に出力するモードセレクタ１０と、上記第三のクロック信号線１３が接続されるとともに、この第三のクロック信号線１３から入力された信号を遅延させて上記第二のクロック信号線８に出力する遅延回路１１と、上記第二のクロック信号線８が接続され、上記第一のクロック信号あるいはそれを遅延させたクロック信号に基づいて動作する内部ロジック回路２ｂと、外部より第二のクロック信号が入力される第四のクロック信号線６ａと、上記第四のクロック信号線６ａが接続され、上記第二のクロック信号に基づいて動作する内部ロジック回路２ａとを備えるシステムＬＳＩ１と、上記システムＬＳＩ１に第一のクロック信号，第二のクロック信号及びモード制御信号を含む入力信号を入力し、上記システムＬＳＩ１からの出力信号をモニターして上記システムＬＳＩ１のテストを行うテスト装置４とを備えるように構成したので、実施の形態１のシステムＬＳＩと同様に、システムＬＳＩ１のテストにおいて、テスト装置４が出力した第一のクロック信号を更に細かいタイミングにて遅延させ、第一のクロック信号を内部ロジック回路２ｂに必要なタイミングに調整してテストすることができる効果がある。
【００５４】以上、内部回路の数を２、遅延手段の数を１として説明したが、内部回路の数をｉ、遅延手段の数をｊ（ｉは２以上の整数、ｊは正の整数、ｉ≧ｊ）としてもよい。この場合、複数の内部回路それぞれに供給するクロック信号を、複数の内部回路それぞれに適するタイミングに遅延させることができるという効果がある。また、抵抗を４段、トランスミッションゲートを４個、制御レジスタ１７のビット数を４として説明したが、抵抗をｍ段、トランスミッションゲートをｍ個、制御レジスタ１７のビット数をｎ（ｍ，ｎは正の整数）としてもよい。ただし、アイソレーション抵抗２３の遅延時間がテスト装置４で設定できる最小遅延時間Ｄｍｉｎを超えないようにする。
【００５５】なお、実施の形態１の構成では、遅延時間の設定間隔を小さくできるが、温度変化の影響を受け易いという特徴があり、実施の形態２の構成では、実施の形態１の構成に比べて、遅延時間の設定間隔は大きくなるが、温度変化の影響を受け易いという特徴があり、実施の形態３の構成では、その他の構成に比べて、回路構成が少ないという特徴がある。
【００５６】
【発明の効果】以上のように、この発明によれば、外部より第一のクロック信号が入力される第一のクロック信号線と、外部よりモード制御信号が入力されるモード制御信号線と、上記第一のクロック信号線及びモード制御信号線が接続され、上記モード制御信号に基づいて通常モードとテストモードとを判別し、通常モードと判別した場合には上記第一のクロック信号を第二のクロック信号線に出力し、テストモードと判別した場合には上記第一のクロック信号を第三のクロック信号線に出力するモードセレクタと、上記第三のクロック信号線が接続されるとともに、この第三のクロック信号線から入力された信号を遅延させて上記第二のクロック信号線に出力する遅延回路と、上記第二のクロック信号線が接続され、上記第一のクロック信号あるいはそれを遅延させたクロック信号に基づいて動作する内部ロジック回路と、外部より第二のクロック信号が入力される第四のクロック信号線と、上記第四のクロック信号線が接続され、上記第二のクロック信号に基づいて動作する内部ロジック回路とを備えるように構成したので、半導体集積回路のテストにおいて、テスト装置が出力した第一のクロック信号を更に細かいタイミングにて遅延させ、第一のクロック信号を内部ロジック回路に必要なタイミングに調整してテストすることができる効果がある。
【００５７】なお、この遅延回路としては、例えば、第三のクロック信号線に順次直列に接続された複数のバッファと、上記複数のバッファに対して個別にあるいは全体として並列に接続された複数のトランスミッションゲートと、上記トランスミッションゲートそれぞれのゲートに接続され、上記トランスミッションゲートのオン／オフを個別に制御する制御レジスタとを備えるようにしたり、第三のクロック信号線に順次直列に接続された複数のＲＣ回路と、上記複数のＲＣ回路に対して個別にあるいは全体として並列に接続された複数のトランスミッションゲートと、上記トランスミッションゲートそれぞれのゲートに接続され、上記トランスミッションゲートのオン／オフを個別に制御する制御レジスタとを備えるようにしたり、電圧源とグランドとの間に直列に接続された複数の抵抗と、上記複数の抵抗間及び上記電圧源と上記抵抗との間に接続された複数の信号線と、上記複数の信号線上に配設された複数のトランスミッションゲートと、上記トランスミッションゲートそれぞれのゲートに接続され、上記トランスミッションゲートのオン／オフを個別に制御する制御レジスタと、第三のクロック信号線のクロック信号がソースから入力され、ドレインへ出力し、上記複数の信号線がゲートに接続されたアイソレーション抵抗とを備えるようにしたりすればよい。
【００５８】この時、第１の構成では、遅延時間の設定間隔を小さくできるが、温度変化の影響を受け易いという特徴があり、第２の構成では、第１の構成に比べて、遅延時間の設定間隔は大きくなるが、温度変化の影響を受け易いという特徴があり、第３の構成では、その他の構成に比べて、回路構成が少ないという特徴がある。
【出願人】 【識別番号】０００００６０１３
【氏名又は名称】三菱電機株式会社
【出願日】 平成１２年１月４日（２０００．１．４）
【代理人】 【識別番号】１０００６６４７４
【弁理士】
【氏名又は名称】田澤 博昭 （外１名）
【公開番号】 特開２００１−１９４４３２（Ｐ２００１−１９４４３２Ａ）
【公開日】 平成１３年７月１９日（２００１．７．１９）
【出願番号】 特願２０００−１４１（Ｐ２０００−１４１）