パターン発生器、パターン発生方法及び試験装置

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【発明の名称】	パターン発生器、パターン発生方法及び試験装置
【発明者】	【氏名】津藤勝【氏名】山田達也
【要約】	【課題】試験パターンを高速に生成することのできるパターン発生器を提供すること。【解決手段】電気部品の電気的試験に用いる試験パターンを生成するパターン発生器において、前記試験パターンはメイン試験パターンと、当該メイン試験パターンの間に繰り返し挿入されるサブ試験パターンとを有しており、前記メイン試験パターン及び前記サブ試験パターンを格納するパターンメモリ３２と、前記パターンメモリ３２から読み出された前記メイン試験パターンを格納するメイン試験パターンキャッシュメモリ５０と、前記パターンメモリ３２から読み出された前記サブ試験パターンを格納するサブ試験パターンキャッシュメモリ５２とを備えたことを特徴とするパターン発生器を提供する。

【特許請求の範囲】
【請求項１】電気部品の電気的試験に用いる試験パターンを生成するパターン発生器において、前記試験パターンを格納するパターンメモリと、前記パターンメモリから読み出された前記試験パターンを格納するパターンキャッシュメモリと、生成すべき前記試験パターンの順序を示すベクトル命令を格納するベクトルメモリと、前記ベクトルメモリから読み出された前記ベクトル命令を用いて、前記パターンメモリから読み出すべき前記試験パターンのアドレスがジャンプするか否かを判断する読み出し制御部と、前記アドレスがジャンプすると前記読み出し制御部が判断した場合に、前記パターンメモリにおけるジャンプ先のアドレスから前記試験パターンを読み出して前記パターンキャッシュメモリに転送する転送制御部とを備えたことを特徴とするパターン発生器。
【請求項２】前記試験パターンはメイン試験パターンと、当該メイン試験パターンの間に複数回繰り返して挿入されるサブ試験パターンとを有しており、前記パターンキャッシュメモリは、前記パターンメモリから読み出された前記メイン試験パターンを格納するメイン試験パターンキャッシュメモリと、前記パターンメモリから読み出された前記サブ試験パターンを格納するサブ試験パターンキャッシュメモリとを有することを特徴とする請求項１に記載のパターン発生器。
【請求項３】前記読み出し制御部は、前記サブ試験パターンを呼び出す命令を検出する手段を更に有し、前記転送制御部は、前記サブ試験パターンを読み出す命令を前記読み出し制御部が検出すると、前記サブ試験パターンを前記パターンメモリから前記サブ試験パターンキャッシュメモリに転送する手段を更に有することを特徴とする請求項２に記載のパターン発生器。
【請求項４】電気部品の電気的試験に用いる試験パターンを生成するパターン発生器において、前記試験パターンはメイン試験パターンと、当該メイン試験パターンの間に繰り返し挿入されるサブ試験パターンとを有しており、前記メイン試験パターン及び前記サブ試験パターンを格納するパターンメモリと、前記パターンメモリから読み出された前記メイン試験パターンを格納するメイン試験パターンキャッシュメモリと、前記パターンメモリから読み出された前記サブ試験パターンを格納するサブ試験パターンキャッシュメモリとを備えたことを特徴とするパターン発生器。
【請求項５】前記メイン試験パターンキャッシュメモリは２つのパターンメモリバンクを有し、前記パターンメモリから読み出した前記メイン試験パターンを前記２つのパターンメモリバンクの一方に転送しているときに、他方のパターンメモリバンクから予め格納された前記メイン試験パターンを読み出して前記電気部品へ提供するメイン試験パターンマルチプレクサを更に備えたことを特徴とする請求項２又は４に記載のパターン発生器。
【請求項６】前記サブ試験パターンキャッシュメモリは２つのパターンメモリバンクを有し、前記パターンメモリから読み出した前記サブ試験パターンを前記２つのパターンメモリバンクの一方に転送しているときに、他方のパターンメモリバンクから予め格納された前記サブ試験パターンを読み出して前記電気部品へ提供するサブ試験パターンマルチプレクサを更に備えたことを特徴とする請求項２又は４に記載のパターン発生器。
【請求項７】前記試験パターンの生成順序を示すベクトル命令を格納するベクトルメモリと、前記ベクトルメモリから読み出された前記ベクトル命令を用いて、前記サブ試験パターンを生成すべきことを予め検出する読み出し制御部と、前記サブ試験パターンを生成すべきことを前記読み出し制御部が検出すると、前記サブ試験パターンを前記パターンメモリから前記サブ試験パターンキャッシュメモリに転送する転送制御部とを更に備えたことを特徴とする請求項４に記載のパターン発生器。
【請求項８】前記ベクトルメモリから読み出した前記ベクトル命令を格納するベクトルキャッシュメモリを更に備え、前記読み出し制御部は、前記ベクトルメモリから読み出した前記ベクトル命令を前記ベクトルキャッシュメモリに転送するときに、前記サブ試験パターンを生成すべきことを検出することを特徴とする請求項２又は７に記載のパターン発生器。
【請求項９】前記ベクトルキャッシュメモリから読み出された前記ベクトル命令を用いて、前記パターンメモリから読み出すべき前記試験パターンのアドレスを生成するアドレス展開部を更に備えたことを特徴とする請求項８に記載のパターン発生器。
【請求項１０】前記ベクトルキャッシュメモリは、３つのベクトルメモリバンクを有し、前記３つのベクトルメモリバンクの一つに前記ベクトル命令が書き込まれているときに、他のベクトルメモリバンクの一つから読み出された前記ベクトル命令を前記アドレス展開部へ提供するベクトル命令マルチプレクサを更に備えたことを特徴とする請求項９に記載のパターン発生器。
【請求項１１】前記読み出し制御部は、前記サブ試験パターンの最終アドレスを検出する手段を更に有し、前記転送制御部は、前記読み出し制御部が検出した前記最終アドレスにおける前記サブ試験パターンの転送が終了し、更にその後に呼び出される新たなサブ試験パターンを前記読み出し制御部が検出した場合に、前記新たなサブ試験パターンを前記サブ試験パターンキャッシュメモリに転送することを特徴とする請求項２又は７に記載のパターン発生器。
【請求項１２】前記サブ試験パターンキャッシュメモリは、前記サブ試験パターンを順次更新しつつ出力できるリングバッファと、前記サブ試験パターンを格納して出力できる固定バッファとを有することを特徴とする請求項３に記載のパターン発生器。
【請求項１３】前記ベクトル命令は、前記メイン試験パターンを前記パターンメモリから読み出すメインルーチンと、前記サブ試験パターンを前記パターンメモリから読み出すサブルーチンとを含み、前記転送制御部は、前記サブルーチンにより前記パターンメモリから順次呼び出される前記サブ試験パターンの先頭部分を前記固定バッファに格納して、前記サブルーチンが実行された場合に、前記サブルーチンにより前記パターンメモリから呼び出される前記サブ試験パターンの中で、前記固定バッファに格納されていない前記サブ試験パターンを前記リングバッファに順次格納して出力することを特徴とする請求項１２に記載のパターン発生器。
【請求項１４】前記読み出し制御部は、前記ベクトルメモリに格納されている前記サブルーチンの情報を検出する情報検出部を更に有し、前記サブルーチンの前記情報に基づいて、前記転送制御部は、前記サブ試験パターンを前記固定バッファ及び／又は前記リングバッファのいずれかに格納することを特徴とする請求項１３に記載のパターン発生器。
【請求項１５】前記情報検出部は、前記サブルーチンの先頭アドレスを検出し、検出した前記先頭アドレスに基づいて、前記サブルーチンの先頭部分により前記パターンメモリから呼び出される前記サブ試験パターンを前記固定バッファに格納することを特徴とする請求項１４に記載のパターン発生器。
【請求項１６】前記情報検出部は、前記ベクトルメモリに格納されている前記サブルーチンの数を検出するサブルーチン数検出部を有し、前記サブルーチンの数が複数の場合に、前記転送制御部は、複数の前記サブルーチンの先頭部分により前記パターンメモリから呼び出される前記サブ試験パターンを前記固定バッファにそれぞれ格納させることを特徴とする請求項１５に記載のパターン発生器。
【請求項１７】前記サブルーチン数検出部は、前記ベクトル命令に含まれる復帰命令の数を検出する復帰命令検出部と、前記復帰命令の数をカウントするサブルーチン数格納部とを有することを特徴とする請求項１６に記載のパターン発生器。
【請求項１８】前記サブルーチン数検出部は、前記ベクトル命令に含まれるジャンプ命令を検出するジャンプ命令検出部と、前記ジャンプ命令に指定されるジャンプ先のアドレスが、少なくとも１度ジャンプ先のアドレスとして指定されたか否かを判定する判定部と、前記判定部が、１度もジャンプ先のアドレスとして指定されていないと判定した数をカウントするサブルーチン数格納部とを有することを特徴とする請求項１６に記載のパターン発生器。
【請求項１９】前記判定部は、１度もジャンプ先のアドレスとして指定されていないと判定した前記ジャンプ先のアドレスを格納するレジスタと、前記ジャンプ命令検出部が前記ジャンプ命令を検出した場合に、前記レジスタに格納されている前記ジャンプ先のアドレスと、前記ジャンプ命令に指定されるジャンプ先のアドレスとが一致するか否かを検出する一致検出部とを有することを特徴とする請求項１８に記載のパターン発生器。
【請求項２０】前記情報検出部は、前記サブ試験パターンの容量を検出する容量検出部を更に有し、前記サブ試験パターンの容量が前記サブ試験パターンキャッシュメモリの容量より小さい場合に、前記リングバッファを第２の固定バッファとして前記サブ試験パターンを格納することを特徴とする請求項１６に記載のパターン発生器。
【請求項２１】前記容量検出部は、前記サブルーチンに呼び出される前記サブ試験パターンのうち最初に呼び出されるサブ試験パターンのアドレスを検出する先頭アドレス検出部と、前記サブルーチンに呼び出される前記サブ試験パターンのうち最後に呼び出されるサブ試験パターンのアドレスを検出する最終アドレス検出部とを有し、前記最後に呼び出される試験パターンのアドレスから前記最初に呼び出される試験パターンのアドレスを減じて前記試験パターンの容量を検出することを特徴とする請求項２０に記載のパターン発生器。
【請求項２２】前記情報検出部は、前記ベクトル命令を前記ベクトルメモリに格納する際に前記サブルーチンの情報を検出することを特徴とする請求項１４から２１のいずれかに記載のパターン発生器。
【請求項２３】前記固定バッファは、前記パターンメモリに格納されている前記サブ試験パターンを前記リングバッファに格納するのに必要な時間より、前記固定バッファに格納された前記サブ試験パターンをすべて出力するのに掛かる時間の方が長くなるように前記サブ試験パターンを格納していることを特徴とする請求項１３から２２のいずれかに記載のパターン発生器。
【請求項２４】電気部品の試験に用いる試験パターンをメインルーチンとサブルーチンとを含むベクトル命令に基づいて出力するパターン発生器であって、前記メインルーチンに基づいて出力するメイン試験パターンを格納すべき領域として予め用意されたメイン試験パターンキャッシュメモリと、前記サブルーチンに基づいて出力するサブ試験パターンを格納すべき領域として予め用意されたサブ試験パターンキャッシュメモリとを備え、前記メイン試験パターンキャッシュメモリと前記サブ試験パターンキャッシュメモリとに格納された試験パターンを出力することを特徴とするパターン発生器。
【請求項２５】前記ベクトル命令に含まれる前記サブルーチンを検出する読み出し制御部と、前記サブルーチンを検出した場合に、前記サブ試験パターンを前記サブ試験パターンキャッシュに格納させる転送制御部と、を備えることを特徴とする請求項２４に記載のパターン発生器。
【請求項２６】試験パターンを用いて電気部品の電気的特性を試験する試験装置であって、前記試験の為に前記電気部品に与える入力試験パターン、及び当該入力試験パターンを正常な前記電気部品に与えたときに前記電気部品から出力される期待値パターンを含む、試験パターンを格納するパターンメモリと、前記パターンメモリから読み出された前記試験パターンを格納するパターンキャッシュメモリと、生成すべき前記試験パターンの順序を示すベクトル命令を格納するベクトルメモリと、前記ベクトルメモリから読み出された前記ベクトル命令を用いて、前記パターンメモリから読み出すべき前記試験パターンのアドレスがジャンプするか否かを判断する読み出し制御部と、前記アドレスがジャンプすると前記読み出し制御部が判断した場合に、前記パターンメモリにおけるジャンプ先のアドレスから前記試験パターンを読み出して前記パターンキャッシュメモリに転送する転送制御部と前記パターンキャッシュメモリから読み出された前記試験パターンを構成する少なくとも一つの信号の物理的位置を、前記電気部品の電気的端子の配列に合わせて並べ替えるピンデータセレクタと、前記ピンデータセレクタから出力された前記試験パターンに含まれる、前記入力試験パターンの波形を整形する波形整形器と、前記電気部品を差し込んで、前記波形成型器により整形された前記入力試験パターンを前記電気部品に与えるデバイス差込部と、前記入力試験パターンを与えることにより前記電気部品から出力された出力信号と前記期待値パターンとを比較する比較器とを備えたことを特徴とする試験装置。
【請求項２７】試験パターンを用いて電気部品の電気的特性を試験する試験装置であって、前記試験パターンはメイン試験パターンと、当該メイン試験パターンの間に繰り返し挿入されるサブ試験パターンを有し、前記メイン試験パターン及び前記サブ試験パターンはそれぞれ、前記試験の為に前記電気部品に与える入力試験パターン、及び当該入力試験パターンを正常な前記電気部品に与えたときに前記電気部品から出力される期待値パターンを含み、前記メイン試験パターン及び前記サブ試験パターンを格納するパターンメモリと、前記パターンメモリから読み出された前記メイン試験パターンを格納するメイン試験パターンキャッシュメモリと、前記パターンメモリから読み出された前記サブ試験パターンを格納するサブ試験パターンキャッシュメモリと、前記メイン試験パターンキャッシュメモリから読み出された前記メイン試験パターン、及び前記サブ試験パターンキャッシュメモリから読み出された前記サブ試験パターンの一方を選択するマルチプレクサと、前記マルチプレクサにより選択された前記試験パターンを構成する少なくとも一つの信号の物理的位置を、前記電気部品の電気的端子の配列に合わせて並べ替えるピンデータセレクタと、前記ピンデータセレクタから出力された前記試験パターンに含まれる、前記入力試験パターンの波形を整形する波形整形器と、前記電気部品を差し込んで、前記波形整形器により整形された前記入力試験パターンを前記電気部品に与えるデバイス差込部と、前記入力試験パターンを与えることにより前記電気部品から出力された出力信号と前記期待値パターンとを比較する比較器とを備えたことを特徴とする試験装置。
【請求項２８】試験パターンを用いて電気部品の電気的特性を試験する試験装置であって、前記試験パターンをメインルーチンとサブルーチンとを含むベクトル命令に基づいて生成し、前記試験パターンはメイン試験パターンと、当該メイン試験パターンの間に繰り返し挿入されるサブ試験パターンを有し、前記メイン試験パターン及び前記サブ試験パターンはそれぞれ、前記試験の為に前記電気部品に与える入力試験パターン、及び当該入力試験パターンを正常な前記電気部品に与えたときに前記電気部品から出力される期待値パターンを含み、前記メインルーチンに指定されるメイン試験パターンをメインルーチン用に予め用意したメモリに格納し、前記サブルーチンに指定されるサブ試験パターンをサブルーチン用に予め用意したメモリに格納して出力するパターン発生器と、前記メインルーチン用に予め用意したメモリから読み出された前記メイン試験パターン、及び前記サブルーチン用に予め用意したメモリから読み出された前記サブ試験パターンの一方を選択するマルチプレクサと、前記マルチプレクサにより選択された前記試験パターンを構成する少なくとも一つの信号の物理的位置を、前記電気部品の電気的端子の配列に合わせて並べ替えるピンデータセレクタと、前記ピンデータセレクタから出力された前記試験パターンに含まれる、前記入力試験パターンの波形を整形する波形整形器と、前記電気部品を差し込んで、前記波形整形器により整形された前記入力試験パターンを前記電気部品に与えるデバイス差込部と、前記入力試験パターンを与えることにより前記電気部品から出力された出力信号と前記期待値パターンとを比較する比較器とを備えたことを特徴とする試験装置。
【請求項２９】電気部品の電気的試験に用いる試験パターンを生成するパターン発生方法において、生成すべき前記試験パターンの順序を示すベクトル命令を格納するベクトルメモリから前記ベクトル命令を読み出す読み出しステップと、読み出された前記ベクトル命令を用いて、前記試験パターンを格納するパターンメモリにおける、生成すべき前記試験パターンのアドレスがジャンプするか否かを判断する判断ステップと、前記アドレスがジャンプすると判断した場合に、前記パターンメモリにおけるジャンプ先のアドレスから前記試験パターンを読み出してパターンキャッシュメモリに転送する転送ステップと、を備えたことを特徴とするパターン発生方法。
【請求項３０】前記試験パターンは、メイン試験パターンと、当該メイン試験パターンの間に複数回繰り返し挿入されるサブ試験パターンとを有しており、前記判断ステップは、前記サブ試験パターンが呼び出されたか否かを判断し、前記転送ステップは、前記パターンメモリから読み出された前記メイン試験パターンを、前記パターンキャッシュメモリ中に設けられたメイン試験パターンキャッシュメモリに格納するステップと、前記サブ試験パターンが呼び出された場合に、前記パターンメモリから読み出した前記サブ試験パターンを、前記パターンキャッシュメモリ中に設けられたサブ試験パターンキャッシュメモリに格納するステップとを有することを特徴とする請求項２９に記載のパターン発生方法。
【請求項３１】前記判断ステップは、前記サブ試験パターンを呼び出す命令を検出するステップを有し、前記サブ試験パターンを呼び出す命令を前記判断ステップで検出すると、前記転送ステップは、前記サブ試験パターンを前記パターンメモリから前記サブ試験パターンキャッシュメモリに転送することを特徴とする請求項３０に記載のパターン発生方法。
【請求項３２】電気部品の電気的試験に用いる試験パターンを生成するパターン発生方法において、前記試験パターンはメイン試験パターンと、当該メイン試験パターンの間に繰り返し挿入されるサブ試験パターンとを有しており、前記メイン試験パターン及び前記サブ試験パターンを格納するパターンメモリから前記メイン試験パターンを読み出してメイン試験パターンキャッシュメモリに転送するステップと、前記パターンメモリから前記サブ試験パターンを読み出してサブ試験パターンキャッシュメモリに転送するステップとを備えたことを特徴とするパターン発生方法。
【請求項３３】前記メイン試験パターンキャッシュメモリは２つのパターンメモリバンクを有し、前記パターンメモリから読み出された前記メイン試験パターンが前記２つのパターンメモリバンクのいずれか一方に転送されているときに、他方のパターンメモリバンクから予め格納された前記メイン試験パターンを読み出して前記電気部品へ提供するステップを更に備えたことを特徴とする請求項３０又は３２に記載のパターン発生方法。
【請求項３４】前記サブ試験パターンキャッシュメモリは２つのパターンメモリバンクを有し、前記パターンメモリから読み出された前記サブ試験パターンが前記２つのパターンメモリバンクのいずれか一方に転送されているときに、他方のパターンメモリバンクから予め格納された前記サブ試験パターンを読み出して前記電気部品へ提供するステップを更に備えたことを特徴とする請求項３０又は３２に記載のパターン発生方法。
【請求項３５】前記試験パターンの生成順序を示すベクトル命令を格納するベクトルメモリから前記ベクトル命令を読み出す読み出しステップと、読み出された前記ベクトル命令を用いて、前記サブ試験パターンを生成すべきことを予め判断する判断ステップと、前記サブ試験パターンを生成すべきことを検出すると、前記サブ試験パターンを前記パターンメモリから前記サブ試験パターンキャッシュメモリに転送するステップとを更に備えたことを特徴とする請求項３２に記載のパターン発生方法。
【請求項３６】前記読み出しステップで前記ベクトルメモリから読み出した前記ベクトル命令をベクトルキャッシュメモリに格納するステップを更に備えたことを特徴とする請求項２９又は３５に記載のパターン発生方法。
【請求項３７】前記ベクトルキャッシュメモリから読み出された前記ベクトル命令を用いて、前記パターンメモリから読み出すべき前記試験パターンのアドレスを生成するアドレス生成ステップを更に備えたことを特徴とする請求項３６に記載のパターン発生方法。
【請求項３８】前記ベクトルキャッシュメモリは、３つのベクトルメモリバンクを有し、前記アドレス生成ステップは、前記３つのベクトルメモリバンクの一つに前記ベクトル命令が書き込まれているときに、他のベクトルメモリバンクの一つから読み出された前記ベクトル命令を用いて前記アドレスを生成することを特徴とする請求項３７に記載のパターン発生方法。
【請求項３９】前記サブ試験パターンの最終アドレスを判断するステップを更に有し、前記最終アドレスにおける前記サブ試験パターンの転送が終了し、更に新たなサブ試験パターンが呼び出されると前記判断ステップが判断した場合に、前記転送ステップは、前記新たなサブ試験パターンを前記パターンメモリから前記サブ試験パターンキャッシュメモリに転送することを特徴とする請求項３０又は３５に記載のパターン発生方法。
【請求項４０】前記サブ試験パターンキャッシュメモリは、前記サブ試験パターンを順次更新しつつ出力できるリングバッファと、前記サブ試験パターンを格納して出力できる固定バッファとを有し、前記ベクトル命令は、前記メイン試験パターンを前記パターンメモリから読み出すメインルーチンと、前記サブ試験パターンを前記パターンメモリから読み出すサブルーチンとを含み、前記サブ試験パターンキャッシュメモリに格納するステップは、前記サブルーチンにより前記パターンメモリから順次呼び出される前記サブ試験パターンの先頭部分を前記固定バッファに格納するステップと、前記サブルーチンが実行された場合に、前記サブルーチンにより前記パターンメモリから呼び出される前記サブ試験パターンの中で、前記固定バッファに格納されていない前記サブ試験パターンを前記リングバッファに順次格納するステップを更に備えたことを特徴とする請求項３０に記載のパターン発生方法。
【請求項４１】データ格納部に格納されているデータ群を一時的に格納して出力するキャッシュ装置において、前記データ群に含まれる一部のデータを一時的に格納する固定バッファと、前記固定バッファに格納された前記データと異なる、前記データ群中のデータを順次更新しつつ出力できるリングバッファと、前記データ群の先頭部分のデータを前記固定バッファに格納させ、前記先頭部のデータと異なる部分を前記リングバッファに格納させる転送制御部と、を備え、前記固定バッファ及び前記リングバッファは格納したデータを出力することを特徴とするキャッシュ装置。
【請求項４２】前記データ格納部が第１のデータ群及び第２のデータ群を格納している場合に、前記転送制御部は前記第１のデータ群及び前記第２のデータ群のそれぞれの先頭部分のデータを前記固定バッファに格納させることを特徴とする請求項４１に記載のキャッシュ装置。
【請求項４３】前記固定バッファ及び／又は前記リングバッファに格納される前記データは、該キャッシュ装置から出力されるべき順に前記データ格納部から呼び出されることを特徴とする請求項４１または４２に記載のキャッシュ装置。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】この発明は、電気部品の電気的試験装置並びに電気的試験装置に用いる試験パターンを生成するパターン発生器及び発生方法に関する。
【０００２】
【従来の技術】従来、電気部品の試験装置に用いられる試験パターン発生器には、所定の試験パターンの発生するために、ＳＲＡＭを用いたり、ＳＲＡＭでは容量が足りない場合に大容量のＤＲＡＭを用いていた。ＤＲＡＭを用いた場合には、ＤＲＡＭが一定時間毎のリフレッシュ動作が必要な点や、ＲＯＷアドレスの異なるアドレスをアクセスする際の不都合を回避すべく、ＤＲＡＭからキャッシュメモリを介してパターン発生を行っていた。
【０００３】図１は、従来の、ＳＲＡＭを用いたパターン発生器の構成を示すブロック図である。従来のパターン発生器は、ベクトルメモリ１２、読み出し制御部１４，ベクトルメモリバンク１６、１８、ベクトル命令マルチプレクサ２０及びアドレス展開部２２から構成されるシーケンス制御部６２と、ＳＲＡＭを用いたパターンメモリからなるパターン信号生成部２６とで構成されている。シーケンス制御部６２では、所望の順序に従ってアドレス信号２４が生成される。このアドレス信号２４がパターン信号生成部２６に入力されることにより、パターン信号生成部に格納されたメモリアドレスと個々の試験パターンとが対応づけられて、所定の試験パターン列となって試験パターンが生成される。
【０００４】シーケンス制御部６２においては、読み出し制御部１４は、ベクトルメモリ１２に格納されたベクトル命令を読み出す。ベクトル命令はベクトルメモリバンク１６、１８に一時的に格納される。ベクトルメモリバンク１６及び１８に一時的に格納されたベクトル命令をベクトル命令マルチプレクサ２０が選択し、アドレス展開部２２へ転送する。アドレス展開部２２によりアドレス展開されたアドレス信号２４は、パターン信号生成部２６へ転送される。パターン信号生成部２６においては、アドレス信号２４に基づいて、パターンメモリに格納された種々のパターン信号が対応づけられて、電気部品試験用のパターン信号２８を発生させる。
【０００５】図２は、ベクトルメモリ１２に格納されるべきパターンプログラムの一例を示す。ここで、「ＧＯＳＵＢＡ」とあるのは、ラベルＡで示されるサブルーチンへの分岐命令である。「ＲＥＴＵＲＮ」はサブルーチンの終了を意味し、「ＧＯＳＵＢ」の次の行（１つ加算したアドレス）に戻る命令である。「ＲＥＰＥＡＴｎ」は、そのアドレスの試験パターンをｎ回繰り返す命令である。「ＮＥＸＴ」は、アドレスを次に進める（１つ加算する）命令である。「ＳＴＯＰ」は試験を終了する命令である。
【０００６】これらのベクトル命令により、個々の試験パターンを組み合わせて、電気部品の試験のために必要な試験パターンを構成する。ここで、アドレス＃１１から＃１５はラベルＡで表されており、サブルーチンとして機能する。
【０００７】図３は、ベクトルメモリに格納する圧縮されたパターンプログラムの一例を示す。図２に示したベクトル命令のプログラムは、同じ命令を多数の回数繰り返す場合があるので、実際には図３のように多数の回数実行する命令を省略した状態でベクトルメモリに格納する。本明細書においては、「ＮＥＸＴ」命令を省略し、パターンプログラムを全体として圧縮する。このような圧縮されたプログラムによれば、小規模なベクトルメモリでパターン発生器を構成しうる。
【０００８】図３において「ＧＯＳＵＢＡ＃０＃１１」は、アドレス＃０が「ＧＯＳＵＢＡ」命令で分岐先のアドレスは＃１１であることを示す。「ＲＥＰＥＡＴ３＃３」は、アドレス＃３が「ＲＥＰＥＡＴ３」命令、すなわち、アドレス＃３の命令を３回繰り返す命令であることを示す。これにより、アドレス＃０の「ＧＯＳＵＢＡ」とアドレス＃３の「ＲＥＰＥＡＴ３」の間に２つのＮＥＸＴ命令（アドレス＃１、＃２）があることを示すことになり、パターンプログラムは全体として圧縮されている。
【０００９】図４は、パターン信号生成部２６に格納する命令を示す。ＰＡＴ０、ＰＡＴ１、・・・と示した所定のパターンを、図示しない外部記憶装置、例えばハードディスクから予め格納しておき、起動時にハードディスクから読み出してパターン信号生成部２６のアドレス＃０、＃１、・・・に順次格納しておく。
【００１０】図５は、従来のパターン発生器の動作を示す。図５では、例えば、２つのベクトルメモリバンク１６、１８のワード数をそれぞれ３ワードとした場合を示している。まず、試験開始に先立ち、パターン発生器６０を初期化する。この初期化においては図１の読み出し制御部１４からの指令に基づき、ベクトルメモリ１２からベクトル命令を読み出してベクトルメモリバンク１６に予め書き込んでおく。
【００１１】すなわち、ベクトルメモリ１２に格納されている命令を図１の読み出し制御部１４により、シーケンスを考慮して、ベクトルメモリバンク１６に転送する。「ＧＯＳＵＢＡ」はラベルＡに分岐する命令なので、「ＧＯＳＵＢＡ＃０＃１１」の次に命令「ＲＥＰＥＡＴ２＃１３」を記述する。
【００１２】「ＲＥＰＥＡＴ」命令が終了すると次のアドレスに進むので、ＲＥＰＥＡＴ命令の次には、命令「ＲＥＴＵＲＮ＃１５、＃１」を記述しておく。このようにプログラムの最初の３ワードをベクトルメモリバンク１６に書き込むことにより初期化は終了する。パターン発生器６０の初期化が終了した後、試験が開始される。この試験は、以下の動作に従って行われる。まず、パターン発生器６０の初期化時にベクトルメモリバンク１６に格納した、圧縮命令を図１のアドレス展開部１４で展開する。
【００１３】アドレス信号２４は、ＳＲＡＭを用いたパターンメモリを有するパターン生成部２６に供給される。パターン生成部２６はアドレス信号２４に基づいて、格納されている試験パターンを出力し、試験パターン信号を電気部品７６に印可する。ベクトル命令マルチプレクサ２０は、試験開始後、既にベクトル命令が書き込まれているベクトルメモリバンクから選択的に圧縮命令をアドレス展開部２２に供給する。
【００１４】初期化によりベクトルメモリバンク１６に書き込まれた３ワードのプログラムは、以下の内容を有する。まず、「ＧＯＳＵＢＡ＃０、＃１１」によってアドレス信号が＃０から＃１１に移行する。次に「ＲＥＰＥＡＴ２＃１３」によって、アドレスが＃１１から＃１３まで１つずつ進められ、＃１３が２回繰り返された後＃１４に進められる。次のＲＥＴＵＲＮ＃１５＃１によってアドレスが＃１４から＃１５に進められた後、＃１に移行される。
【００１５】ベクトルメモリバンク１６により試験パターンの発生が行われている間に、読み出し制御部１４の指令に基づいて、次に実行するベクトル命令をベクトルメモリ１２からベクトルメモリバンク１８に転送しておく。ベクトルメモリバンク１６による試験パターン発生の終了後、ベクトルメモリバンク１８に格納された圧縮命令に基づいて試験パターンが発生される。ベクトルメモリバンク１８に格納された圧縮命令に基づいて試験パターンの発生が行われている間に、読み出し制御部１４の指令に基づいて、次に実行するベクトル命令をベクトルメモリ１２からベクトルメモリバンク１６に転送しておく。同様に、ベクトルメモリバンク１８からの試験パターン発生の終了後、ベクトルメモリバンク１６により試験パターンの発生が行われる。
【００１６】この動作を繰り返すことにより間断のない試験パターンの発生を実現することができる。このように、従来の試験パターン発生器においては、電気部品７６を試験する試験パターンについて、例えば「ＧＯＳＵＢ」命令及び「ラベルＡ」で表されるようなサブルーチンによる共通の初期化パターンを使用することによって、パターンプログラムを短くしている。また、パターンプログラムを短くすることにより、ベクトルメモリ１２の容量を少なくしている。
【００１７】図６は、従来の、ＤＲＡＭを用いたパターン生成部２６の構成を示すブロック図である。パターン生成部２６は、ＤＲＡＭからなるパターンメモリ３２と、転送制御部３４と、パターンメモリ用のマルチプレクサ３６及び３８と、パターンメモリ用キャッシュメモリ４０及び４２と、パターンキャッシュメモリ用マルチプレクサ４４を有する。
【００１８】パターン生成部２６にＤＲＡＭを用いる場合、パターンメモリ３２から、キャッシュメモリ４０，４２を介してパターン信号を発生している。かかるパターン生成部２６の動作を説明する。アドレス信号２４は、マルチプレクサ３６、３８及び４４と、転送制御部３４に転送される。アドレス信号２４がマルチプレクサ４４に入力されると、例えば、その上位ビットの相違に基づいてキャッシュメモリバンク４０又は４２のいずれかが選択され、選択されたキャッシュメモリバンクからパターン信号を読み出して、送出する。
【００１９】アドレス信号はまた、マルチプレクサ３６又は３８及び転送制御部３４に入力され、アドレスの基準となるビットに基づいて、パターン信号の読み出しが完了されたキャッシュメモリバンクへ、その側のマルチプレクサを介して、次のパターン信号をパターンメモリ３２から転送する。このように、アドレス信号が転送制御部３４に入力されると、パターンメモリ３２から試験パターンが交互にキャッシュメモリ４０，４２に転送され、前記アドレス情報に基づいてマルチプレクサ４４により所望の試験パターンが発生される。
【００２０】
【発明が解決しようとする課題】パターン信号生成部２６のパターンメモリにＳＲＡＭを用いた場合、サブルーチンを用いてパターンメモリの容量を節約することができる。しかし、近年の電気部品の大規模化及び多機能化に伴い、一つの電気部品の試験に必要な試験パターン数が増加している。このため、パターン数に対してＳＲＡＭの容量が不足する。このため、パターン発生器にはＤＲＡＭを用いざるを得なかった。
【００２１】図７は、初期化パターンを各試験項目の先頭に配置したパターンプログラムを示す。ＤＲＡＭからは連続したアドレスしかキャッシュメモリに高速に転送できない。しかし、連続したアドレスのみをキャッシュメモリに転送した場合には、キャッシュメモリの範囲を超えてサブルーチンに分岐することができない。これを避けるために、各試験項目の初期化パターン等を、サブルーチンにする代わりに各試験項目の先頭に記述する。しかしサブルーチンを用いずに、試験項目の数と同じ回数の初期化パターンを配置した場合には、非常に大きな容量のＤＲＡＭが必要となる。
【課題を解決するための手段】上記課題を解決するために、本発明の第１の形態は、電気部品の電気的試験に用いる試験パターンを生成するパターン発生器において、前記試験パターンを格納するパターンメモリと、前記パターンメモリから読み出された前記試験パターンを格納するパターンキャッシュメモリと、生成すべき前記試験パターンの順序を示すベクトル命令を格納するベクトルメモリと、前記ベクトルメモリから読み出された前記ベクトル命令を用いて、前記パターンメモリから読み出すべき前記試験パターンのアドレスがジャンプするか否かを判断する読み出し制御部と、前記アドレスがジャンプすると前記読み出し制御部が判断した場合に、前記パターンメモリにおけるジャンプ先のアドレスから前記試験パターンを読み出して前記パターンキャッシュメモリに転送する転送制御部とを備えたことを特徴とするパターン発生器を提供する。
【００２２】また、前記試験パターンはメイン試験パターンと、当該メイン試験パターンの間に複数回繰り返して挿入されるサブ試験パターンとを有しており、前記パターンキャッシュメモリは、前記パターンメモリから読み出された前記メイン試験パターンを格納するメイン試験パターンキャッシュメモリと、前記パターンメモリから読み出された前記サブ試験パターンを格納するサブ試験パターンキャッシュメモリとを有してもよい。
【００２３】また、前記読み出し制御部は、前記サブ試験パターンを呼び出す命令を検出する手段を更に有し、前記転送制御部は、前記サブ試験パターンを読み出す命令を前記読み出し制御部が検出すると、前記サブ試験パターンを前記パターンメモリから前記サブ試験パターンキャッシュメモリに転送する手段を更に有してもよい。
【００２４】また、前記メイン試験パターンキャッシュメモリは２つのパターンメモリバンクを有し、前記パターンメモリから読み出した前記メイン試験パターンを前記２つのパターンメモリバンクの一方に転送しているときに、他方のパターンメモリバンクから予め格納された前記メイン試験パターンを読み出して前記電気部品へ提供するメイン試験パターンマルチプレクサを更に備えてもよい。
【００２５】また、前記サブ試験パターンキャッシュメモリは２つのパターンメモリバンクを有し、前記パターンメモリから読み出した前記サブ試験パターンを前記２つのパターンメモリバンクの一方に転送しているときに、他方のパターンメモリバンクから予め格納された前記サブ試験パターンを読み出して前記電気部品へ提供するサブ試験パターンマルチプレクサを更に備えてもよい。
【００２６】また、前記試験パターンの生成順序を示すベクトル命令を格納するベクトルメモリと、前記ベクトルメモリから読み出された前記ベクトル命令を用いて、前記サブ試験パターンを生成すべきことを予め検出する読み出し制御部と、前記サブ試験パターンを生成すべきことを前記読み出し制御部が検出すると、前記サブ試験パターンを前記パターンメモリから前記サブ試験パターンキャッシュメモリに転送する転送制御部とを更に備えてもよい。
【００２７】また、前記ベクトルメモリから読み出した前記ベクトル命令を格納するベクトルキャッシュメモリを更に備え、前記読み出し制御部は、前記ベクトルメモリから読み出した前記ベクトル命令を前記ベクトルキャッシュメモリに転送するときに、前記サブ試験パターンを生成すべきことを検出してもよい。
【００２８】また、前記ベクトルキャッシュメモリから読み出された前記ベクトル命令を用いて、前記パターンメモリから読み出すべき前記試験パターンのアドレスを生成するアドレス展開部を更に備えてもよい。また、前記ベクトルキャッシュメモリは、３つのベクトルメモリバンクを有し、前記３つのベクトルメモリバンクの一つに前記ベクトル命令が書き込まれているときに、他のベクトルメモリバンクの一つから読み出された前記ベクトル命令を前記アドレス展開部へ提供するベクトル命令マルチプレクサを更に備えてもよい。
【００２９】また、前記読み出し制御部は、前記サブ試験パターンの最終アドレスを検出する手段を更に有し、前記転送制御部は、前記読み出し制御部が検出した前記最終アドレスにおける前記サブ試験パターンの転送が終了し、更にその後に呼び出される新たなサブ試験パターンを前記読み出し制御部が検出した場合に、前記新たなサブ試験パターンを前記サブ試験パターンキャッシュメモリに転送してもよい。
【００３０】また、前記サブ試験パターンキャッシュメモリは、前記サブ試験パターンを順次更新しつつ出力できるリングバッファと、前記サブ試験パターンを格納して出力できる固定バッファとを有してもよい。
【００３１】また、前記ベクトル命令は、前記メイン試験パターンを前記パターンメモリから読み出すメインルーチンと、前記サブ試験パターンを前記パターンメモリから読み出すサブルーチンとを含み、前記転送制御部は、前記サブルーチンにより前記パターンメモリから順次呼び出される前記サブ試験パターンの先頭部分を前記固定バッファに格納して、前記サブルーチンが実行された場合に、前記サブルーチンにより前記パターンメモリから呼び出される前記サブ試験パターンの中で、前記固定バッファに格納されていない前記サブ試験パターンを前記リングバッファに順次格納して出力してもよい。
【００３２】また、前記読み出し制御部は、前記ベクトルメモリに格納されている前記サブルーチンの情報を検出する情報検出部を更に有し、前記サブルーチンの前記情報に基づいて、前記転送制御部は、前記サブ試験パターンを前記固定バッファ及び／又は前記リングバッファのいずれかに格納してもよい。また、前記情報検出部は、前記サブルーチンの先頭アドレスを検出し、検出した前記先頭アドレスに基づいて、前記サブルーチンの先頭部分により前記パターンメモリから呼び出される前記サブ試験パターンを前記固定バッファに格納してもよい。また、前記情報検出部は、前記ベクトルメモリに格納されている前記サブルーチンの数を検出するサブルーチン数検出部を有し、前記サブルーチンの数が複数の場合に、前記転送制御部は、複数の前記サブルーチンの先頭部分により前記パターンメモリから呼び出される前記サブ試験パターンを前記固定バッファにそれぞれ格納させてもよい。
【００３３】また、前記サブルーチン数検出部は、前記ベクトル命令に含まれる復帰命令の数を検出する復帰命令検出部と、前記復帰命令の数をカウントするサブルーチン数格納部とを有してもよい。また、前記サブルーチン数検出部は、前記ベクトル命令に含まれるジャンプ命令を検出するジャンプ命令検出部と、前記ジャンプ命令に指定されるジャンプ先のアドレスが、少なくとも１度ジャンプ先のアドレスとして指定されたか否かを判定する判定部と、前記判定部が、１度もジャンプ先のアドレスとして指定されていないと判定した数をカウントするサブルーチン数格納部とを有してもよい。また、前記判定部は、１度もジャンプ先のアドレスとして指定されていないと判定した前記ジャンプ先のアドレスを格納するレジスタと、前記ジャンプ命令検出部が前記ジャンプ命令を検出した場合に、前記レジスタに格納されている前記ジャンプ先のアドレスと、前記ジャンプ命令に指定されるジャンプ先のアドレスとが一致するか否かを検出する一致検出部とを有してもよい。
【００３４】また、前記情報検出部は、前記サブ試験パターンの容量を検出する容量検出部を更に有し、前記サブ試験パターンの容量が前記サブ試験パターンキャッシュメモリの容量より小さい場合に、前記リングバッファを第２の固定バッファとして前記サブ試験パターンを格納してもよい。また、前記容量検出部は、前記サブルーチンに呼び出される前記サブ試験パターンのうち最初に呼び出されるサブ試験パターンのアドレスを検出する先頭アドレス検出部と、前記サブルーチンに呼び出される前記サブ試験パターンのうち最後に呼び出されるサブ試験パターンのアドレスを検出する最終アドレス検出部とを有し、前記最後に呼び出される試験パターンのアドレスから前記最初に呼び出される試験パターンのアドレスを減じて前記試験パターンの容量を検出してもよい。また、前記情報検出部は、前記ベクトル命令を前記ベクトルメモリに格納する際に前記サブルーチンの情報を検出してもよい。また、前記固定バッファは、前記パターンメモリに格納されている前記サブ試験パターンを前記リングバッファに格納するのに必要な時間より、前記固定バッファに格納された前記サブ試験パターンをすべて出力するのに掛かる時間の方が長くなるように前記サブ試験パターンを格納してもよい。
【００３５】本発明の第２の形態は、試験パターンを用いて電気部品の電気的特性を試験する試験装置であって、前記試験の為に前記電気部品に与える入力試験パターン、及び当該入力試験パターンを正常な前記電気部品に与えたときに前記電気部品から出力される期待値パターンを含む、試験パターンを格納するパターンメモリと、前記パターンメモリから読み出された前記試験パターンを格納するパターンキャッシュメモリと、生成すべき前記試験パターンの順序を示すベクトル命令を格納するベクトルメモリと、前記ベクトルメモリから読み出された前記ベクトル命令を用いて、前記パターンメモリから読み出すべき前記試験パターンのアドレスがジャンプするか否かを判断する読み出し制御部と、前記アドレスがジャンプすると前記読み出し制御部が判断した場合に、前記パターンメモリにおけるジャンプ先のアドレスから前記試験パターンを読み出して前記パターンキャッシュメモリに転送する転送制御部と前記パターンキャッシュメモリから読み出された前記試験パターンを構成する少なくとも一つの信号の物理的位置を、前記電気部品の電気的端子の配列に合わせて並べ替えるピンデータセレクタと、前記ピンデータセレクタから出力された前記試験パターンに含まれる、前記入力試験パターンの波形を整形する波形整形器と、前記電気部品を差し込んで、前記波形成型器により整形された前記入力試験パターンを前記電気部品に与えるデバイス差込部と、前記入力試験パターンを与えることにより前記電気部品から出力された出力信号と前記期待値パターンとを比較する比較器とを備えたことを特徴とする試験装置を提供する。
【００３６】本発明の第３の形態は、試験パターンを用いて電気部品の電気的特性を試験する試験装置であって、前記試験パターンはメイン試験パターンと、当該メイン試験パターンの間に繰り返し挿入されるサブ試験パターンを有し、前記メイン試験パターン及び前記サブ試験パターンはそれぞれ、前記試験の為に前記電気部品に与える入力試験パターン、及び当該入力試験パターンを正常な前記電気部品に与えたときに前記電気部品から出力される期待値パターンを含み、前記メイン試験パターン及び前記サブ試験パターンを格納するパターンメモリと、前記パターンメモリから読み出された前記メイン試験パターンを格納するメイン試験パターンキャッシュメモリと、前記パターンメモリから読み出された前記サブ試験パターンを格納するサブ試験パターンキャッシュメモリと、前記メイン試験パターンキャッシュメモリから読み出された前記メイン試験パターン、及び前記サブ試験パターンキャッシュメモリから読み出された前記サブ試験パターンの一方を選択するマルチプレクサと、前記マルチプレクサにより選択された前記試験パターンを構成する少なくとも一つの信号の物理的位置を、前記電気部品の電気的端子の配列に合わせて並べ替えるピンデータセレクタと、前記ピンデータセレクタから出力された前記試験パターンに含まれる、前記入力試験パターンの波形を整形する波形整形器と、前記電気部品を差し込んで、前記波形整形器により整形された前記入力試験パターンを前記電気部品に与えるデバイス差込部と、前記入力試験パターンを与えることにより前記電気部品から出力された出力信号と前記期待値パターンとを比較する比較器とを備えたことを特徴とする試験装置を提供する。
【００３７】本発明の第４の形態は、試験パターンを用いて電気部品の電気的特性を試験する試験装置であって、前記試験パターンをメインルーチンとサブルーチンとを含むベクトル命令に基づいて生成し、前記試験パターンはメイン試験パターンと、当該メイン試験パターンの間に繰り返し挿入されるサブ試験パターンを有し、前記メイン試験パターン及び前記サブ試験パターンはそれぞれ、前記試験の為に前記電気部品に与える入力試験パターン、及び当該入力試験パターンを正常な前記電気部品に与えたときに前記電気部品から出力される期待値パターンを含み、前記メインルーチンに指定されるメイン試験パターンをメインルーチン用に確保されたメモリ領域に格納し、前記サブルーチンに指定されるサブ試験パターンをサブルーチン用に確保されたメモリ領域に格納して出力するパターン発生器と、前記メインルーチン用に確保されたメモリ領域から読み出された前記メイン試験パターン、及び前記サブルーチン用に確保されたメモリ領域から読み出された前記サブ試験パターンの一方を選択するマルチプレクサと、前記マルチプレクサにより選択された前記試験パターンを構成する少なくとも一つの信号の物理的位置を、前記電気部品の電気的端子の配列に合わせて並べ替えるピンデータセレクタと、前記ピンデータセレクタから出力された前記試験パターンに含まれる、前記入力試験パターンの波形を整形する波形整形器と、前記電気部品を差し込んで、前記波形整形器により整形された前記入力試験パターンを前記電気部品に与えるデバイス差込部と、前記入力試験パターンを与えることにより前記電気部品から出力された出力信号と前記期待値パターンとを比較する比較器とを備えたことを特徴とする試験装置を提供する。
【００３８】本発明の第５の形態は、電気部品の電気的試験に用いる試験パターンを生成するパターン発生方法において、生成すべき前記試験パターンの順序を示すベクトル命令を格納するベクトルメモリから前記ベクトル命令を読み出す読み出しステップと、読み出された前記ベクトル命令を用いて、前記試験パターンを格納するパターンメモリにおける、生成すべき前記試験パターンのアドレスがジャンプするか否かを判断する判断ステップと、前記アドレスがジャンプすると判断した場合に、前記パターンメモリにおけるジャンプ先のアドレスから前記試験パターンを読み出してパターンキャッシュメモリに転送する転送ステップと、を備えたことを特徴とするパターン発生方法を提供する。
【００３９】また、前記試験パターンは、メイン試験パターンと、当該メイン試験パターンの間に複数回繰り返し挿入されるサブ試験パターンとを有しており、前記判断ステップは、前記サブ試験パターンが呼び出されたか否かを判断し、前記転送ステップは、前記パターンメモリから読み出された前記メイン試験パターンを、前記パターンキャッシュメモリ中に設けられたメイン試験パターンキャッシュメモリに格納するステップと、前記サブ試験パターンが呼び出された場合に、前記パターンメモリから読み出した前記サブ試験パターンを、前記パターンキャッシュメモリ中に設けられたサブ試験パターンキャッシュメモリに格納するステップとを有してもよい。
【００４０】また、前記判断ステップは、前記サブ試験パターンを呼び出す命令を検出するステップを有し、前記サブ試験パターンを呼び出す命令を前記判断ステップで検出すると、前記転送ステップは、前記サブ試験パターンを前記パターンメモリから前記サブ試験パターンキャッシュメモリに転送してもよい。
【００４１】本発明の第６の形態は、電気部品の電気的試験に用いる試験パターンを生成するパターン発生方法において、前記試験パターンはメイン試験パターンと、当該メイン試験パターンの間に繰り返し挿入されるサブ試験パターンとを有しており、前記メイン試験パターン及び前記サブ試験パターンを格納するパターンメモリから前記メイン試験パターンを読み出してメイン試験パターンキャッシュメモリに転送するステップと、前記パターンメモリから前記サブ試験パターンを読み出してサブ試験パターンキャッシュメモリに転送するステップとを備えたことを特徴とするパターン発生方法を提供する。
【００４２】また、前記メイン試験パターンキャッシュメモリは２つのパターンメモリバンクを有し、前記パターンメモリから読み出された前記メイン試験パターンが前記２つのパターンメモリバンクのいずれか一方に転送されているときに、他方のパターンメモリバンクから予め格納された前記メイン試験パターンを読み出して前記電気部品へ提供するステップを更に備えてもよい。
【００４３】また、前記サブ試験パターンキャッシュメモリは２つのパターンメモリバンクを有し、前記パターンメモリから読み出された前記サブ試験パターンが前記２つのパターンメモリバンクのいずれか一方に転送されているときに、他方のパターンメモリバンクから予め格納された前記サブ試験パターンを読み出して前記電気部品へ提供するステップを更に備えてもよい。
【００４４】また、前記試験パターンの生成順序を示すベクトル命令を格納するベクトルメモリから前記ベクトル命令を読み出す読み出しステップと、読み出された前記ベクトル命令を用いて、前記サブ試験パターンを生成すべきことを予め判断する判断ステップと、前記サブ試験パターンを生成すべきことを検出すると、前記サブ試験パターンを前記パターンメモリから前記サブ試験パターンキャッシュメモリに転送するステップとを更に備えてもよい。
【００４５】また、前記読み出しステップで前記ベクトルメモリから読み出した前記ベクトル命令をベクトルキャッシュメモリに格納するステップを更に備えてもよい。また、前記ベクトルキャッシュメモリから読み出された前記ベクトル命令を用いて、前記パターンメモリから読み出すべき前記試験パターンのアドレスを生成するアドレス生成ステップを更に備えてもよい。また、前記ベクトルキャッシュメモリは、３つのベクトルメモリバンクを有し、前記アドレス生成ステップは、前記３つのベクトルメモリバンクの一つに前記ベクトル命令が書き込まれているときに、他のベクトルメモリバンクの一つから読み出された前記ベクトル命令を用いて前記アドレスを生成してもよい。
【００４６】また、前記サブ試験パターンの最終アドレスを判断するステップを更に有し、前記最終アドレスにおける前記サブ試験パターンの転送が終了し、更に新たなサブ試験パターンが呼び出されると前記判断ステップが判断した場合に、前記転送ステップは、前記新たなサブ試験パターンを前記パターンメモリから前記サブ試験パターンキャッシュメモリに転送してもよい。
【００４７】また、前記サブ試験パターンキャッシュメモリは、前記サブ試験パターンを順次更新しつつ出力できるリングバッファと、前記サブ試験パターンを格納して出力できる固定バッファとを有し、前記ベクトル命令は、前記メイン試験パターンを前記パターンメモリから読み出すメインルーチンと、前記サブ試験パターンを前記パターンメモリから読み出すサブルーチンとを含み、前記サブ試験パターンキャッシュメモリに格納するステップは、前記サブルーチンにより前記パターンメモリから順次呼び出される前記サブ試験パターンの先頭部分を前記固定バッファに格納するステップと、前記サブルーチンが実行された場合に、前記サブルーチンにより前記パターンメモリから呼び出される前記サブ試験パターンの中で、前記固定バッファに格納されていない前記サブ試験パターンを前記リングバッファに順次格納するステップを更に備えてもよい。
【００４８】本発明の第７の形態は、データ格納部に格納されているデータ群を一時的に格納して出力するキャッシュ装置において、前記データ群に含まれる一部のデータを一時的に格納する固定バッファと、前記固定バッファに格納された前記データと異なる、前記データ群中のデータを順次更新しつつ出力できるリングバッファと、前記データ群の先頭部分のデータを前記固定バッファに格納させ、前記先頭部のデータと異なる部分を前記リングバッファに格納させる転送制御部とを備え、前記固定バッファ及び前記リングバッファは格納したデータを出力することを特徴とするキャッシュ装置を提供する。
【００４９】また、前記データ格納部が第１のデータ群及び第２のデータ群を格納している場合に、前記転送制御部は前記第１のデータ群及び前記第２のデータ群のそれぞれの先頭部分のデータを前記固定バッファに格納させてもよい。また、前記固定バッファ及び／又は前記リングバッファに格納される前記データは、該キャッシュ装置から出力されるべき順に前記データ格納部から呼び出されてもよい。
【００５０】なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００５１】
【発明の実施の形態】以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態はクレームにかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００５２】図８は、本発明に係る試験装置の全体の構成を示すブロック図である。本発明に係る試験装置は、シーケンス制御部６２とパターン生成部２６とを有するパターン発生器６０と、ピンデータセレクタ６６と、波形整形器７２と、差込口７８を備えたデバイス差込部８０と、比較器８４とを備える。パターン発生器６０は、電気部品の電気的試験７６の為に電気部品７６に与える入力試験パターン、及び当該入力試験パターンを正常な電気部品７６に与えたときに電気部品７６から出力されるべき期待値パターンを含む試験パターンをピンデータセレクタ６６に転送する。
【００５３】なお本明細書において「電気部品」とは、電流又は電圧に応じて所定の作用を行う部品をいう。例えば、ＩＣやＬＳＩのような能動素子からなる半導体部品のみならず受動素子、各種センサーも含まれる。さらに、これら部品を結合して一つのパッケージに収めたものや、さらには、これらをプリント基板に装着して所定の機能を実現したブレッドボード等をも含む。また本明細書において「試験パターン」とは、前記電気的試験を行うための、前記電気部品への入力デジタル信号又は出力として予測されるデジタル信号の時間的又は空間的な配列をいう。更に「期待値パターン」とは、所定の信号を入力した場合に前記電気部品の出力として予測されるデジタル信号の時間的又は空間的な配列をいう。
【００５４】ピンデータセレクタ６６は、パターン発生器から転送された試験パターンを構成する少なくとも一つの信号の物理的位置を、電気部品７６の電気的端子の配列に合わせて並べ替え、期待値パターンを比較器８４に転送し、試験パターンを波形整形器７２に転送する。波形整形器７２は、ピンデータセレクタ６６から出力された試験パターンに含まれる入力試験パターンの波形を整形し、デバイス差込部８０に転送する。デバイス差込部８０は、電気部品７６が差し込まれる差込口７８を備えるデバイス差込部８０によって、波形整形器７２から転送された試験パターンを差込口７８を通じて、差し込まれた電気部品７６の入力端子に供給される。電気部品７６は、所定の出力端子からその機能に基づいて出力パターンを送出し、比較器８４に転送する。
【００５５】比較器８４は、電気部品７６からの出力パターンとピンデータセレクタ６６から転送された期待値パターンとを比較する。比較器８４は、出力パターンと期待値パターンとが一致していれば、電気部品７６は正常な動作を行っていると判断し、一致していなければ電気部品７６は正常動作をしていないと判断する。パターン発生器６０に試験パターン及び期待値パターンをすべて格納しておくことを前提とするが、パターンメモリ３２の容量が少ない場合にはパターンメモリ３２を途中で書き換えることもできる。
【００５６】図９は、本発明に係るパターン発生器のシーケンス制御部の構成を示すブロック図である。シーケンス制御部６２は、ベクトルメモリ１２と、読み出し制御部１４と、３つのベクトルメモリバンク１６、１８、１９及びベクトル命令マルチプレクサ２０を備えたベクトルキャッシュメモリ５６と、アドレス展開部２２とを備える。読み出し制御部１４は、ベクトルメモリ１２に格納されたベクトル命令を読み出す。読み出されたベクトル命令は、ベクトルメモリバンク１６、１８又は１９に一時的に格納される。
【００５７】読み出したベクトル命令が「ＧＯＳＵＢ」命令だった場合には、読み出し制御部１４は、ＧＯＳＵＢ転送命令及び転送開始アドレス信号２５がパターン生成部２６へ転送する。ベクトル命令マルチプレクサ２０は、ベクトルメモリバンク１６、１８又は１９に一時的に格納されたベクトル命令を選択し、アドレス展開部２２へ転送する。アドレス展開部２２は、パターン生成部内のキャッシュメモリバンクの選択を命ずるＢＫＳＬ信号３０と、アドレス展開されたアドレス信号２４とを、パターン生成部２６へ転送する。
【００５８】図１０は、本発明に係るパターン発生器のパターン生成部の構成を示すブロック図である。パターン発生器におけるパターン生成部２６は、パターンメモリ３２と、転送制御部３４と、パターンメモリ用マルチプレクサ３６、３７、３８と、パターンキャッシュメモリ５４と、マルチプレクサ４４、４５及び４６とを備える。パターンキャッシュメモリ５４は、メイン試験パターンキャッシュメモリ５０及びサブ試験パターンキャッシュメモリ５２とを備える。
【００５９】メイン試験パターンキャッシュメモリ５０は、２つのパターンメモリバンク４０及び４１を備える。また、サブ試験パターンキャッシュメモリ５２は、２つのパターンメモリバンク４２及び４３を備える。アドレス信号２４が転送制御部３４に入力されると、入力されたアドレス信号に従って、試験パターンがパターンメモリ３２から読み出され、パターンメモリバンク４０乃至４３のいずれかに転送される。なお、マルチプレクサ３６乃至３９、マルチプレクサ４４、及びマルチプレクサ４５は、アドレス信号２４に従って入力データを選択する。
【００６０】図１１は、本発明に係る電気部品試験用パターン発生器の動作の一例を示す。以下、図１１に基づいて、図９に記載したシーケンス制御部６２及び図１０に記載したパターン生成部２６の構成を参照しつつ、本発明のパターン生成器６０の動作を説明する。この動作例におけるパターン生成プログラムは図５で示したプログラムと同様である。また、メモリのワード数も図５で示した動作例と同様であり、ベクトル命令の圧縮についても図３と同様である。
【００６１】シーケンス制御部のベクトルキャッシュメモリ５６は、ベクトルメモリバンクを３つ備える。ここで、アドレス展開部２２は、ベクトルメモリバンク１６に格納されたベクトル命令（圧縮命令）をアドレス展開する。また、アドレス展開部２２は、「ＧＯＳＵＢ」命令に応じてＢＫＳＬ信号３０を１とし、「ＲＥＴＵＲＮ」命令に応じてＢＫＳＬ信号３０を０として、マルチプレクサ４６に転送する役割をも担う。この場合、マルチプレクサ４６はＢＫＳＬ信号３０が１の場合にはマルチプレクサ４４を選択し、ＢＫＳＬ信号３０が０の場合は、マルチプレクサ４５を選択する。まず、パターン発生器６０の初期化について説明する。読み出し制御部１４は、最初の３ワードをベクトルメモリバンク１６へ転送し、次の３ワードをベクトルメモリバンク１８へ転送することにパターン発生器を初期化する。
【００６２】図２、図３及び図１１から明らかなように、最初のベクトル命令は、「ＧＯＳＵＢＡ＃０＃１１」である。これより本発明のパターン発生器６０は、初期化の段階では以下の動作を行う。アドレス＃０の転送を受けた転送制御部３４は、パターンメモリ３２にアドレス＃０を転送する。アドレス＃０はマルチプレクサ３６乃至３９の選択に用いられ、メイン試験パターンキャッシュメモリ５０を選択するように作用する。一方、パターンメモリ３２から転送されるアドレスデータ＃０が、メイン試験パターンキャッシュメモリ５０のうち、パンクメモリ４０にデータを書き込むようマルチプレクサ３６を選択する。
【００６３】パターン生成部２６ではパターン発生器６０の初期化時には、パターンメモリバンク４０に対して、パターンメモリ３２からアドレス＃０に対応した試験パターンＰＡＴ０から４つの連続データ「ＰＡＴ０」乃至「ＰＡＴ３」をパターンキャッシュメモリ５４へ転送し、メイン試験パターンキャッシュメモリ５０側のパターンメモリバンク４０に書き込む。
【００６４】この間に上記の読み出し制御部１４が「ＧＯＳＵＢ」命令を検出した場合、「ＧＯＳＵＢ」命令があったこと及び「ＧＯＳＵＢ」命令により分岐するアドレス（＃１１）を転送制御部３４に伝えるべく、ＧＯＳＵＢ転送命令及び転送開始アドレス信号２５を転送制御部３４に転送する。そして、「ＰＡＴ０」乃至「ＰＡＴ３」のデータのパターンメモリバンク４０への転送が終了するのを待って、転送制御部３４はパターンメモリ３２に対してサブルーチンルーチン用のアドレス＃１１に対応した試験パターン「ＰＡＴ１１」から４つの連続データ「ＰＡＴ１１」乃至「ＰＡＴ１４」をパターンキャッシュメモリ５０へ転送させる。
【００６５】そして、転送制御部３４からの命令に基づいてサブ試験パターンキャッシュメモリ５２のパターンメモリバンク４２に「ＰＡＴ１１」から「ＰＡＴ１４」を書き込む。さらに、次の残りのサブルーチン用のデータ「ＰＡＴ１５」をパターンメモリバンク４３に書き込む。この場合、マルチプレクサ３８又は３９のうち、アドレス信号２４のパターンメモリバンクのワード数分のアドレスのさらに１つ上位のアドレスでマルチプレクサ３８又は３９を切り換えることにより、パターンメモリバンク４２又は４３が選択される。
【００６６】次に、試験開始後の動作を説明する。初期化終了に伴って、試験が開始される。アドレス展開部２２は、ベクトルメモリバンク１６に格納されている命令をアドレス信号２４に展開する。展開方法は従来と同様である。図２、図３及び図１１に示したように、最初の３ワードの命令の場合、＃０、＃１１、＃１２、＃１３、＃１３、＃１４＃、＃１５と展開される。展開されたアドレス信号２４はパターン生成部２６に転送される。
【００６７】ＢＫＳＬ信号は、パターンメモリバンク４０及び４１、又はパターンメモリバンク４２及び４３のどちら側を使用するかの選択に使用する。指定アドレスは最初は＃０であり、ＢＫＳＬ＝０であるから、試験が開始がされると、メイン試験パターンキャッシュメモリ５０側のパターンメモリバンク４０に格納されたデータ「ＰＡＴ０」乃至「ＰＡＴ３」がパターンメモリバンク４０から読み出され、パターン発生が行われる。これは、サブルーチンへの分岐を示す「ＧＯＳＵＢ」命令があるまで行われる。
【００６８】しかし、図１１に示したように、最初は「ＧＯＳＵＢ」命令により＃１１にジャンプするベクトル命令であるので、アドレス展開部２２は、ＢＫＳＬ信号を１としてパターン生成部２６へ転送する。これにより、マルチプレクサ４６はパターンキャッシュメモリ５４を、サブ試験パターンキャッシュメモリ５２側、すなわち、メモリバンク４２又は４３側に切り換える。メモリバンク４２及びメモリバンク４３にはＧＯＳＵＢを実行した場合の分岐先の試験パターンが格納されている。よって、次のアドレス＃１１により、マルチプレクサ４５は、メモリバンク４２を選択する。そして、メモリバンク４２に格納されている試験パターンの発生が終了した時点で、メモリバンク４３に切り換える。
【００６９】以上のように、ベクトルメモリバンク１６に格納されている最後のベクトル命令、すなわち「ＲＥＴＵＲＮ」命令まで、サブルーチンが実行される。ベクトルメモリバンク１６に格納されている「ＲＥＴＵＲＮ」命令実行によりＢＫＳＬ＝０とし、メイン試験パターンキャッシュメモリ５０に戻る。この間に「ＰＡＴ３」以後の次の４つの連続データ、すなわち「ＰＡＴ４」乃至「ＰＡＴ７」をパターン生成部２６のパターンメモリバンク４１に転送し格納しておく。また、ベクトルメモリバンク１９には、図１１における「ＲＥＴＵＲＮ＃１５＃６」、「ＲＥＰＥＡＴ２＃８」、及び「ＲＥＰＥＡＴ３＃９」で示される。次の３ワードのベクトル命令を転送し格納しておく。
【００７０】以下、同様な動作を繰り返すことにより、図１１に示すように、サブルーチンを使用したパターンプログラムを実行することができる。パターン発生器の初期化中に「ＧＯＳＵＢ」命令が発生する場合の例を図１１において示した。しかし、パターン発生器の初期化中にＧＯＳＵＢ転送命令がなく、以後のパターン発生中に「ＧＯＳＵＢ」転送命令が発生する場合も考えられる。
【００７１】かかる場合、初期化中に「ＧＯＳＵＢ」命令が発生する場合と同様にメイン試験パターンキャッシュメモリ５０への試験データの転送が終了した時点で、サブ試験パターンキャッシュメモリ５２への試験データの転送を行えば良い。サブルーチンパターンのサブ試験パターンキャッシュメモリ５２への書込時間を考慮すると１バンクを読み出している間に、サブ試験パターンキャッシュメモリ５２へのサブルーチンの転送が終了している必要がある場合が生じ得る。この場合、ＤＲＡＭからなるパターンメモリ３２からパターンメモリバンク４０乃至４３のいずれかに転送する試験パターンは必ず連続するアドレスであるため、例えば、データの多重化により高速に転送することとして実現することができる。
【００７２】図１２は、本発明に係る電気部品試験用パターン発生器の動作の他の例を示す。図１２では、サブルーチンのパターン数が４つの連続パターンを格納するパターンメモリバンクを２つ備えた場合のサブ試験パターンキャッシュメモリ５２よりも多い。サブルーチンのパターンは「ＰＡＴ１１」から「ＰＡＴ２０」までの場合を示している。この場合、パターン発生器６０の初期化の段階で、パターンメモリバンク４２及び４３にサブルーチンの一部を格納し、パターンメモリバンク４２のパターンの発生が終了後に、パターンメモリバンク４２へ次のパターンを格納する。
【００７３】また、ベクトルメモリバンク内の「ＲＥＴＵＲＮ」がアドレス展開され実行された時点で、サブ試験パターンキャッシュメモリ５２に対してサブルーチンの先頭からの試験パターンを転送する。すなわち、図１１のパターンメモリバンク４２における２度目のＷＲＩＴＥ、すなわち、ＰＡＴ１１乃至ＰＡＴ１４の書き込みは、次に「ＧＯＳＵＢ」命令がベクトルメモリ１２読み出され、ベクトルメモリバンクに格納されることに備えた。以上により、長大な初期化パターンをサブルーチンを用いて実行することができる。
【００７４】図１３は、パターン発生器６０の他の実施形態を示すブロック図である。このパターン発生器６０は、シーケンス制御部６２とパターン生成部２６とを備える。シーケンス制御部６２は、読み出し制御部１７０及びベクトルメモリ１２を有する。パターン生成部２６は、データ転送部１７６及びパターンメモリ３２を有する。読み出し制御部１７０は情報検出部１７２及びアドレス展開部１７４を有する。ベクトルメモリ１２は、メインルーチン１２ａ及びサブルーチン１２ｂを含む。サブルーチン１２ｂは、サブルーチンＳＲ１、サブルーチンＳＲ２及びサブルーチンＳＲｎを含む。また、他の形態においてサブルーチン１２ｂは、複数のサブルーチンを含まなくてもよい。データ転送部１７６は、転送制御部１７８、メイン試験パターンキャッシュメモリ１８０、サブ試験パターンキャッシュメモリ１８２及び出力部１８４を有する。パターンメモリ３２は、試験パターン３２ａ及び期待値パターン３２ｂを有する。
【００７５】パターンメモリ３２は、外部記憶部１０から供給される試験パターン３２ａ及び期待値パターン３２ｂを格納する。また、ベクトルメモリ１２は、外部記憶部１０から供給されるベクトル命令を格納する。ベクトル命令は、メインルーチン１２ａとメインルーチン１２ａの実行中に呼び出されて実行されるサブルーチン１２ｂとを含む。
【００７６】読み出し制御部１７０が有する情報検出部１７２は、外部記憶部１０から供給されるベクトル命令に含まれるサブルーチン１２ｂの情報を検出する。情報検出部１７２は、サブルーチン１２ｂの数を検出してサブルーチン数を転送制御部１７８に出力する。また、情報検出部１７２は、サブルーチン１２ｂにより呼び出される試験パターン及び期待値パターンの容量を検出して転送制御部１７８に出力してもよい。また、情報検出部１７２は、外部記憶部１０から供給される命令をベクトルメモリ１２に格納するときにサブルーチン３０ｂの情報を検出することが好ましい。他の形態において、情報検出部１７２はベクトルメモリ１２に格納された命令を読み出してサブルーチン３０ｂの情報を検出してもよい。
【００７７】アドレス展開部１７４は、ベクトルメモリ１２に格納されているベクトル命令に基づいて、パターンメモリ３２に格納されている試験パターン及び期待値パターンを指定するアドレスを転送制御部１７８に出力する。転送制御部１７８は、アドレス展開部１７４から供給されるアドレスに基づいて、パターンメモリ３２から試験パターン及び期待値パターンを読み込んでメイン試験パターンキャッシュメモリ１８０又はサブ試験パターンキャッシュメモリ１８２に書き込む。例えば、アドレス展開部１７４がサブルーチン１２ｂに基づいて、アドレスＡ１、Ａ２、Ａ３を転送制御部１７８に供給した場合、転送制御部１７８は、パターンメモリ３２からアドレスＡ１、Ａ２、Ａ３で指定される試験パターンＤ１、Ｄ２、Ｄ３を読み込んでサブ試験パターンキャッシュメモリ１８２に書き込む。
【００７８】出力部１８４は、メイン試験パターンキャッシュメモリ１８０及びサブ試験パターンキャッシュメモリ１８２に格納されている試験パターン、及び期待値パターンをピンデータセレクタ６６に出力する。例えば、出力部１８４は、メイン試験パターンキャッシュメモリとサブ試験パターンキャッシュメモリを選択するマルチプレクサであってよい。
【００７９】図１４は、サブ試験パターンキャッシュメモリ１８２を示すブロック図である。このサブ試験パターンキャッシュメモリ１８２は、所定の容量を有する固定バッファ１８２ａ及びリングバッファ１８２ｂを有する。転送制御部１７８は、情報検出部１７２から供給されるサブルーチンの情報に基づいて、試験パターン及び期待値パターンを固定バッファ１８２ａ及びリングバッファ１８２ｂに格納する。
【００８０】図１５（ａ）は、サブルーチン１２ｂが１つの場合の、サブ試験パターンキャッシュメモリ１８２の格納状態を示す。サブルーチンＳＵＢ１により呼び出される試験パターン及び期待値パターンをサブルーチンパターンＳＵＢ１とする。サブルーチンパターンＳＵＢ１をＡ１、Ａ２、Ａ３・・・と所定の容量で分割した場合、固定バッファ１８２ａには、サブルーチンパターンＳＵＢ１の先頭部分のＡ１、Ａ２、Ａ３が格納され、Ａ４、Ａ５、Ａ６、Ａ７がリングバッファ１８２ｂに格納される。Ａ８以降は、リングバッファ１８２ｂに格納された試験パターン及び期待値パターンの出力に伴い順次格納される。
【００８１】従って、サブルーチン１２ｂに基づいて読み出される試験パターン及び期待値パターンの容量は、制限されない。メインルーチンからサブルーチンＳＵＢ１が呼び出されると、固定バッファ１８２ａに予め格納されている試験パターン及び期待値パターンが出力される。固定バッファ１８２ａに格納されている試験パターン及び期待値パターンが出力されている間に転送制御部１７８は、リングバッファ１８２ｂの各ブロックにサブルーチンパターンＳＵＢ１のＡ４以降を格納する。
【００８２】更に、固定バッファ１８２ａには、常にサブルーチンパターンＳＵＢ１の先頭部分が格納されているので、連続してサブルーチンＳＵＢ１が呼び出されても遅延無く試験パターン及び期待値パターンを出力することができる。従って、固定バッファ１８２ａは、パターンメモリ３２に格納されている試験パターン３２ａ及び期待値パターンをリングバッファ１８２ｂに格納するのに必要な時間より、固定バッファ１８２ａに格納された試験パターン３２ａ及び期待値パターンをすべて出力するのに掛かる時間の方が長くなるように試験パターン３２ａ及び期待値パターンを格納していることが好ましい。
【００８３】図１５（ｂ）は、サブルーチン１２ｂが複数のサブルーチンを含む場合の、サブ試験パターンキャッシュメモリ１８２の格納状態を示す。サブルーチンＳＵＢ１、ＳＵＢ２、ＳＵＢ３により呼び出される試験パターン及び期待値パターンをサブルーチンパターンＳＵＢ１、ＳＵＢ２、ＳＵＢ３とする。サブルーチンパターンＳＵＢ１、ＳＵＢ２、ＳＵＢ３をそれぞれ、先頭部分をＡ、Ａ以降をＢ１、Ｂ２、Ｂ３・・・と所定の容量で分割した場合、サブルーチンパターンＳＵＢ１、ＳＵＢ２、ＳＵＢ３の先頭部分がそれぞれ固定バッファ１８２ａに格納される。
【００８４】リングバッファ１８２ｂは、サブルーチンがメインルーチンに呼ばれる毎に、サブルーチンのＢ１以降を順次格納する。例えば、メインルーチンからサブルーチンＳＵＢ２が呼び出されると、固定バッファ１８２ａに予め格納されているサブルーチンパターンＳＵＢ２のＡの部分の試験パターン及び期待値パターンが出力される。固定バッファ１８２ａに格納されている試験パターン及び期待値パターンが出力されている間に転送制御部１７８は、リングバッファ１８２ｂの各ブロックにサブルーチンパターンＳＵＢ２のＢ１、Ｂ２、Ｂ３、Ｂ４を格納する。Ｂ５以降は、リングバッファ１８２ｂに格納された試験パターン及び期待値パターンの出力に伴い順次格納される。従って、サブルーチン１２ｂに基づいて読み出される試験パターン及び期待値パターンの容量は、制限されない。
【００８５】更に、サブルーチン１２ｂが複数のサブルーチンを含み、サブルーチンＳＵＢ１の直後にサブルーチンＳＵＢ２が呼び出された場合でも、固定バッファ１８２ａには、それぞれのサブルーチンの先頭部分で読み出される試験パターン及び期待値パターンが格納されているので、遅延無く試験パターン及び期待値パターンを出力することができる。固定バッファ１８２ａに格納される各サブルーチンパターンのＡ部分は、パターンメモリ３２に格納されている試験パターン及び期待値パターンをリングバッファ１８２ｂに格納するのに必要な時間より、固定バッファ１８２ａに格納された試験パターン及び期待値パターンをすべて出力するのに掛かる時間の方が長くなるように試験パターン及び期待値パターンを格納していることが好ましい。
【００８６】図１５（ｃ）は、サブルーチン１２ｂが複数のサブルーチンを含む場合の、サブ試験パターンキャッシュメモリ１８２の格納状態を示す。複数のサブルーチンにより呼び出される試験パターン及び期待値パターンの容量が、固定バッファ１８２ａ及びリングバッファ１８２ｂの容量より小さい場合に、リングバッファ１８２ｂを固定バッファ１８２ａのように用いることもできる。固定バッファ１８２ａは、サブルーチンＳＵＢ１とサブルーチンＳＵＢ２の一部を格納している。リングバッファ１８２ｂは、サブルーチンＳＵＢ２の一部と、サブルーチンＳＵＢ３を格納している。
【００８７】図１５（ａ）、（ｂ）を用いて説明したように、サブ試験パターンキャッシュメモリ１８２が、固定バッファ１８２ａ及びリングバッファ１８２ｂを有することで、サブルーチン１２ｂの長さ、サブルーチンの数に制限を設けることなく試験パターン及び期待値を一時的に格納することができる。
【００８８】図１６は、読み出し制御部１７０の１つの実施形態を示すブロック図である。読み出し制御部１７０は、命令格納アドレス指定部１９２及び情報検出部１７２を備える。情報検出部１７２は、解析部１７１、サブルーチン数検出部１８５、サブルーチン数格納部１８６、容量検出部１８８及び容量格納部１９０を有する。命令格納アドレス指定部１９２は、外部記憶装置１０から供給されるベクトル命令をベクトルメモリ１２の指定したアドレスに格納する。解析部１７１は、ベクトル命令に含まれるオペコードとオペランドをそれぞれサブルーチン数検出部１８５及び容量検出部１８８に出力する。サブルーチン数検出部１８５は、解析部１７１から供給されるオペコードに基づいて、外部記憶装置１０から供給されるベクトル命令に含まれるサブルーチンの数を検出して、検出結果をサブルーチン数格納部１８６に出力する。サブルーチン数格納部１８６は、サブルーチンの数を転送制御部１７８に出力する。
【００８９】容量検出部１８８は、解析部１７１から供給されるオペコード及びオペランドに基づいて、外部記憶装置１０から供給されるベクトル命令に含まれるサブルーチンにより呼び出される試験パターン及び期待値パターンの容量を検出して容量格納部１９０に出力する。容量格納部１９０は、容量を転送制御部１７８に出力する。例えば、容量検出部１８８はサブルーチンにより呼び出される試験パターン及び期待値パターンの容量を、パターンメモリ３２に格納されている試験パターン及び期待値パターンの最終アドレスから先頭アドレスを減じることで容量を検出してもよい。
【００９０】図１７（ａ）は、外部記憶装置１０から供給されるベクトル命令の一例を示す。行番号１０から行番号２０がメインルーチンでありメインルーチン１２ａに格納される。行番号２１から行番号２６がサブルーチンでありサブルーチン１２ｂに格納される。本実施形態において、１つの命令は、オペコードとオペランドを含み、オペランドは複数のオペランドを含む。
【００９１】行番号１０において、「ＳＴＲＴ：」はラベルを示し、オペコード「ＩＤＸＩ」はオペランドで指定するサイクル数だけ同じアドレスを出力する命令である。オペランド「２」は、オペコード「ＩＤＸＩ」に関連してサイクル２回同じアドレスを出力することを指定する。行番号１１は、２サイクルだけ同じアドレスを出力する命令である。
【００９２】行番号１２において、オペコード「ＪＳＲ」は、オペランド「ＳＵＢ１」で指定されるサブルーチンにジャンプする命令である。この図においてオペコードは１つしか記載されていないが、実際には、ベクトルメモリ１２におけるサブルーチンＳＵＢ１が格納されるているアドレス、及びサブルーチンＳＵＢ１により呼び出される試験パターン並びに期待値パターンのパターンメモリ３２におけるアドレスが記載されている。行番号１３は、サブルーチンＳＵＢ１にジャンプする命令である。
【００９３】行番号１４において、オペコード「ＳＴＩ」はループの回数を指定する命令であり、ループの回数はオペランドに指定される「３」に設定される。行番号１５において、「ＬＯＯＰ１：」はラベルを示し、４サイクルだけ同じアドレスを出力する命令である。行番号１６は、サブルーチンＳＵＢ１にジャンプする命令である。行番号１７は、４サイクルだけ同じアドレスを出力する命令である。
【００９４】行番号１８において、オペコード「ＪＮＩ」は、ラベル「ＬＯＯＰ１」から行番号１７までの命令を繰り返す命令であって、繰り返し回数は行番号１４で指定された回数に設定される。従って、行番号１５から行番号１８を３回繰り返す。行番号１９は、８サイクルだけ同じアドレスを出力する命令である。行番号２０は、試験パターン及び期待値パターンの出力を停止させる命令である。
【００９５】行番号２１において、「ＳＵＢ１」はラベルを示し、このアドレスがサブルーチンの先頭アドレスである。行番号２２から行番号２４は、行番号２３及び行番号２４を２回繰り返す命令である。行番号２５は、４サイクルだけ同じアドレスを出力する命令である。行番号２６において、オペコード「ＲＴＮ」は、サブルーチンの終了を示し、サブルーチンを呼び出した次の行に戻る命令である。例えば、行番号１３のオペコードＪＳＲでサブルーチンＳＵＢ１が呼び出された場合、行番号２６のオペコードＲＴＮにより行番号１４に戻る。
【００９６】図１７（ｂ）は、３つのサブルーチンを含む命令の一例である。行番号１０から行番号２１がメインルーチンである。行番号２２から行番号２７がサブルーチンＳＵＢ１である。行番号２８から行番号３０がサブルーチンＳＵＢ２である。行番号３１がサブルーチンＳＵＢ３である。各行の命令についての説明は省略する。
【００９７】図１８は、サブルーチン数検出部１８５の一つの実施形態を示すブロック図である。サブルーチン数検出部１８５は、復帰命令検出部１１７、加算部１１８及びカウント値記憶部１１９を有する。復帰命令検出部１１７は、解析部１７１から供給されるオペコードが復帰命令ＲＴＮの場合に、カウント値記憶部１１９に加算部１１８から供給される値を格納させる。加算部１１８は、カウント値記憶部１１９に格納されている値に常に１加算した値をカウント値記憶部１１９に出力する。従って、復帰命令検出部１１７が復帰命令ＲＴＮを検出する毎にカウント値記憶部１１９が有するサブルーチン数はインクリメントされる。
【００９８】サブルーチン数検出部１８５の動作を図１７（ｂ）を用いて説明する。カウント値記憶部１１９の初期値は、０に設定される。復帰命令検出部１１７は、行番号２７のオペコードＲＴＮを検出するとカウント値記憶部１１９に加算部１１８から供給される値を格納させる。加算部１１８は「１」をカウント値記憶部１１９に出力しているのでカウント値記憶部１１９には「１」が格納される。カウント値記憶部１１９に「１」が格納されると加算部１１８は「２」をカウント値記憶部１１９に出力する。行番号３０のオペコードＲＴＮを検出すると、カウント値記憶部１１９は「２」を格納する。行番号３１のオペコードＲＴＮを検出すると、カウント値記憶部１１９は「３」を格納する。このようにして、サブルーチン数検出部１８５、サブルーチン数を検出することができる。
【００９９】図１９は、サブルーチン１２ｂにより呼び出される試験パターン又は期待値パターンの中で、格納されているアドレスが一番小さいアドレスを検出する先頭アドレス検出部１８８ａの１つの実施形態を示すブロック図である。先頭アドレス検出部１８８ａは、呼出命令検出部１１１、比較部１１２及び先頭アドレス記憶部１１３を有する。比較部１１２は、解析部１７１から供給されるオペランド（アドレス）と先頭アドレス記憶部１１３から供給されるアドレスとを比較して、小さい方のアドレスを先頭アドレス記憶部１１３に出力する。呼出命令検出部１１１は、解析部１７１から供給されるオペコードがサブルーチンの呼び出し命令であるオペコードＪＳＲを検出すると比較部１１２から供給されているアドレスを先頭アドレス記憶部１１３に格納させる。従って、先頭アドレス記憶部１１３は、サブルーチンにより呼び出される試験パターン又は期待値パターンの先頭アドレスを格納することができる。
【０１００】先頭アドレス検出部１８８ａの動作を図１７（ｂ）を用いて説明する。パターンメモリ３２は、サブルーチンＳＵＢ１で読み出される試験パターン及び期待値パターン、サブルーチンＳＵＢ２で読み出される試験パターン及び期待値パターン、サブルーチンＳＵＢ３で読み出される試験パターン及び期待値パターンの順番で、試験パターン及び期待値パターンを格納していることが好ましい。
【０１０１】先頭アドレス記憶部１１３の初期値は、パターンメモリ３２が取りうる最大アドレスに設定される。例えば、全ビットが１に設定される。行番号１１２において、比較部１１２は先頭アドレス記憶部１１３に格納されている最大アドレスと、解析部１７１から供給されているサブルーチンＳＵＢ３のアドレスとを比較して、小さい方のアドレスであるサブルーチンＳＵＢ３のアドレスを先頭アドレス記憶部１１３に出力する。また、呼出命令検出部１１１は先頭アドレス記憶部１１３に比較部１１２から供給されているサブルーチンＳＵＢ３のアドレスを格納させる。
【０１０２】行番号１３において、比較部１１２は、先頭アドレス記憶部１１３に格納されているサブルーチンＳＵＢ３のアドレスと、解析部１７１から供給されるサブルーチンＳＵＢ１のアドレスとを比較して、小さい方のアドレスであるサブルーチンＳＵＢ１のアドレスを先頭アドレス記憶部１１３に出力する。また、呼出命令検出部１１１は先頭アドレス記憶部１１３に比較部１１２から供給されているサブルーチンＳＵＢ１のアドレスを格納させる。
【０１０３】行番号１６において、比較部１１２は、先頭アドレス記憶部１１３に格納されているサブルーチンＳＵＢ１のアドレスと、解析部１７１から供給されるサブルーチンＳＵＢ２のアドレスを比較して、小さい方のアドレスであるサブルーチンＳＵＢ１のアドレスを先頭アドレス記憶部１１３に出力する。また、呼出命令検出部１１１は先頭アドレス記憶部１１３に比較部１１２から供給されているサブルーチンＳＵＢ１のアドレスを格納させる。
【０１０４】行番号１９において、比較部１１２は、先頭アドレス記憶部１１３に格納されているサブルーチンＳＵＢ１のアドレスと、解析部１７１から供給されるサブルーチンＳＵＢ３のアドレスとを比較して、小さい方のアドレスであるサブルーチンＳＵＢ１のアドレスを先頭アドレス記憶部１１３に出力する。また、呼出命令検出部１１１は先頭アドレス記憶部１１３に比較部１１２から供給されているサブルーチンＳＵＢ１のアドレスを格納させる。行番号２０以降に呼び出し命令であるオペコードＪＳＲが無いのでサブルーチンＳＵＢ１のアドレスが先頭アドレス記憶部１１３に保持される。
【０１０５】図２０は、サブルーチン１２ｂにより呼び出される試験パターン又は期待値パターンの中で、格納されているアドレスが一番大きいアドレスを検出する最終アドレス検出部１８８ｂの１つの実施形態を示すブロック図である。最終アドレス検出部１８８ｂは、復帰命令検出部１１４、比較部１１５及び記憶部１１６を有する。比較部１１５は、解析部１７１から供給されるオペランド（アドレス）と先頭アドレス記憶部１１３から供給されるアドレスとを比較して、大きい方のアドレスを先頭アドレス記憶部１１３に出力する。復帰命令検出部１１４は、解析部１７１から供給されるオペコードがサブルーチンの復帰命令であるオペコードＲＴＮを検出すると比較部１１５から供給されているアドレスを最終アドレス記憶部１１６に格納させる。従って、最終アドレス記憶部１１６は、サブルーチンにより呼び出される試験パターン又は期待値パターンの最終アドレスを格納することができる。
【０１０６】最終アドレス検出部１８８ｂの動作を図１７（ｂ）を用いて説明する。パターンメモリ３２は、サブルーチンＳＵＢ１で読み出される試験パターン及び期待値パターン、サブルーチンＳＵＢ２で読み出される試験パターン及び期待値パターン、サブルーチンＳＵＢ３で読み出される試験パターン及び期待値パターンの順番で、試験パターン及び期待値パターンを格納していることが好ましい。
【０１０７】最終アドレス記憶部１１６の初期値は、パターンメモリ３２が取りうる最小アドレスに設定される。例えば、全ビットが０に設定される。行番号２７において、比較部１１５は最終アドレス記憶部１１６に格納されている最小アドレスと、解析部１７１から供給されている行番号２７のアドレスとを比較して、大きい方のアドレスである行番号２７のアドレスを先頭アドレス記憶部１１３に出力する。また、復帰命令検出部１１４は最終アドレス記憶部１１６に比較部１１５から供給されているサブルーチンＳＵＢ１の最後尾のアドレスである行番号２７のアドレスを格納させる。
【０１０８】行番号３０において、比較部１１５は最終アドレス記憶部１１６に格納されているサブルーチンＳＵＢ１の最後尾のアドレス（行番号２７のアドレス）と、解析部１７１から供給される行番号３０のアドレスとを比較して、大きい方のアドレスである行番号３０のアドレスを最終アドレス記憶部１１６に出力する。また、復帰命令検出部１１４は最終アドレス記憶部１１６に比較部１１５から供給されているサブルーチンＳＵＢ２の最後尾のアドレスである行番号３０のアドレスを格納させる。
【０１０９】行番号３１において、比較部１１５は最終アドレス記憶部１１６に格納されているサブルーチンＳＵＢ２の最後尾のアドレス（行番号３０のアドレス）と、解析部１７１から供給される行番号３１のアドレスとを比較して、大きい方のアドレスである行番号３１のアドレスを最終アドレス記憶部１１６に出力する。また、復帰命令検出部１１４は最終アドレス記憶部１１６に比較部１１５から供給されているサブルーチンＳＵＢ３の最後尾のアドレス（行番号３１のアドレス）を格納させる。従って、サブルーチンＳＵＢ３の最後尾のアドレスが最終アドレス記憶部１１６に格納される。
【０１１０】容量検出部１８８は、最終アドレス記憶部１１６が格納しているアドレスから先頭アドレス記憶部１１３が格納しているアドレスを減じて、サブルーチン１２ｂにより呼び出される試験パターン及び期待値パターンの容量を検出する。
【０１１１】情報検出部１７２で検出された、サブルーチン数及びサブルーチン容量に基づいて、転送制御部１７８は、試験パターン及び期待値パターンを固定バッファ１８２ａ及びリングバッファ１８２ｂに格納する。
【０１１２】以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。そうした変更の例に以下のようなものがある。
【０１１３】第１の変更例として、サブ試験パターンキャッシュメモリ１８２を所望するデータを一時的に格納して出力するキャッシュ装置として用いることができる。例えば、コンピュータゲームなどのグラフィックス処理において高速にデータを入出力するキャッシュ装置として用いてもよい。
【０１１４】第２の変更例として、サブ試験パターンキャッシュメモリ１８２を複数備え、サブルーチン３０ｂが複数のサブルーチンを含む場合に、サブ試験パターンキャッシュメモリ１８２毎にそれぞれのサブルーチンを格納してもよい。
【０１１５】図２１は、外部記憶装置１０から供給されるベクトル命令の一例を示す。このベクトル命令は、サブルーチンＳＵＢ１、及びＳＵＢ２の２つのサブルーチンを含むが、１つの復帰命令しか含まない。従って、図１８を用いて説明したサブルーチン検出部１８５では２つのサブルーチンを検出することができない。
【０１１６】第３の変更例として、図１８を用いて説明したサブルーチン数検出部１８５は、サブルーチン数をジャンプ命令に基づいて検出してもよい。図２２は、サブルーチン数検出部１８５及び１８６の他の形態であるサブルーチン数検出部２００を示す。サブルーチン数検出部２００は、判定部２５０、サブルーチン数格納部２１４及びジャンプ命令検出部２１６を有する。判定部２５０は、一致検出部（２０２、２１０、２０６）、AND回路（２０４、２１２）及びレジスタ２０８を有する。
【０１１７】サブルーチン数格納部２１４は、サブルーチンの数を格納する。例えばサブルーチン数格納部２１４は、供給される論理値１に応じてカウントするカウンタであってよい。一致検出部２０２は、サブルーチン数格納部２１４に格納されている値が０の場合に論理値１をAND回路２１２に出力する。一致検出部２１０は、サブルーチン数格納部２１４に格納されている値が１の場合に論理値１をAND回路２０４に出力する。レジスタ２０８は、解析部７１から供給されるオペランドをAND回路２１２からライト命令（論理値１）が供給された場合に格納する。一致検出部２０６は、レジスタ２０８に格納されているオペランドと、解析部１７１から供給されるオペランドとを比較して一致しているか否かを検出する。
【０１１８】ジャンプ命令検出部２１６は、解析部１７１から供給されるオペコードがジャンプ命令（ＪＳＲ）か否かを検出して、検出結果をAND回路２１２及びAND回路２０４に出力する。例えば、ジャンプ命令検出部２１６は、ジャンプ命令を検出した場合に論理値１を出力する。AND回路２０４は、一致検出部２０６の出力値を反転した値と、一致検出部２１０及びジャンプ命令検出部２１６の出力値の論理積をサブルーチン数格納部２１４に出力する。
【０１１９】サブルーチン３０ｂの情報を検出する前にサブルーチン数格納部２１４は、カウント値を０に初期化する。従って、一致検出部２０２は論理値１をAND回路２１２に出力する。ジャンプ命令検出部２１６が、ジャンプ命令（ＪＳＲ）を検出すると、サブルーチンの先頭アドレスがレジスタ２０８に格納される。また、サブルーチン数格納部２１４は、カウント値をインクリメントする。従って、サブルーチン数格納部２１４は、サブルーチン数として１を格納することができる。再度、ジャンプ命令検出部２１６がジャンプ命令を検出すると、一致検出部２０６は、レジスタ２０８に格納されているオペランドと解析部１７１から供給されるオペランドとが異なることを検出して論理値０をAND回路２０４に出力する。一致検出部２１０及びジャンプ命令検出部２１６は、論理値１をAND回路２０４に供給するので、AND回路２０４は、論理値１をサブルーチン数格納部２１４に出力する。サブルーチン数格納部２１４は、カウント値をインクリメントする。従って、サブルーチン数格納部２１４は、サブルーチン数として２を格納することができる。サブルーチン数検出部２００により、図２１に示されるような、サブルーチン数と復帰命令数が異なる場合においてもサブルーチンの数を検出することができる。
【０１２０】また、第４の変更例として、サブルーチン数検出部２００は複数のレジスタを有してもよい。図２３は、複数のレジスタを有するサブルーチン数検出部３００を示す。サブルーチン数検出部３００は、判定部２５０、ジャンプ命令検出部２１６、及びサブルーチン数格納部２１４を有する。判定部２５０は、レジスタ（２０８ａ～２０８ｎ）、及び一致検出部２２０を有する。
【０１２１】ジャンプ命令検出部２１６は、ジャンプ命令を検出すると一致したことを示す一致信号を一致検出部２２０に出力する。一致検出部２２０は、レジスタ（２０８ａ～２０８ｎ）の各々に格納されているオペランドと解析部７１から供給されるオペランドを比較する。一致検出部２２０は、レジスタ（２０８ａ～２０８ｎ）に格納されているオペランドと、解析部１７１から供給されるオペランドが一致しない場合に、解析部１７１から供給されるオペランドをオペランドの格納されていないレジスタに格納する。また、レジスタ（２０８ａ～２０８ｎ）に格納されているオペランドと、解析部１７１から供給されるオペランドが一致しない場合に、サブルーチン数格納部２１４はカウント値をインクリメントする。
【０１２２】サブルーチン数を検出する前に、レジスタ（２０８ａ～２０８ｎ）及びサブルーチン数格納部２１４は０に初期化される。ジャンプ命令検出部２１６がジャンプ命令を検出した場合、一致検出部２２０はレジスタ２０８ａに解析部１７１から供給されるオペランドを格納すると共に、サブルーチン数格納部２１４に、カウント値をインクリメントさせる。再度、ジャンプ命令検出部２１６がジャンプ命令を検出した場合、一致検出部２２０は、レジスタ２０８ａに格納されているオペランドと解析部１７１から供給されるオペランドとを比較して、一致していない場合にレジスタ２０８ｂに解析部１７１から供給されるオペランドを格納すると共に、サブルーチン数格納部２１４にカウント値をインクリメントさせる。以後の動作については省略する。複数のレジスタを設けることで２本以上のサブルーチン数を検出することができる。
【０１２３】
【発明の効果】上記説明から明らかなように、本発明によれば、ＤＲＡＭをパターンメモリとして使用した場合においても、サブルーチンを繰り返して実行することを可能とする構成であるため、簡略したプログラムのもとにハードディスクからのプログラムの転送や、電気部品の試験を迅速に行うことができる。また、ベクトルメモリバンクを３つ備えた構成とすることによって、サブルーチンへの分岐命令が発生してから実行されるまでの間に、ベクトルメモリバンク１バンクのベクトル命令を展開することができ、この間にサブ試験パターンキャッシュメモリへの試験パターンの転送を行うことができる。

【出願人】	【識別番号】３９０００５１７５【氏名又は名称】株式会社アドバンテスト
【出願日】	平成１１年１１月１０日（１９９９．１１．１０）
【代理人】	【識別番号】１００１０４１５６【弁理士】【氏名又は名称】龍華明裕
【公開番号】	特開２００１－１９４４３１（Ｐ２００１－１９４４３１Ａ）
【公開日】	平成１３年７月１９日（２００１．７．１９）
【出願番号】	特願平１１－３２０３８２