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【発明の名称】 テスタ検査用デバイス，半導体集積回路装置およびテスタを検査する方法
【発明者】 【氏名】村田 洋一
【要約】 【課題】所定の半導体集積回路装置向けのテスタを用いて、その評価対象である装置に対して電圧および信号が正常に供給されているか否かを簡単に判定しう得るテスタ検査用デバイスを提供する。

【解決手段】テスタが評価対象とする半導体集積回路装置と略同じパッケージ外形及び外部端子の配置構造を有して、該半導体集積回路装置と同様にテスタと接続可能であるテスタ検査用デバイスであって、デバイスの電源端子と接地端子との間に、所定の抵抗値を有する抵抗を設け、デバイス本体が上記テスタと接続させられ上記電源端子に電源電圧が印加された状態で、印加される電源電圧の値および上記抵抗の抵抗値から概算される電源端子と接地端子との間の電流期待値と、測定された電流値とを比較して、上記テスタにより印加される電源電圧が正常であるか否かを判定する。
【特許請求の範囲】
【請求項１】 所定の半導体集積回路装置向けテスタが評価対象とする半導体集積回路装置と略同じパッケージ外形及び外部端子の配置構造を有して、該半導体集積回路装置と同様にテスタと接続可能であるテスタ検査用デバイスであって、デバイスの電源端子と接地端子との間には、所定の抵抗値を有する抵抗が介在させられており、デバイス本体が上記テスタと接続させられ、上記電源端子に電源電圧が印加された状態で、印加される電源電圧の値および上記抵抗の抵抗値から概算される電源端子と接地端子との間の電流期待値と、測定された電流値とを比較して、上記テスタにより印加される電源電圧が正常であるか否かを判定し得るように構成されてなることを特徴とする半導体集積回路装置向けテスタ検査用デバイス。
【請求項２】 所定の半導体集積回路装置向けテスタが評価対象とする半導体集積回路装置と略同じパッケージ外形及び外部端子の配置構造を有して、該半導体集積回路装置と同様にテスタに接続可能であるテスタ検査用デバイスであって、上記テスタから所定レベルの信号が供給される入力端子を複数有するとともに、該入力端子を介して供給された複数の信号からＮＡＮＤをとるＮＡＮＤ回路が設けられており、デバイス本体が上記テスタと接続させられ、デバイスの電源端子に電源電圧が印加された状態で、上記入力端子を介して供給される複数の信号の組合せに基づくＮＡＮＤ回路の出力期待値と、検出されたＮＡＮＤ回路の出力値とを比較して、上記テスタにより入力端子に供給される信号が正常であるか否かを判定し得るように構成されてなることを特徴とする半導体集積回路装置向けテスタ検査用デバイス。
【請求項３】 所定の半導体集積回路装置向けテスタの評価対象となる半導体集積回路装置において、上記テスタから所定レベルの制御信号が供給される制御信号用の入力端子を複数有するとともに、該制御信号用の入力端子を介して供給された複数の制御信号からＮＡＮＤをとるＮＡＮＤ回路が設けられており、装置本体が上記テスタと接続させられ、装置の電源端子に電源電圧が印加された状態で、上記制御信号用の入力端子を介して供給される複数の制御信号の組合せに基づくＮＡＮＤ回路の出力期待値と、検出されたＮＡＮＤ回路の出力値とを比較して、上記テスタにより入力端子に供給される制御信号が正常であるか否かを判定し得るように構成されてなることを特徴とする半導体集積回路装置。
【請求項４】 上記制御信号用の入力端子を介して供給された複数の制御信号からＮＯＲをとるＮＯＲ回路が設けられており、該ＮＯＲ回路の出力に応答して、上記テスタの検査作業がリセットされることを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】 請求項１又は２に記載のテスタ検査用デバイスを用いて、所定の半導体集積回路装置向けテスタを検査する方法であって、上記テスタ検査用デバイスがテスタと接続させられた状態で、該デバイスの電源端子に電源電圧を印加し、上記所定の抵抗値を有する抵抗が介在させられた電源端子と接地端子との間の電流値を測定し、測定された電流値と、上記抵抗の抵抗値およびテスタにより印加される電源電圧値から概算される電流期待値とを比較して、上記テスタにより電源端子に対して電源電圧が正常に印加されているか否かを判定することを特徴とする半導体集積回路装置向けテスタを検査する方法。
【請求項６】 請求項１又は２に記載のテスタ検査用デバイスを用いて、所定の半導体集積回路装置向けテスタを検査する方法であって、デバイス本体が上記テスタと接続させられ、該デバイスの電源端子に電源電圧が印加された状態で、上記デバイスの複数の入力端子に信号を供給し、上記各入力端子を介して供給される制御信号からＮＡＮＤをとるＮＡＮＤ回路を経て出力される信号を検出し、上記各入力端子を介して供給される信号の組合せに基づき得られる出力期待値と、検出される出力信号とを比較して、上記テスタにより入力端子に供給される信号が正常であるか否かを判定することを特徴とする半導体集積回路装置向けテスタを検査する方法。
【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、所定の半導体集積回路装置向けテスタを検査するのに使用されるデバイス，半導体集積回路装置及びテスタを検査する方法に関する。
【０００２】
【従来の技術】例えばＤＲＡＭ，ＳＲＡＭ又はフラッシュメモリ等の半導体集積回路装置の製造に関して、良好な品質を確保するためには、一般的に、製造の間若しくは製造後に、装置の評価(検査)が行われる。この評価方法の１つに、装置の電源端子に電源電圧を印加した状態で、出力端子からの出力信号を検出して、装置品質の良否を判定可能なテストが従来知られている。かかるテストを実施するに際して、装置の電源端子に電源電圧を印加した状態で、入力端子に所定レベルの信号を供給しつつ、装置からの出力信号を検出するテスタが用いられる。
【０００３】図７に、従来の典型的な半導体集積回路装置としての半導体記憶装置を示す。この半導体記憶装置５０は、外部端子として、電源ピン５１，５４及び接地ピン５５，５８を有するとともに、各制御信号及びデータの入出力用に、読出し制御ピン５２，アドレスピン５３，書込み制御ピン５６およびデータ入出力ピン５７を有している。この装置５０の使用時に、電源ピン５１，５４及び接地ピン５５，５８を除くピンには、２値信号が入力される。この半導体記憶装置５０では、アドレスピン５３が１つのみ設けられるため、２ビットのデータの読書きが可能である。
【０００４】上記半導体記憶装置５０を評価するテストの実施に際して、図８に示すようなテスタ６０が用いられる。このテスタ６０は、電源，ＧＮＤ，読出し制御，書込み制御，アドレス指定，データ入出力用の内部配線(それぞれ、符号６１，６２，６３，６４，６５，６６であらわす)を介して、ソケット７０に装着された半導体記憶装置５０(図８では不図示)と電気的に接続される。これらの各配線を通じて、テスタ６０から半導体記憶装置５０へ電源および２値信号が供給される。このとき、供給する信号の組合せによりデータの書込み及び読出し動作を実行させることが可能である。
【０００５】そして、半導体記憶装置５０の入出力ピン５７から出力される２値信号をテスタ６０側で読み取り、この信号のレベルに基づいて、半導体記憶装置５０が正常に動作しているか否かを検査することができる。通常、半導体記憶装置５０からの出力信号が期待値に反する場合に、その半導体記憶装置５０が、正常に動作していないと判断されるようになっている。
【０００６】
【発明が解決しようとする課題】ところで、実際には、半導体記憶装置５０からの出力信号が期待値に反する原因が、テスタ６０自体およびその一部であるソケット７０や配線等を含む評価対象以外の異常に起因している可能性がある。例えば、半導体記憶装置５０のピンへ電気的に接続される配線同士がショートしている場合、つまり、テスタ６０側に異常がある場合には、半導体記憶装置５０に対して所望の信号が供給されないため、半導体記憶装置５０は、期待値に反する信号を出力することになる。このように、前述したようなテスタ６０を用いたテストでは、検出される異常が、テスタ６０の異常に起因するものか、若しくは、評価対象である半導体記憶装置５０に起因するものかどうか判断し難いという問題があった。また、出力信号が期待値と一致した場合には決まって「パス」と判定されるため、必ずしも正しくテストが行われているとはいえない。更に、テスタ６０側の異常が、装置の長期間の使用による性能の劣化などによっても起こり得ることであるため、テスタ６０の定期検査の他にも、テスタ６０を簡単に検査する方法があることが望ましい。
【０００７】なお、例えば特開平１１−２６５８号では、印加されている電源電圧が所定範囲内の電圧であるか否かを検出し、印加電源電圧が上記所定範囲外であるときには所定レベルの検出信号を出力する電源電圧判定回路と、その一端が各信号端子に接続された抵抗と、該抵抗の他端と電源又は接地との間に接続され、上記電源電圧判定回路よりの上記検出信号により導通して上記各信号端子をプルアップ又はプルダウンするスイッチングトランジスタとを設けることにより、電源電圧の判定を装置内部で行い、ＤＣ電圧の印加のみで製品の良否判定が可能である半導体集積回路装置が開示されている。しかし、かかる半導体集積回路装置では、電源電圧の判定が装置内部で行われるため、外部からの十分な電力供給が確保し得ない可能性があり、また、電源電圧についてのみ判定が行われるため、複数の入力端子を介した複数の信号の供給についての異常を確認することができない。
【０００８】本発明は、上記技術的課題に鑑みてなされたもので、所定の半導体集積回路装置向けのテスタを用いて、その評価対象である装置に対して電圧および信号が正常に供給されているか否かを簡単に判定することができるテスタ検査用デバイス，半導体集積回路装置、および、テスタを検査する方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本願の第１の発明は、所定の半導体集積回路装置向けテスタが評価対象とする半導体集積回路装置と略同じパッケージ外形及び外部端子の配置構造を有して、該半導体集積回路装置と同様にテスタと接続可能であるテスタ検査用デバイスであって、デバイスの電源端子と接地端子との間には、所定の抵抗値を有する抵抗が介在させられており、デバイス本体が上記テスタと接続させられ、上記電源端子に電源電圧が印加された状態で、印加される電源電圧の値および上記抵抗の抵抗値から概算される電源端子と接地端子との間の電流期待値と、測定された電流値とを比較して、上記テスタにより印加される電源電圧が正常であるか否かを判定し得るように構成されてなることを特徴としたものである。
【００１０】また、本願の第２の発明は、所定の半導体集積回路装置向けテスタが評価対象とする半導体集積回路装置と略同じパッケージ外形及び外部端子の配置構造を有して、該半導体集積回路装置と同様にテスタに接続可能であるテスタ検査用デバイスであって、上記テスタから所定レベルの信号が供給される入力端子を複数有するとともに、該入力端子を介して供給された複数の信号からＮＡＮＤをとるＮＡＮＤ回路が設けられており、デバイス本体が上記テスタと接続させられ、デバイスの電源端子に電源電圧が印加された状態で、上記入力端子を介して供給される複数の信号の組合せに基づくＮＡＮＤ回路の出力期待値と、検出されたＮＡＮＤ回路の出力値とを比較して、上記テスタにより入力端子に供給される信号が正常であるか否かを判定し得るように構成されてなることを特徴としたものである。
【００１１】また、更に、本願の第３の発明は、所定の半導体集積回路装置向けテスタの評価対象となる半導体集積回路装置において、上記テスタから所定レベルの制御信号が供給される制御信号用の入力端子を複数有するとともに、該制御信号用の入力端子を介して供給された複数の制御信号からＮＡＮＤをとるＮＡＮＤ回路が設けられており、装置本体が上記テスタと接続させられ、装置の電源端子に電源電圧が印加された状態で、上記制御信号用の入力端子を介して供給される複数の制御信号の組合せに基づくＮＡＮＤ回路の出力期待値と、検出されたＮＡＮＤ回路の出力値とを比較して、上記テスタにより入力端子に供給される制御信号が正常であるか否かを判定し得るように構成されてなることを特徴としたものである。
【００１２】また、更に、本願の第４の発明は、上記制御信号用の入力端子を介して供給された複数の制御信号からＮＯＲをとるＮＯＲ回路が設けられており、該ＮＯＲ回路の出力に応答して、上記テスタの検査作業がリセットされることを特徴としたものである。
【００１３】また、更に、本願の第５の発明は、請求項１又は２に記載のテスタ検査用デバイスを用いて、所定の半導体集積回路装置向けテスタを検査する方法であって、上記テスタ検査用デバイスがテスタと接続させられた状態で、該デバイスの電源端子に電源電圧を印加し、上記所定の抵抗値を有する抵抗が介在させられた電源端子と接地端子との間の電流値を測定し、測定された電流値と、上記抵抗の抵抗値およびテスタにより印加される電源電圧値から概算される電流期待値とを比較して、上記テスタにより電源端子に対して電源電圧が正常に印加されているか否かを判定することを特徴としたものである。
【００１４】また、更に、本願の第６の発明は、請求項１又は２に記載のテスタ検査用デバイスを用いて、所定の半導体集積回路装置向けテスタを検査する方法であって、デバイス本体が上記テスタと接続させられ、該デバイスの電源端子に電源電圧が印加された状態で、上記デバイスの複数の入力端子に信号を供給し、上記各入力端子を介して供給される制御信号からＮＡＮＤをとるＮＡＮＤ回路を経て出力される信号を検出し、上記各入力端子を介して供給される信号の組合せに基づき得られる出力期待値と、検出される出力信号とを比較して、上記テスタにより入力端子に供給される信号が正常であるか否かを判定することを特徴としたものである。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態について、添付図面を参照しながら説明する。
実施の形態１．図１は、本発明の実施の形態１に係る半導体集積回路装置向けテスタを検査するデバイスを示す平面図である。このデバイス１０は、図７に示す典型的な半導体記憶装置５０と同じパッケージ外形を有するもので、デバイス本体に沿って複数の外部端子が設けられている。上記デバイス１０は、この外部端子として、電源ピン１，４，接地(ＧＮＤ)ピン５，８，第１，２及び３の入力ピン２，３，６、並びに、出力ピン７を有している。これら各ピンは、それぞれ、上記半導体記憶装置５０に設けられた８本のピンに対応する。デバイス１０の電源ピン１，４及びＧＮＤピン５，８は、半導体記憶装置５０の電源ピン５１，５４及びＧＮＤピン５５，５８に対応しており、デバイス１０は、これらピンについて、半導体記憶装置５０のピンと同じ配置構造を有している。また、デバイス１０の第１，２及び３の入力ピン２，３及び６は、半導体記憶装置５０の制御ピン及びアドレスピン等の信号入力にのみ使用されるピンに対応し、更に、デバイス１０の出力ピン７は、半導体記憶装置５０の入出力ピン５７に対応している。上記第１，２及び３の入力ピン２，３及び６には２値信号(すなわち「０」又は「１」)が供給され、出力ピン７より２値信号が出力される。
【００１６】このように、上記デバイス１０のパッケージ外形および外部端子の配置構造を、半導体記憶装置５０のそれと同じにすることにより、半導体記憶装置５０のダミーデバイスを実現可能である。以下の説明では、デバイス１０をダミーデバイスと呼び、これに対応して、半導体記憶装置５０を実デバイスと呼ぶ。
【００１７】図２は、上記ダミーデバイス１０の内部での電源ピン１，４とＧＮＤピン５，８との接続関係をあらわすもので、電源ピン１，４とＧＮＤピン５，８とは、抵抗１１を介して接続されている。また、図３は、上記ダミーデバイス１０の内部での第１，２及び３入力ピン２，３及び６と出力ピン７との関係をあらわすもので、上記入力ピン２，３及び６と出力ピン７との間には、３本の入力ピン２，３及び６を介して供給された信号からＮＡＮＤをとるＮＡＮＤ回路１３が設けられている。このＮＡＮＤ回路１３は、各入力ピンからの信号が全て「１」である場合に「０」を出力し、他の場合には、「１」を出力する。
【００１８】上記ダミーデバイス１０は、実デバイス５０と同じパッケージ外形を有し、従来の典型的な半導体集積回路装置と同様に、シリコンウエハ加工を施したチップ(不図示)を内部に有している。そのデバイス内部のチップには、図２に示す抵抗１１，図３のＮＡＮＤ回路１３を構成するトランジスタ，各種ピン及び内部チップとを接続するためのパッドが設けられている。チップ上に形成されるべき素子は、ごく単純な構成であり、チップ上にトランジスタや配線を形成する場合にも、高度な微細化技術は特に必要とされず、トランジスタのサイズもパッケージに納めることができれば大きくてもよい。これにより、上記ダミーデバイス１０は、実デバイス５０に比べて簡単なウエハプロセスにより実現可能で、このダミーデバイス１０の製造は、歩留りの面において有利である。
【００１９】この実施の形態では、かかるダミーデバイス１０を用いて、所定の半導体集積回路装置向けのテスタが検査される。このテスタとしては、従来技術において説明されたテスタ６０(図８参照)と同じものが用いられ、テスタ６０の検査に際して、上記ダミーデバイス１０は、テスタ６０の評価対象である半導体記憶装置５０と同様に、テスタ６０に対してセットされる。すなわち、ダミーデバイス１０は、図８に示すような各種の配線を介してテスタ６０へ接続されたソケット７０に装着される。
【００２０】次に、上記半導体集積回路装置向けテスタ６０に接続されたダミーデバイス１０の簡単な動作について、図４を参照しながら説明する。上記テスタ６０を用いて、ダミーデバイス１０の電源ピン１，４に電圧Ｖddを印加する。前述したように、上記電源ピン１，４は、抵抗１１(抵抗値Ｒを有する)を介して、ＧＮＤピン５，８と接続しており、この場合、電源電流Ｉddを概算すると、
となる。この概算値と実際に測定された電流値とを比較して、テスタ６０の電源電圧に異常があるか否かが調べられる。
【００２１】また、この実施の形態では、電源電圧が印加された状態で、テスタ６０から上記第１，２及び３の入力ピン２，３および６に供給される信号を変化させ、それぞれの場合において、上記出力ピン７から出力される信号をチェックする。出力ピン７から出力される信号が、出力期待値に反する場合に、テスタ６０側に異常が存在すると判断される。表１に、上記各入力ピン２，３及び６に供給される信号と出力期待値との関係を示す。前述したように、上記各入力ピンには２値信号が供給され、第１，２及び３の入力ピン２，３，６より供給された２値信号は、上記ＮＡＮＤ回路１３を経て、出力ピン７から２値信号で出力される。なお、この表中のＨは「１」をあらわし、他方、Ｌは「０」をあらわす。表１：入力信号−出力期待値の関係
この関係に基づき、タイプＡ〜Ｃ使用時に異常が見られる場合には、上記電源と入力との間に、若しくは、出力とＧＮＤとの間にショートがあると判断され、また、タイプＤの使用時に異常が見られる場合には、ＧＮＤと入力との間に、若しくは、電源と出力との間にショートがあると判断される。
【００２２】図４は、ダミーデバイス１０を用いたテスタ６０の検査プロセスのフローチャートである。この検査プロセスでは、ダミーデバイス１０がテスタ６０のソケット７０に装着された状態で、まず、テスタ６０からダミーデバイス１０の電源ピン１，４に電源電圧Ｖddを印加させる(♯１０)。これにより、ダミーデバイス１０の電源ピン１，４からデバイス内部への電流が発生する。前述したように、電源ピン１，４とＧＮＤピン５，８との間には抵抗１１が介在させられ、この抵抗１１の抵抗値Ｒおよびテスタ６０より印加される電圧Ｖddとを用いて、デバイス内部に流れる電流の所望の大きさが求まる。♯１１では、デバイス内部に流れる電流を測定し、それを所望の大きさと比較することにより、テスタ６０から上記電源ピン１，４に対して所望の電圧が印加されているか否かを確認する。♯１１の結果、測定した電流が所望の大きさから大きく外れる場合、テスタ６０から所望の電圧が印加されていないと判断され、検査結果はＮＧとなる。他方、測定した電流が所望の大きさにほぼ一致する場合、♯１２へ進む。
【００２３】♯１２では、テスタ６０より電源電圧が印加された状態で、ダミーデバイス１０の第１，２及び３の入力ピン２，３及び６に、表１に示す組合せによる制御信号の供給を開始する。このとき、ダミーデバイス１０の出力ピン７は入力のＮＡＮＤをとるため、各信号の組合せに基づき、出力ピン７から出力される信号の期待値が決まっている。♯１３では、出力ピン７から出力される信号をその期待値と比較する。出力信号が期待値に反する場合、検査結果はＮＧとなる。例えば、第１及び２の入力ピン２，３がテスタ６０の一部でショートしており、同じ信号しか与えられない場合、表１におけるタイプＡ及びＢのテストで出力期待値はＨであるものの、ダミーデバイス１０からの出力信号はＬとなり、ＮＧと判定される。また、一方、♯１３において、出力信号が期待値に一致する場合には、判定パスとなる。♯１１及び１３の過程で、ＮＧと判定された場合には、テスタ６０の異常が存在するものと判断される。
【００２４】以上のように、上記ダミーデバイス１０を用いれば、テスタ６０により電源電圧が印加された状態で電源ピン１，４とＧＮＤピン５，８との間で測定された電流値と予め概算された期待値と比較することにより、テスタ６０側の電源電圧の供給に関する異常の有無を判定することができるとともに、入力ピン２，３，６から信号を供給した場合に、出力ピン７から検出される出力信号と、信号の組合せに基づいた出力期待値とを比較することにより、テスタ６０側の信号の供給に関する異常の有無を判定することができる。この結果、上記テスタ６０の検査を容易に行うことができるようになり、異常を比較的簡単に見つけることが可能となる。この効果は、例えば量産時の出荷テスト工程において定期的に(例えば１ロット毎に)使用すれば非常に有効である。
【００２５】以下、本発明の他の実施の形態について、詳細に説明する。
実施の形態２．図５(ａ)及び５(ｂ)は、それぞれ、本発明の実施の形態２に係る半導体集積回路装置内の構成の一部を示す回路図である。この半導体集積回路装置２０は、データの読出し・記憶とともに記憶保持動作が可能であるダイナミックＲＡＭである。この実施の形態２では、かかる半導体集積回路装置２０内に、前述した実施の形態１に係るテスタ検査用デバイスのようなテスタ検査用の回路構成が組み込まれており、半導体集積回路装置２０内の信号処理は、入力信号をＤＲＡＭとしての通常の動作に基づき処理する標準モードと、入力信号をテスタ検査動作に基づき処理するテストモードとの間で、任意に切換え可能である。
【００２６】図５(ａ)から分かるように、この半導体集積回路装置２０は、３つの入力ピンを有しており、該入力ピンを経由して入力された信号は、上記標準モードにおいて、内部制御用に用いられる。また、上記半導体集積回路装置２０には、これら入力ピンからの信号を用いて、ＮＡＮＤをとるＮＡＮＤ回路２２、および、ＮＯＲをとるＮＯＲ回路２３が設けられている。また、図５(ｂ)から分かるように、この半導体集積回路装置２０には、任意に選択された出力ピンから外部へ出力しようとする信号を反転させるインバータ回路２７，２８が設けられている。なお、図５(ｂ)では、このインバータ回路を２つのみ示すが、実際には、インバータ回路は、半導体集積回路装置２０の出力ピンの数に対応して、それと同じ数だけ設けられる。
【００２７】上記半導体集積回路装置２０を評価する場合、該装置２０に電源電圧を印加し、装置２０からの出力信号を検出して、装置２０の良否を判定し得るテスタ６０が、図８に示される場合と同様に用いられる。上記テスタ６０に半導体集積回路装置２０が装着された状態で、アドレスキーの使用により、ＴＭ(テストモード)信号がアドレスバスを介して入力され、テストモードが設定される。このテストモード設定時には、ＮＡＮＤ回路２２において、３つの入力信号からＮＡＮＤがとられ、出力信号として検出される。この場合、実施の形態１における表１に示したような入力信号の組合せに基づく出力期待値と、実際に検出された出力信号とを比較する。このとき、出力信号が出力期待値に反すれば、テスタ６０側に異常が存在すると判断される。また、この実施の形態２では、上記テストモード設定時に、３つの入力信号が全てＬ（「０」）である場合、この場合について考慮する必要がないため、上記ＮＯＲ回路２３からリセット信号が発せられて、テスタ６０の検査作業がリセットされるようになっている。これにより、テスタ６０により必要とされない作業を省略し、テスタ６０の検査に要する時間を短縮することができる。
【００２８】更に、上記テストモード設定時に、アドレスピンの組合せにより任意の入出力ピンを選択し、その出力信号を反転させることが可能である。これにより、出力ピンを個々にチェックすることが可能となる。尚、この場合には、全てのアドレスピンを利用する必要はない。
【００２９】このように、半導体集積回路装置２０の内部にテストモードを設定し得る構成を設けることにより、モジュール段階においても、そのテスタ４０側の信号の供給についての異常を判定し、テスタ６０の検査が可能となる。
【００３０】実施の形態３．図６(ａ)及び６(ｂ)は、それぞれ、本発明の実施の形態３に係るテスタ検査用デバイス３０(ダミーデバイス)、および、一般に知られる半導体集積回路装置４０(400mil 54pin TSOP(II)の128MSDRAM(8M×16))の平面図である。上記テスタ検査用デバイス３０は、前述した実施の形態１における場合と同様に、実デバイスである該半導体集積回路装置４０と同じパッケージ外形をなすもので、外部端子として、電源ピン(Ｖdd)，ＧＮＤピン(Ｖss)，入力ピン及び出力ピンを有している。電源ピン及びＧＮＤピンは、実デバイスと同様に配置され、入力ピンは、実デバイスの制御ピン(／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ，ＣＬＫ，ＣＫＥ，ＤＱＭＵ，ＤＱＭＬ)及びアドレスピン(Ａ０〜Ａ１３)に対応して、また、出力ピンは、実デバイスの入出力ピン(ＤＱ０〜ＤＱ１５)に対応して配置されている。かかる外形及びピン配置を備えた上記テスタ検査用デバイス３０は、128MSDRAM用ソケットに装着可能である。
【００３１】前述した実施の形態１における場合と同様に、上記テスタ検査用デバイス３０の電源ピンとＧＮＤピンとの間には、抵抗が設けられている。これにより、電源ピンとＧＮＤピンとの間に流れる電流を測定することで、電源電圧に所望の電圧が印加されているか否かを確認することができる。また、上記テスタ検査用デバイス３０の出力ピンからの出力としては、２２本の入力のＮＡＮＤがとられる。尚、ＮＡＮＤに限定されることなく、各入力ピンへ供給される信号が独立していることが確認可能であれば、いかなる回路(論理)を用いてもよい。その場合、入力信号と出力期待値との関係は、その回路に適した組合せを有することが必要である。
【００３２】なお、本発明は、例示された実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲において、種々の改良及び設計上の変更が可能であることは言うまでもない。例えば、前述した実施の形態では、半導体集積回路装置として半導体記憶装置を取り上げたが、これに限定されることなく、テスタ検査用のデバイス及びそれを含む半導体集積回路装置は、半導体集積回路装置全般に適用可能である。
【００３３】
【発明の効果】本願の請求項１の発明によれば、所定の半導体集積回路装置向けテスタが評価対象とする半導体集積回路装置と略同じパッケージ外形及び外部端子の配置構造を有して、該半導体集積回路装置と同様にテスタと接続可能であるテスタ検査用デバイスであって、デバイスの電源端子と接地端子との間に、所定の抵抗値を有する抵抗が介在させられており、デバイス本体が上記テスタと接続させられ、上記電源端子に電源電圧が印加された状態で、印加される電源電圧の値および上記抵抗の抵抗値から概算される電源端子と接地端子との間の電流期待値と、測定された電流値とを比較して、上記テスタにより印加される電源電圧が正常に供給されているか否かを判定し得るように構成されてなるため、上記テスタの検査を容易に行うことができ、また、上記テスタにより印加される電源電圧の供給についての異常を比較的簡単に見つけることが可能である。
【００３４】また、本願の請求項２の発明によれば、所定の半導体集積回路装置向けテスタが評価対象とする半導体集積回路装置と略同じパッケージ外形及び外部端子の配置構造を有して、該半導体集積回路装置と同様にテスタに接続可能であるテスタ検査用デバイスであって、上記テスタから所定レベルの信号が供給される入力端子を複数有するとともに、該入力端子を介して供給された複数の信号からＮＡＮＤをとるＮＡＮＤ回路が設けられており、デバイス本体が上記テスタと接続させられ、デバイスの電源端子に電源電圧が印加された状態で、上記入力端子を介して供給される複数の信号の組合せに基づくＮＡＮＤ回路の出力期待値と、検出されたＮＡＮＤ回路の出力値とを比較して、上記テスタにより入力端子に供給される信号が正常であるか否かを判定し得るように構成されてなるため、上記テスタの検査を容易に行うことができ、また、テスタによる信号の供給についての異常を比較的簡単に見つけることが可能である。
【００３５】更に、本願の請求項３の発明によれば、所定の半導体集積回路装置向けテスタの評価対象となる半導体集積回路装置において、上記テスタから所定レベルの制御信号が供給される制御信号用の入力端子を複数有するとともに、該制御信号用の入力端子を介して供給された複数の制御信号からＮＡＮＤをとるＮＡＮＤ回路が設けられており、装置本体が上記テスタと接続させられ、装置の電源端子に電源電圧が印加された状態で、上記制御信号用の入力端子を介して供給される複数の制御信号の組合せに基づくＮＡＮＤ回路の出力期待値と、検出されたＮＡＮＤ回路の出力値とを比較して、上記テスタにより入力端子に供給される制御信号が正常であるか否かを判定し得るように構成されてなるため、上記テスタの検査を容易に行うことができ、また、テスタによる信号の供給についての異常を比較的簡単に見つけることが可能である。
【００３６】また、更に、本願の請求項４の発明によれば、上記制御信号用の入力端子を介して供給された複数の制御信号からＮＯＲをとるＮＯＲ回路が設けられており、該ＮＯＲ回路の出力に応答して、上記テスタの検査作業がリセットされるので、テスタにより必要とされない作業を省略し、テスタの検査に要する時間を短縮することができる。
【００３７】また、更に、本願の請求項５の発明によれば、請求項１又は２に記載のテスタ検査用デバイスを用いて、所定の半導体集積回路装置向けテスタを検査する方法であって、上記テスタ検査用デバイスがテスタと接続させられた状態で、該デバイスの電源端子に電源電圧を印加し、上記所定の抵抗値を有する抵抗が介在させられた電源端子と接地端子との間の電流値を測定し、測定された電流値と、上記抵抗の抵抗値およびテスタにより印加される電源電圧値から概算される電流期待値とを比較して、上記テスタにより電源端子に対して電源電圧が正常に印加されているか否かを判定するため、上記テスタの検査を容易に行うことができ、また、上記テスタにより印加される電源電圧の供給についての異常を比較的簡単に見つけることが可能である。
【００３８】また、更に、本願の請求項６の発明によれば、請求項１又は２に記載のテスタ検査用デバイスを用いて、所定の半導体集積回路装置向けテスタを検査する方法であって、デバイス本体が上記テスタと接続させられ、該デバイスの電源端子に電源電圧が印加された状態で、上記デバイスの複数の入力端子に信号を供給し、上記各入力端子を介して供給される制御信号からＮＡＮＤをとるＮＡＮＤ回路を経て出力される信号を検出し、上記各入力端子を介して供給される信号の組合せに基づき得られる出力期待値と、検出される出力信号とを比較して、上記テスタにより入力端子に供給される信号が正常であるか否かを判定するため、上記テスタの検査を容易に行うことができ、また、テスタによる信号の供給についての異常を比較的簡単に見つけることが可能である。
【出願人】 【識別番号】０００００６０１３
【氏名又は名称】三菱電機株式会社
【出願日】 平成１２年１月４日（２０００．１．４）
【代理人】 【識別番号】１０００６２１４４
【弁理士】
【氏名又は名称】青山 葆 （外１名）
【公開番号】 特開２００１−１９４４２６（Ｐ２００１−１９４４２６Ａ）
【公開日】 平成１３年７月１９日（２００１．７．１９）
【出願番号】 特願２０００−７７（Ｐ２０００−７７）