半導体集積回路の試験回路

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【発明の名称】	半導体集積回路の試験回路
【発明者】	【氏名】井垣利明
【要約】	【課題】半導体集積回路を高価な試験装置を使用することなく、また半導体集積回路の回路規模の増大を抑制し、高速かつ正確に試験するための半導体集積回路に内蔵される試験回路及び試験方法を提供することである。【解決手段】開閉回路（出力バッファ）８と、排他的論理和回路１４と、保持回路（レジスタ）１１と、保持回路の制御回路（論理和ゲート）１８と、を一組として、この回路を複数備え、半導体集積回路の内部回路５の信号入出力部と入出力端子２との電気的接続を開閉回路８で切断し、入出力端子２から入力された信号と内部回路５の出力信号との排他的論理和を排他的論理和回路１４から出力し、排他的論理和回路１４から出力された信号を信号保持を制御する制御回路１８が接続された保持回路１１で保持し、複数の保持回路から出力された信号の論理和を論理和回路１６からモニタ端子１７に出力させる。

【特許請求の範囲】
【請求項１】出力端子と内部回路の信号出力部との電気的接続を切断する開閉回路と、該出力端子から入力された信号と該内部回路の信号出力部から出力された信号との排他的論理和を出力する排他的論理和回路と、該排他的論理和回路から出力された信号を保持する保持回路と、を一組とした回路を複数備え、該複数の保持回路から出力された信号の論理和を出力する論理和回路と、該論理和回路の出力端子に接続されたモニタ端子と、を備えたことを特徴とする半導体集積回路の試験回路。
【請求項２】入出力端子と内部回路の信号入出力部との電気的接続を切断する開閉回路と、該入出力端子から入力された信号と該内部回路の信号入出力部から出力された信号との排他的論理和を出力する排他的論理和回路と、該排他的論理和回路から出力された信号を保持する保持回路と、該保持回路に入力された信号保持を制御する制御回路と、を一組とした回路を複数備え、該複数の保持回路から出力された信号の論理和を出力する論理和回路と、該論理和回路の出力端子に接続されたモニタ端子と、を備えたことを特徴とする半導体集積回路の試験回路。
【請求項３】出力端子と内部回路の信号出力部との電気的接続を切断する開閉回路と、該出力端子から入力された信号と該内部回路の信号出力部から出力された信号との排他的論理和を出力する排他的論理和回路と、該排他的論理和回路から出力された信号を保持する第１の保持回路と、を一組とした回路を複数備え、半導体集積回路の内部回路の信号入出力部と入出力端子との電気的接続を切断する開閉回路と、該入出力端子から入力された信号と該内部回路の信号入出力部から出力された信号との排他的論理和を出力する排他的論理和回路と、排他的論理和回路から出力された信号を保持する第２の保持回路と、該第２の保持回路に入力された信号保持を制御する制御回路と、を一組とした回路を複数備え、該複数の第１の保持回路及び該複数の第２の保持回路から出力された信号の論理和を出力する論理和出力回路と、該論理和回路の出力端子に接続されたモニタ端子と、を備えたことを特徴とする半導体集積回路の試験回路。
【請求項４】前記開閉回路は、スリーステートゲート回路であり、半導体集積回路の試験時に半導体集積回路の内部回路の信号出力部と、半導体集積回路の出力端子及び入出力端子と、の電気的接続を切断することを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路の試験回路。
【請求項５】前記出力端子及び入出力端子の少なくとも一方から入力する信号は、内部回路の信号出力部が出力する信号の期待値であることを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路の試験回路。
【請求項６】半導体集積回路の複数の出力端子と内部回路の複数の信号出力部、及び半導体集積回路の複数の入出力端子と内部回路の複数の信号入出力部のいずれか一方の電気的接続を複数の開閉回路で切断し、該出力端子及び該入出力端子のいずれか一方から入力された信号と該内部回路の出力信号との排他的論理和を複数の排他的論理和回路から出力し、該排他的論理和回路から出力された信号の論理和を複数の論理和回路から出力し、該論理和回路から出力された信号を制御信号によって信号保持を制御される複数の保持回路で保持し、該複数の保持回路から出力された信号の論理和を論理和回路から出力し、該論理和回路の出力端子に接続されたモニタ端子から出力された信号を確認することを特徴とする半導体集積回路の試験方法。

【発明の詳細な説明】【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に内蔵される試験回路、及び半導体集積回路の試験方法に関する。
【０００２】
【従来の技術】半導体集積回路の試験装置では、被試験デバイス（半導体集積回路）の各端子毎に用意された計測回路であるピンエレクトロニクス、試験装置の被試験デバイスまでの配線、及びデバイスソケットなどに、浮遊容量が存在する。この試験装置で半導体集積回路を５０ＭＨｚ以上の出力変化サイクルで高速試験を行う場合、波形なまり、出力信号の遅延が発生し、この波形なまりや出力信号の遅延は、試験時には無視できない値になっている。
【０００３】そのため、被試験デバイスの出力端子から出力される信号の試験を行う際には、上記の問題を考慮して、試験装置のストローブ信号の出力タイミングを、試験プログラムによって、出力信号の遅延量だけ遅らせるように設定する。これにより、波形なまり、出力信号遅延の対策を行うことができる。
【０００４】一方、被試験デバイスの入出力端子では、所定のタイミングで信号出力サイクルと信号入力サイクルとが切り替わる。被試験デバイスの入出力端子において、波形なまりや出力信号遅延が発生した場合、対策として試験装置のストローブ信号の出力タイミングを、試験プログラムによって、出力信号の遅延量だけ遅らせることはできる。しかし、出力サイクルから入力サイクルに切り替わるサイクルでは、入力サイクルの開始時間以降のタイミングで出力信号を検出できない。そのため、入力サイクルの開始時間以降のタイミングまで試験装置のストローブ信号の出力タイミングを遅らせることはできない。したがって、被試験デバイスの入出力端子では、波形なまりや出力信号遅延が致命的な問題となる。
【０００５】このため、高精度の高速試験を行う場合、出力信号の波形なまり及び出力信号遅延の発生を最小限に抑えるために、ピンエレクトロニクスの浮遊容量を非常に小さくした高価な高速試験装置を使用する必要がある。
【０００６】また、このような高価な試験装置を用いずに高速試験を行う方法として、低速試験装置を用いて自己試験回路を内蔵した被試験デバイスを試験する方法がある。自己試験回路内蔵の半導体集積回路の一例として、図３に示すように、本来内部回路から出力されるべき信号出力期待値を発生させる期待値発生回路、及び内部回路から実際に出力される信号と上記期待値とを比較するための出力比較回路を内蔵する半導体集積回路がある。
【０００７】この半導体集積回路である被試験デバイス１８は、入力発生回路２０、期待値発生回路２１、被試験内部回路２２、出力比較器２３及び試験結果格納レジスタ２４を備える。半導体集積回路試験装置１９から被試験デバイス１８にクロック信号などの入力信号を入力することで、入力発生回路２０から被試験内部回路２２に試験信号が入力される。
【０００８】被試験内部回路２２の出力信号は、被試験内部回路２２の出力端子から出力されずに、出力比較器２３に入力される。また、半導体集積回路試験装置１９の出力信号が入力されて動作する期待値発生回路２１の出力信号が出力比較器２３に入力される。なお、期待値発生回路２１は、本来内部回路から出力されるべき正規の信号である期待値を発生させる。
【０００９】出力比較器２３は、両信号の比較を行い、その結果は試験結果格納レジスタ２４に格納される。半導体集積回路試験装置１９は、試験結果格納レジスタ２４から出力された出力信号を１ＭＨｚ程度の低速で試験し、被試験内部回路２２が正常に動作したか否かを判定する。
【００１０】このように、試験結果格納レジスタ２４をラッチ回路で構成することにより、試験結果格納レジスタ２４の出力を高価な試験装置を用いて、高速動作試験を行う必要がなくなる。
【００１１】次に、高速動作をさせた内部回路から出力された信号をＲＡＭなどの内部記憶装置に格納して、高速動作での試験を実施後、低速動作にてＲＡＭなどの内部記憶装置から読み出した信号の試験を行い、出力波形なまりや出力信号遅延の影響を受けないような試験を行う場合の構成を図４に示す。
【００１２】被試験デバイス２５は、被試験内部回路２６、出力結果演算回路２８及び出力結果格納用内部記憶装置２９を備える。半導体集積回路試験装置２７から被試験デバイス２５の被試験内部回路２６に、クロック信号、入力データなどを入力する。この場合、半導体集積回路試験装置２７からは５０ＭＨｚ以上の高速信号を入力する。１ＭＨｚ程度の低速信号を入力する場合は、図３に示したように入力発生回路２０のような内部回路に対する入力発生回路を設ける必要がある。
【００１３】図４に示した被試験デバイス２５では、入力信号は出力信号ほど波形遅延や波形なまりの影響を受けない。そのため、半導体集積回路試験装置２７から入力された信号に従って、被試験内部回路２６から出力された信号は、出力結果演算回路２８に入力されて、出力結果格納用内部記憶装置２９に格納するデータ形式に加工される。そして、出力結果格納用内部記憶装置２９に格納・保持される。そして、出力結果格納用内部記憶装置２９の出力を低速で試験することで、被試験内部回路２６の高速動作試験を行うことができる。
【００１４】このように、出力結果格納用内部記憶装置２９の出力を低速で試験するので、波形なまりや出力遅延の影響を受けない。
【００１５】また、特開平５－２６４６６７号公報には、高速試験を行うために低速のパラレル信号入力を内部高速変換器によって高速のシリアルデータに変換して内部被試験高速動作回路に供給、さらに内部被試験高速動作回路からのシリアル出力を低速のパラレルデータに変換して低速で出力することにより高速試験を行うテスト回路について開示されている。
【００１６】このテスト回路は、低速の信号入力を半導体集積回路内部で高速に変換し、また、高速出力信号を半導体集積回路内部で低速に変換する高速試験用データ変換回路を内蔵した高速試験のテスト回路である。
【００１７】
【発明が解決しようとする課題】半導体集積回路で高速試験を行うためには、ピンエレクトロニクスの浮遊容量が非常に小さい試験装置を用いて試験を行う必要がある。しかしながら、前記のようにピンエレクトロニクスの浮遊容量が非常に小さい試験装置は、非常に高価なうえ、このような試験装置は主に研究開発用である。よって、広く量産工場への展開は、実施されていないのが現状である。
【００１８】また、入力発生回路や期待値発生回路を含む自己試験回路を内蔵する半導体集積回路や、内部記憶装置を含む自己試験回路を内蔵する半導体集積回路は、非常に大きな回路を高速試験用に内蔵する。そのため、回路面積が増加してチップコストの増加につながる。
【００１９】特開平５－２６４６６７号公報に開示されたテスト回路の場合、低速クロック信号を複数倍して高速クロック信号を生成する周波数逓倍器、低速のパラレル信号を高速のシリアル信号に変換するパラレル／シリアル変換器、及び高速のシリアル信号を低速のパラレル信号に変換するシリアル／パラレル変換器などを設ける必要がある。そのため、テスト回路の面積が増加して、上記のようにチップコストの増加につながる。
【００２０】さらに、期待値発生回路や入力発生回路は複雑な論理設計が必要であり、設計開発期間の延長にもなりかねない。高速試験用データ変換回路を内蔵する場合も、同様に回路規模を増加させるという問題がある。
【００２１】加えて、これらの自己試験回路及び高速試験用データ変換回路を内蔵する半導体集積回路は、内部の回路ブロック単位で試験を行うため、回路ブロック単位では十分な高速試験を行えるが、回路ブロック間や出力回路など回路ブロック以外の論理回路の高速試験が十分行えない傾向がある。そのため、試験品質が低下する原因になる。
【００２２】本発明は以上のような問題を鑑みてなされたものであり、その目的は、半導体集積回路を高価な試験装置を使用することなく、また半導体集積回路の回路規模の増大を抑制し、高速かつ正確に試験するための半導体集積回路に内蔵される試験回路及び試験方法を提供することである。
【００２３】
【課題を解決するための手段】この発明は、上記の課題を解決するための手段として、以下の構成を備えいている。
【００２４】(1) 出力端子と内部回路の信号出力部との電気的接続を切断する開閉回路と、該出力端子から入力された信号と該内部回路の信号出力部から出力された信号との排他的論理和を出力する排他的論理和回路と、該排他的論理和回路から出力された信号を保持する保持回路と、を一組とした回路を複数備え、該複数の保持回路から出力された信号の論理和を出力する論理和回路と、該論理和回路の出力端子に接続されたモニタ端子と、を備えたことを特徴とする。
【００２５】この構成においては、半導体集積回路の試験回路として、開閉回路と、排他的論理和回路と、保持回路と、を一組とした回路を複数備え、半導体集積回路の出力端子と内部回路の信号出力部との電気的接続を開閉回路で切断し、出力端子から入力された信号と内部回路の信号出力部の出力信号との排他的論理和を排他的論理和回路から出力し、排他的論理和回路から出力された信号を保持回路で保持し、複数の保持回路から出力された信号の論理和が論理和回路からモニタ端子に出力される。したがって、半導体集積回路の内部回路を浮遊容量を小さくしたピンエレクトロニクスを備えた高価な高速半導体集積回路試験装置を使用することなく、安価に高速テストを行うことが可能となる。
【００２６】(2) 入出力端子と内部回路の信号入出力部との電気的接続を切断する開閉回路と、該入出力端子から入力された信号と該内部回路の信号入出力部から出力された信号との排他的論理和を出力する排他的論理和回路と、該排他的論理和回路から出力された信号を保持する保持回路と、該保持回路に入力された信号保持を制御する制御回路と、を一組とした回路を複数備え、該複数の保持回路から出力された信号の論理和を出力する論理和回路と、該論理和回路の出力端子に接続されたモニタ端子と、を備えたことを特徴とする。
【００２７】この構成においては、半導体集積回路の試験回路として、開閉回路と、排他的論理和回路と、保持回路と、保持回路の制御回路と、を一組とした回路を複数備え、半導体集積回路の入出力端子と内部回路の信号入出力部との電気的接続を開閉回路で切断し、入出力端子から入力された信号と内部回路の入出力部の出力信号との排他的論理和を排他的論理和回路から出力し、排他的論理和回路から出力された信号を信号保持を制御する制御回路が接続された保持回路で保持し、複数の保持回路から出力された信号の論理和が、論理和回路からモニタ端子に出力される。したがって、半導体集積回路の内部回路の試験回路を簡単な回路で構成することによって、回路面積の増大を抑えて、半導体集積回路の価格の上昇を抑制することが可能となる。
【００２８】(3) 出力端子と内部回路の信号出力部との電気的接続を切断する開閉回路と、該出力端子から入力された信号と該内部回路の信号出力部から出力された信号との排他的論理和を出力する排他的論理和回路と、該排他的論理和回路から出力された信号を保持する第１の保持回路と、を一組とした回路を複数備え、半導体集積回路の内部回路の信号入出力部と入出力端子との電気的接続を切断する開閉回路と、該入出力端子から入力された信号と該内部回路の信号入出力部から出力された信号との排他的論理和を出力する排他的論理和回路と、排他的論理和回路から出力された信号を保持する第２の保持回路と、該第２の保持回路に入力された信号保持を制御する制御回路と、を一組とした回路を複数備え、該複数の第１の保持回路及び該複数の第２の保持回路から出力された信号の論理和を出力する論理和出力回路と、該論理和回路の出力端子に接続されたモニタ端子と、を備えたことを特徴とする。
【００２９】この構成においては、半導体集積回路の出力端子と内部回路の信号出力部とに接続した試験回路は、開閉回路と、排他的論理和回路と、第１の保持回路と、を一組として構成された回路を複数備え、半導体集積回路の内部回路の信号出力部と出力端子との電気的接続を開閉回路で切断し、出力端子から入力された信号と内部回路の信号出力部の出力信号との排他的論理和を排他的論理和回路から出力し、排他的論理和回路から出力された信号を第１の保持回路で保持する。また、半導体集積回路の入出力端子と内部回路の信号入出力部とに接続した試験回路は、開閉回路と、排他的論理和回路と、第２の保持回路と、第２の保持回路の制御回路と、を一組として構成された回路を複数備え、半導体集積回路の内部回路の信号入出力部と入出力端子との電気的接続を開閉回路で切断し、入出力端子から入力された信号と内部回路の入出力部の出力信号との排他的論理和を排他的論理和回路から出力し、排他的論理和回路から出力された信号を信号保持を制御する制御回路が接続された第２の保持回路で保持する。そして、複数の第１の保持回路及び複数の第２の保持回路から出力された信号の論理和が論理和回路からモニタ端子に出力される。したがって、出力端子、入出力端子毎に比較的簡易な試験回路を内蔵させることにより内部回路の動作を、略すべての回路ブロック及び出力回路を実動作に近いタイミングで高速動作させることが可能であり、半導体集積回路の高速試験を高品質にかつ安価に実行可能となる。
【００３０】(4) 前記開閉回路は、スリーステートゲート回路であり、半導体集積回路の試験時に半導体集積回路の内部回路の信号出力部と、半導体集積回路の出力端子及び入出力端子と、の電気的接続を切断することを特徴とする。
【００３１】この構成においては、半導体集積回路の試験時に半導体集積回路の内部回路の信号出力部と、半導体集積回路の出力端子及び入出力端子と、の電気的接続を切断する開閉回路は、スリーステートゲート回路である。したがって、試験時に、半導体集積回路の内部回路の出力信号を半導体集積回路の出力端子や入出力端子から出力させることなく、電気的接続を切断して、確実に内部回路の出力信号を試験回路で試験することができる。
【００３２】(5) 前記出力端子及び入出力端子の少なくとも一方から入力する信号は、内部回路の信号出力部が出力する信号の期待値であることを特徴とする。
【００３３】この構成においては、内部回路の出力信号の期待値を半導体集積回路の出力端子及び入出力端子の少なくとも一方から入力する。したがって、内部回路の信号出力部や信号入出力部から出力された信号と期待値とを比較することで、内部回路から出力された信号の良否判定を容易に行うことができる。なお、期待値とは、内部回路に信号を入力した際に本来出力されるべき正規の出力信号のことである。
【００３４】(6) 半導体集積回路の複数の出力端子と内部回路の複数の信号出力部、及び半導体集積回路の複数の入出力端子と内部回路の複数の信号入出力部のいずれか一方の電気的接続を複数の開閉回路で切断し、該出力端子及び該入出力端子のいずれか一方から入力された信号と該内部回路の出力信号との排他的論理和を複数の排他的論理和回路から出力し、該排他的論理和回路から出力された信号の論理和を複数の論理和回路から出力し、該論理和回路から出力された信号を制御信号によって信号保持を制御される複数の保持回路で保持し、該複数の保持回路から出力された信号の論理和を論理和回路から出力し、該論理和回路の出力端子に接続されたモニタ端子から出力された信号を確認することを特徴とする。
【００３５】この構成においては、半導体集積回路の内部回路の複数の信号出力部と複数の出力端子、及び内部回路の複数の信号入出力部と複数の入出力端子のいずれか一方の電気的接続を開閉回路で切断し、複数の出力端子及び複数の入出力端子のいずれか一方から入力された信号と内部回路の出力信号との排他的論理和を複数の排他的論理和回路から出力し、複数の排他的論理和回路から出力された信号を複数の保持回路で保持し、複数の保持回路から出力された信号の論理和が論理和回路からモニタ端子に出力される。したがって、半導体集積回路の内部回路を浮遊容量を小さくした高価な高速半導体集積回路試験装置を使用することなく、安価に高速テストを行うことができる。また、半導体集積回路の内部回路の試験回路を簡単な回路で構成することで、回路面積の増大を抑えて、半導体集積回路の価格の上昇を抑制するものである。さらに、出力端子、入出力端子ごとに比較的簡易な試験回路を内蔵させることにより内部回路の動作を、略すべての回路ブロック及び出力回路を実動作に近いタイミングで高速動作させることが可能であり、半導体集積回路の高速試験を高品質にかつ安価に実行可能となる。
【００３６】
【発明の実施の形態】以下、本発明の実施形態に係る高速試験を容易に行うことができる半導体集積回路の試験回路を図１、図２にて詳細に説明する。図１は、本発明の半導体集積回路の試験回路のブロック図である。また、図２は、図１の回路におけるタイミングチャートである。
【００３７】本発明の半導体集積回路の試験回路は、出力端子及び入出力端子からの出力信号の試験を行うことができる。
【００３８】試験回路の出力信号試験回路部Ａ１は、出力バッファ７、排他的論理和ゲート１３、結果格納用レジスタ１０、結果格納レジスタ用論理和ゲート１６によって構成される。
【００３９】半導体集積回路の内部回路４の信号出力部は、制御用入力端子を備えたスリーステートゲート回路である出力バッファ７を介して、出力端子１に接続されている。また、内部回路４の信号出力部は、排他的論理回路である排他的論理和ゲート１３の２つの入力端子の一方に接続されている。
【００４０】半導体集積回路の出力端子１は、排他的論理和回路である排他的論理和ゲート１３の２つの入力端子の他方に接続されている。また、排他的論理和ゲート１３の出力端子は、第１の保持回路である結果格納用レジスタ１０の入力端子Ｄに接続されている。さらに、結果格納用レジスタ１０の出力端子Ｑは、論理和回路である結果格納レジスタ用論理和ゲート１６の入力端子に接続されている。
【００４１】なお、結果格納用レジスタ１０のクロック入力端子ＣＫには、内部回路から所定のクロック信号が入力される。また、結果格納用レジスタ１０のリセット入力端子Ｒには、内部回路から出力バッファ７の制御用入力端子に入力されるのと同じ信号が入力される。
【００４２】試験回路の入出力信号試験回路部Ａ２は、出力バッファ８、排他的論理和ゲート１４、結果格納用レジスタ１１、論理和ゲート１８、結果格納レジスタ用論理和ゲート１６によって構成される。
【００４３】半導体集積回路の内部回路５の信号入出力部は、制御用入力端子を備えたスリーステートゲート回路である出力バッファ８を介して、入出力端子２に接続されている。また、内部回路５の信号出力部は、排他的論理回路である排他的論理和ゲート１４の２つの入力端子の一方に接続されている。
【００４４】半導体集積回路の入出力端子２は、排他的論理和ゲート１４の２つの入力端子の他方に接続されている。また、排他的論理和ゲート１４の出力端子は、第２の保持回路である結果格納用レジスタ１１の入力端子Ｄに接続されている。さらに、結果格納用レジスタ１１の出力端子Ｑは、論理和回路である結果格納レジスタ用論理和ゲート１６の前記入力端子と異なる入力端子に接続されている。
【００４５】なお、結果格納用レジスタ１１のクロック入力端子ＣＫには、結果格納用レジスタ１１の信号保持（ラッチ）を制御する制御回路である論理和ゲート１８の出力端子が接続されている。この論理和ゲート１８の２つの入力端子には、内部回路から所定のクロック信号と、半導体集積回路の入出力の制御信号であるＩＯ＿ＣＴＲＬ信号と、が入力される。また、結果格納用レジスタ１１のリセット入力端子Ｒには、内部回路から出力バッファ８の制御用入力端子に入力されるのと同じＨＴＥＳＴ１信号が入力される。
【００４６】本発明の半導体集積回路の試験回路は、上記の出力信号試験回路部と入出力信号試験回路部とを複数備えている。そして、各信号試験回路部の結果格納用レジスタの出力端子Ｑは、論理和回路である論理和ゲート１６の複数の入力端子に各々接続されている。
【００４７】次に、出力信号試験回路部Ａ１を用いて内部回路４の信号出力部から出力された信号の試験方法について説明する。本発明において、出力端子１の出力信号を試験する際には、出力端子１を信号入力端子として使用して出力信号試験回路部Ａ１によって試験を行うとともに、半導体集積回路試験装置のピンエレクトロニクスなどを介さずに半導体集積回路の試験回路で試験を行い、試験結果出力を確認するものである。
【００４８】まず、半導体集積回路の試験回路は、ＨＴＥＳＴ１信号をＨｉｇｈにすることで試験モードに設定される。
【００４９】出力信号試験回路部Ａ１では、出力バッファ７の制御用入力端子に、ＨＴＥＳＴ１信号が入力される。ＨＴＥＳＴ１信号がＨｉｇｈの時は、出力バッファ７の出力がハイインピーダンスとなり、内部回路４の信号出力部と出力端子１との電気的接続が切断される。なお、ＨＴＥＳＴ１信号がＬｏｗの時は、出力バッファ７において、内部回路４の信号出力部と出力端子１とは、電気的に接続された状態となる。
【００５０】また、半導体集積回路試験装置から半導体集積回路の図外の入力端子を介して、内部回路４の図外の信号入力部にテスト信号を入力する。さらに、この時、テスト信号を内部回路４に入力した際に内部回路４の信号出力部から出力される期待値を入力信号Ａ１＿Ｉとして、出力端子１から入力する。
【００５１】排他的論理和ゲート１３には、内部回路４の信号出力部から出力された信号Ａ１＿Ｏと、期待値入力信号Ａ１＿Ｉと、が入力される。そして、排他的論理和ゲート１３は、両信号の排他的論理和を出力端子から出力する。
【００５２】ここで、排他的論理和ゲート１３は、期待値入力信号Ａ１＿Ｉと内部回路４の出力信号Ａ１＿Ｏが一致していれば、Ｌｏｗ信号を出力する。また、排他的論理和ゲート１３は、期待値入力信号Ａ１＿Ｉと内部回路４の出力信号Ａ１＿Ｏが不一致ならば、Ｈｉｇｈ信号を出力する。
【００５３】排他的論理和ゲート１３の出力信号は、所定のタイミングに設定された試験タイミングラッチ用クロック信号ＣＫ１に応じて、結果格納用レジスタ１０に格納・保持される。
【００５４】一方、入出力信号試験回路部Ａ２では、出力バッファ８の制御用入力端子に、ＨＴＥＳＴ１信号が入力される。ＨＴＥＳＴ１信号がＨｉｇｈの時は、出力バッファ８の出力がハイインピーダンスとなり、内部回路４の信号出力部と出力端子１との電気的接続が切断される。なお、ＨＴＥＳＴ１信号がＬｏｗの時は、出力バッファ７において、内部回路４の信号出力部と出力端子１とは、電気的に接続された状態となる。
【００５５】また、半導体集積回路試験装置から半導体集積回路の図外の入力端子を介して、内部回路５の図外の信号入力部にテスト信号を入力する。さらに、この時、テスト信号を内部回路５に入力した際に内部回路５の信号入出力部から出力される期待値を入力信号Ａ２＿Ｉとして、出力端子２から入力する。
【００５６】排他的論理和ゲート１４には、内部回路５の信号入出力部から出力された信号Ａ２＿Ｏと、期待値入力信号Ａ２＿Ｉと、が入力される。そして、排他的論理和ゲート１４は、両信号の排他的論理和を出力端子から出力する。
【００５７】ここで、排他的論理和ゲート１４は、期待値入力信号Ａ２＿Ｉと内部回路５の出力信号Ａ２＿Ｏが一致していれば、Ｌｏｗ信号を出力する。また、排他的論理和ゲート１４は、期待値入力信号Ａ２＿Ｉと内部回路５の出力信号Ａ２＿Ｏが不一致ならば、Ｈｉｇｈ信号を出力する。
【００５８】排他的論理和ゲート１４の出力信号は、所定のタイミングに設定された試験タイミングラッチ用クロック信号ＣＫ２に応じて、結果格納用レジスタ１１に保持、格納される。
【００５９】ここで、出力信号試験回路Ａ１の動作と異なるのは、ＩＯ＿ＣＴＲＬ信号がＨＩＧＨとなる入力モード時には、クロック信号が所定のタイミングで変化しても、論理和ゲート１８から出力される試験タイミングラッチ用クロック信号ＣＫ２を非アクティブとする。そして、結果格納用レジスタ１１へのラッチを禁止している点である。
【００６０】これは、入出力端子の出力信号の試験時に、出力モードから入力モードに切り替わった後の入力モード時での結果格納用レジスタ１１の出力の変動を防止して、不良判定が発生しないようにするものである。
【００６１】結果格納用レジスタ１０や結果格納用レジスタ１１などの論理和ゲート１６に接続された各結果格納用レジスタから出力された信号は、論理ゲート１６に入力される。そして、論理和ゲート１６から、各入力信号の論理和がモニタ端子１７に出力される。
【００６２】論理和ゲート１６は、入力された信号に問題がなければ、Ｈｉｇｈレベルの信号を出力する。しかし、入力された信号が１つでも不良信号であると、Ｌｏｗレベルの信号を出力する。
【００６３】そのため、モニタ端子１７を半導体集積回路の浮遊容量が存在するピンエレクトロニクスに接続したために、モニタ端子から出力された信号が波形なまり、信号遅延を起こしても、試験結果に影響を与えない。このため、ピンエレクトロニクス固有の浮遊容量が小さい高価な半導体集積回路試験装置を使用する必要はない。
【００６４】上記のように本発明では、内部回路の出力部や入出力部から出力された信号を出力端子１や入出力端子２に出力して、半導体集積回路の外部に接続した半導体集積回路試験装置のピンエレクトロニクスで試験を行わずに、出力信号試験回路部Ａ１や出力信号試験回路部Ａ２などの半導体集積回路に内蔵した試験回路で試験を行う。そのため、出力信号遅延や波形なまりは発生しないため、入出力端子のみならず出力端子においても顕著に効果を発揮する。
【００６５】また、上記の構成の試験回路を用いることで、出力バッファ７～９より内部の回路に対して高速試験を実施するための試験回路の追加を行う必要がない。そのため、比較的実動作に近いタイミングで内部回路を動作させることができ、また出力バッファ以外のすべての回路を等価に高速動作させることができるので、非常に高い品質の試験を行うことができる。
【００６６】なお、本発明の半導体集積回路の試験回路の別の実施形態として、出力端子試験部のみを複数備えるとともに、各端子試験部の結果格納用レジスタの出力端子Ｑは、論理和ゲート１６の複数の入力端子に各々接続するようにしてもよい。この場合、各部の動作は、図１、図２を用いて説明した出力信号試験回路部Ａ１と同様であるため、説明は省略する。
【００６７】また、本発明の半導体集積回路の試験回路のさらに別の実施形態として、入出力端子試験部のみを複数備えるとともに、各端子試験部の結果格納用レジスタの出力端子Ｑは、論理和ゲート１６の複数の入力端子に各々接続するようにしてもよい。この場合、各部の動作は、図１、図２を用いて説明した入出力信号試験回路部Ａ２と同様であるため、説明は省略する。
【００６８】以上のように、本発明を用いれば、高価な試験装置を用いることなく、また回路規模の大きな自己試験回路や高速試験用データ変換回路回路を内蔵させてチップコストを増加させることなく、高速試験を行うことができる。さらには、出力端子、入出力端子ごとに比較的簡易な試験回路を内蔵させることにより内部回路の動作を、略すべての回路ブロック及び出力回路を実動作に近いタイミングで高速動作させることが可能であり、半導体集積回路の高速試験を高品質にかつ安価に実行可能となる。
【００６９】
【発明の効果】本発明によれば、以下の効果が得られる。
【００７０】(1) 半導体集積回路の試験回路として、開閉回路と、排他的論理和回路と、保持回路と、を一組とした回路を複数備え、半導体集積回路の出力端子と内部回路の信号出力部との電気的接続を開閉回路で切断し、出力端子から入力された信号と内部回路の信号出力部の出力信号との排他的論理和を排他的論理和回路から出力し、排他的論理和回路から出力された信号を保持回路で保持し、複数の保持回路から出力された信号の論理和が論理和回路からモニタ端子に出力されるので、半導体集積回路の内部回路を浮遊容量を小さくしたピンエレクトロニクスを備えた高価な高速半導体集積回路試験装置を使用することなく、安価に高速テストを行うことができる。
【００７１】(2) 半導体集積回路の試験回路として、開閉回路と、排他的論理和回路と、保持回路と、保持回路の制御回路と、を一組とした回路を複数備え、半導体集積回路の入出力端子と内部回路の信号入出力部との電気的接続を開閉回路で切断し、入出力端子から入力された信号と内部回路の入出力部の出力信号との排他的論理和を排他的論理和回路から出力し、排他的論理和回路から出力された信号を信号保持を制御する制御回路が接続された保持回路で保持し、複数の保持回路から出力された信号の論理和が、論理和回路からモニタ端子に出力されるので、半導体集積回路の内部回路の試験回路を簡単な回路で構成することによって、回路面積の増大を抑えて、半導体集積回路の価格の上昇を抑制することができる。
【００７２】(3) 半導体集積回路の出力端子と内部回路の信号出力部とに接続した試験回路は、開閉回路と、排他的論理和回路と、第１の保持回路と、を一組として構成された回路を複数備え、半導体集積回路の内部回路の信号出力部と出力端子との電気的接続を開閉回路で切断し、出力端子から入力された信号と内部回路の信号出力部の出力信号との排他的論理和を排他的論理和回路から出力し、排他的論理和回路から出力された信号を第１の保持回路で保持する。また、半導体集積回路の入出力端子と内部回路の信号入出力部とに接続した試験回路は、開閉回路と、排他的論理和回路と、第２の保持回路と、第２の保持回路の制御回路と、を一組として構成された回路を複数備え、半導体集積回路の内部回路の信号入出力部と入出力端子との電気的接続を開閉回路で切断し、入出力端子から入力された信号と内部回路の入出力部の出力信号との排他的論理和を排他的論理和回路から出力し、排他的論理和回路から出力された信号を信号保持を制御する制御回路が接続された第２の保持回路で保持する。そして、複数の第１の保持回路及び複数の第２の保持回路から出力された信号の論理和が論理和回路からモニタ端子に出力されるので、出力端子、入出力端子毎に比較的簡易な試験回路を内蔵させることにより内部回路の動作を、略すべての回路ブロック及び出力回路を実動作に近いタイミングで高速動作させることが可能であり、半導体集積回路の高速試験を高品質にかつ安価に実行することができる。
【００７３】(4) 半導体集積回路の試験時に半導体集積回路の内部回路の信号出力部と、半導体集積回路の出力端子及び入出力端子と、の電気的接続を切断する開閉回路を、スリーステートゲート回路とすることによって、試験時に、半導体集積回路の内部回路の出力信号を半導体集積回路の出力端子や入出力端子から出力させることなく、電気的接続を切断して、確実に内部回路の出力信号を試験回路で試験することができる。
【００７４】(5) 内部回路の出力信号の期待値を半導体集積回路の出力端子及び入出力端子の少なくとも一方から入力させることにより、内部回路の信号出力部や信号入出力部から出力された信号と期待値とを比較することで、内部回路から出力された信号の良否判定を容易に行うことができる。
【００７５】(6) 半導体集積回路の内部回路の複数の信号出力部と複数の出力端子、及び内部回路の複数の信号入出力部と複数の入出力端子のいずれか一方の電気的接続を開閉回路で切断し、複数の出力端子及び複数の入出力端子のいずれか一方から入力された信号と内部回路の出力信号との排他的論理和を複数の排他的論理和回路から出力し、複数の排他的論理和回路から出力された信号を複数の保持回路で保持し、複数の保持回路から出力された信号の論理和が論理和回路からモニタ端子に出力されるため、半導体集積回路の内部回路を浮遊容量を小さくした高価な高速半導体集積回路試験装置を使用することなく、安価に高速テストを行うことができる。また、半導体集積回路の内部回路の試験回路を簡単な回路で構成することで、回路面積の増大を抑えて、半導体集積回路の価格の上昇を抑制するものである。さらに、出力端子、入出力端子ごとに比較的簡易な試験回路を内蔵させることにより内部回路の動作を、略すべての回路ブロック及び出力回路を実動作に近いタイミングで高速動作させることが可能であり、半導体集積回路の高速試験を高品質にかつ安価に実行することができる。

【出願人】	【識別番号】０００００５０４９【氏名又は名称】シャープ株式会社
【出願日】	平成１２年１月１４日（２０００．１．１４）
【代理人】	【識別番号】１０００８４５４８【弁理士】【氏名又は名称】小森久夫
【公開番号】	特開２００１－１９４４２３（Ｐ２００１－１９４４２３Ａ）
【公開日】	平成１３年７月１９日（２００１．７．１９）
【出願番号】	特願２０００－６５８３（Ｐ２０００－６５８３）